JP2011508979A - 底部導体の上に形成された選択的に製造されたカーボンナノチューブ可逆抵抗切替素子を使用するメモリセルおよびそれを製造する方法 - Google Patents
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Abstract
Description
本願は、2007年12月31日に本願と共に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第11/968,154号(代理人整理番号:MXD−348)(特許文献2)、および2007年12月31日に本願と共に出願された「MEMORY CELL WITH PLANARIZED CARBON NANOTUBE LAYER AND METHODS OF FORMING THE SAME 」という米国特許出願第11/968,159号(代理人整理番号:MXD−368)(特許文献3)に関連し、その全体があらゆる目的のために本願明細書において参照により援用されている。
しかし、再書込み可能な抵抗率切替材料から記憶装置を製造することは技術的にやりがいがあり、可逆抵抗率切替材料を使用する記憶装置を形成する改良された方法が望ましい。
CNTシーディング層は、粗面化されかつ/または伝導する層などの、CNT形成を容易にする層であり得る。CNTシーディング層上へのCNT材料の選択的形成により、CNT材料をエッチングする必要をなくすかあるいは最小化することができる。
図1は、本発明に従って提供される代表的なメモリセル100の回路図である。メモリセル100は、ダイオード104に結合されてダイオード104より下に位置する可逆抵抗切替素子102を含む。
可逆抵抗切替素子102は、2つ以上の状態の間で可逆的に切り替わり得る抵抗率を有する材料(単独には示されていない)を含む。例えば、素子102の可逆抵抗率切替材料は、製造時には初期低抵抗率状態にあり得る。第1の電圧および/または電流が加えられると、材料は高抵抗率状態に切り替わる。第2の電圧および/または電流を加えることにより、可逆抵抗率切替材料を低抵抗率状態に戻すことができる。あるいは、可逆抵抗切替素子102は、製造時には初期高抵抗状態にあることができ、それは、適切な電圧および/または電流が加えられると、低抵抗状態に可逆的に切り替わることができる。メモリセルにおいて使用されるとき、1つの抵抗状態はバイナリ「0」を表すことができ、他の1つの抵抗状態はバイナリ「1」を表すことができるけれども、2つより多いデータ/抵抗状態が使用され得る。多数の可逆抵抗率切替材料と、可逆抵抗切替素子を使用するメモリセルの操作とが、例えば、前に援用されている特許文献4に記載されている。
ダイオード104は、可逆抵抗切替素子102の両端間の電圧および/またはそれを通る電流を選択的に制限することによって非オーム伝導を示す任意のダイオードを含み得る。このようにして、メモリセル100を2次元または3次元のメモリアレイの一部分として使用することができ、アレイ内の他のメモリセルの状態に影響を及ぼさずにメモリセル100にデータを書き込むことができかつ/またはメモリセル100からデータを読み出すことができる。
メモリセル100、可逆抵抗切替素子102およびダイオード104の代表的な実施形態が、図2A〜5Cを参照して以下で記述される。
図2Aは、本発明に従って提供されるメモリセル200の第1の実施形態の略透視図である。図2Aを参照すると、メモリセル200は、第1の導体206および第2の導体208の間でダイオード204と直列に結合された可逆抵抗切替素子202(透視図で示されている)を含む。ある実施形態では、窒化チタン、窒化タンタル、窒化タングステンなどの障壁層209が、可逆抵抗切替素子202とダイオード204との間に設けられ得る。
他の材料、厚さおよび表面粗さが使用され得る。CNTシーディング層210を形成した後、CNTシーディング層210および/または第1の導体206はパターニングおよびエッチングされ得る。
さらに他の1つの実施形態では、CNTは、約8〜30分間にわたる、約100〜200ワットのRF電力を用いる、約80%のアルゴン、水素および/またはアンモニアで希釈された約20%のメタン、エチレン、アセチレンまたは他の炭化水素中での約600〜900℃の温度でのプラズマエンハンストCVDを用いてニッケル、コバルト、鉄などの金属触媒層上に形成され得る。他の温度、ガス、比率、電力および/または成長速度が使用され得る。
ある実施形態では、(例えば、ポリシリコン領域中への金属原子の移動を阻止しかつ/または減らすために)CNT材料212とn+領域302との間に窒化チタン、窒化タンタル、窒化タングステンなどの障壁層308が形成され得る。
図4A〜Fは、本発明に従う第1のメモリレベルの製造中の基板400の一部分の横断面図を示す。以下で説明するように、第1のメモリレベルは、基板上にCNT材料を選択的に製造することによって形成された可逆抵抗切替素子を各々含む複数のメモリセルを含む。(図2C〜2Dを参照して前に説明したように)第1のメモリレベル上に付加的なメモリレベルが製造され得る。
他の1つの代表的な実施形態では、CNTは、約20分間にわたる、約5.5Torrの圧力の約20%C2 H4 および80%アルゴン中での約650℃の温度でのCVDによってニッケル触媒層上に形成され得る。他の温度、ガス、比率、圧力および/または成長時間が使用され得る。
さらに他の1つの実施形態では、CNTは、約8〜30分間にわたる、約100〜200ワットのRF電力を用いる、約80%のアルゴン、水素および/またはアンモニアで希釈された約20%のメタン、エチレン、アセチレンまたは他の炭化水素中での約600〜900℃の温度でのプラズマエンハンストCVDを用いてニッケル、コバルト、鉄などの金属触媒層上に形成され得る。他の温度、ガス、比率、電力および/または成長時間が使用され得る。
窒化ケイ素、オキシ窒化ケイ素、低K誘電体などの他の誘電体材料および/または他の誘電体層の厚さも使用され得る。代表的な低K誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。
本発明の他の実施形態では、底部導体408は、以下で図5A〜Cを参照して説明するように、ダマシンプロセスを用いて形成され得る。図5Aを参照すると、導体408のための開口部または空隙を作るために誘電体層410が形成され、パターニングされエッチングされる。それらの開口部または空隙は、その後、接着層404および伝導層406(および/または、必要ならば、伝導性シード、伝導性充填材および/または障壁層)で充填され得る。その後、接着層404および伝導層406は、(図に示されているように)平坦面を形成するために平坦化され得る。そのような実施形態では、接着層404は、各開口部または空隙の底および側壁を覆う。
誘電体層が平坦化されてCNT材料領域の上面が露出させられると、図4E〜Fを参照して前述したように、メモリレベルの形成が進行して、図5Cに示されているメモリレベルが生じる。
従って、本発明は、その代表的な実施形態に関して開示されたけれども、他の実施形態が、添付の特許請求の範囲により定義される発明の趣旨および範囲の中にあるかもしれないということを理解するべきである。
Claims (51)
- メモリセルを製造する方法であって、
基板上に第1の導体を製造するステップと、
前記第1の導体上にカーボンナノチューブ(CNT)材料を選択的に製造するステップと、
前記CNT材料上にダイオードを製造するステップと、
前記ダイオード上に第2の導体を製造するステップと、
を含む方法。 - 請求項1記載の方法において、
前記CNT材料を製造するステップは、
前記第1の導体上にCNTシーディング層を製造するステップと、
前記CNTシーディング層上にCNT材料を選択的に製造するステップと、
を含む方法。 - 請求項2記載の方法において、
前記CNTシーディング層を製造するステップは、
前記第1の導体上に窒化チタンを堆積させるステップと、
前記堆積させられた窒化チタンの表面を粗くするステップと、
を含む方法。 - 請求項3記載の方法において、
前記粗くされた窒化チタン表面上に金属層を選択的に堆積させるステップをさらに含む方法。 - 請求項4記載の方法において、
前記金属層は、ニッケル、コバルトまたは鉄を含む方法。 - 請求項2記載の方法において、
前記CNTシーディング層を製造するステップは、
前記第1の導体上に窒化チタンを堆積させるステップと、
前記窒化チタン上に金属触媒層を選択的に堆積させるステップと、
を含む方法。 - 請求項6記載の方法において、
前記金属触媒層は、ニッケル、コバルトまたは鉄を含む方法。 - 請求項2記載の方法において、
前記CNTシーディング層をパターニングしエッチングするステップをさらに含む方法。 - 請求項8記載の方法において、
前記CNTシーディング層をパターニングしエッチングするステップは、前記第1の導体をパターニングしエッチングするステップを含む方法。 - 請求項1記載の方法において、
前記CNT材料を製造するステップは、
前記第1の導体上に金属層を選択的に堆積させるステップと、
前記堆積させられた金属層上にCNT材料を選択的に製造するステップと、
を含む方法。 - 請求項10記載の方法において、
前記金属層は、ニッケル、コバルトまたは鉄を含む方法。 - 請求項1記載の方法において、
前記ダイオードを製造するステップは、垂直多結晶ダイオードを製造するステップを含む方法。 - 請求項12記載の方法において、
前記垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域を前記多結晶材料が低抵抗率状態にあるように製造するステップをさらに含む方法。 - 請求項12記載の方法において、
前記ダイオードは、pnまたはpinダイオードである方法。 - 請求項1記載の方法において、
前記CNT材料の切替特性を調整するように前記CNT材料中に欠陥を生じさせるステップをさらに含む方法。 - 請求項1記載の方法において、
前記CNT材料を製造するステップは、前記CNT材料における横方向伝導を減らすように実質的に垂直に整列させられたCNTを含むCNT材料を製造するステップを含む方法。 - 請求項1記載の方法を用いて形成されたメモリセル。
- 請求項11記載の方法を用いて形成されたメモリセル。
- メモリセルを製造する方法であって、
基板上に第1の導体を製造するステップと、
前記第1の導体上にカーボンナノチューブ(CNT)材料を選択的に製造することによって前記第1の導体上に可逆抵抗切替素子を製造するステップと、
前記可逆抵抗切替素子上に垂直多結晶ダイオードを製造するステップと、
前記垂直多結晶ダイオード上に第2の導体を製造するステップと、
を含む方法。 - 請求項19記載の方法において、
前記可逆抵抗切替素子を製造するステップは、
CNTシーディング層を製造するステップと、
前記CNTシーディング層上にCNT材料を選択的に製造するステップと、
を含む方法。 - 請求項20記載の方法において、
前記CNTシーディング層を製造するステップは、
前記第1の導体上に窒化チタンを堆積させるステップと、
前記堆積させられた窒化チタンの表面を粗くするステップと、
を含む方法。 - 請求項21記載の方法において、
前記粗くされた窒化チタン表面上に金属層を選択的に堆積させるステップをさらに含む方法。 - 請求項20記載の方法において、
前記第1の導体をパターニングしエッチングしている間に前記CNTシーディング層をパターニングしエッチングするステップをさらに含む方法。 - 請求項19記載の方法において、
前記可逆抵抗切替素子を製造するステップは、
前記第1の導体上に金属層を選択的に堆積させるステップと、
前記堆積させられた金属層上にCNT材料を選択的に製造するステップと、
を含む方法。 - 請求項19記載の方法において、
前記垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域を製造し、前記多結晶材料が低抵抗率状態になるようにするステップをさらに含む方法。 - 請求項19記載の方法を用いて形成されたメモリセル。
- メモリセルであって、
第1の導体と、
前記第1の導体上に選択的に製造されたカーボンナノチューブ(CNT)材料を含む可逆抵抗切替素子と、
前記可逆抵抗切替素子上に形成されたダイオードと、
前記ダイオード上に形成された第2の導体と、
を備えるメモリセル。 - 請求項27記載のメモリセルにおいて、
前記CNT材料は、前記CNT材料における横方向伝導を減らすように実質的に垂直に整列させられたCNTを含むメモリセル。 - 請求項27記載のメモリセルにおいて、
前記CNT材料は、前記CNT材料の切替特性を調整する欠陥を含むメモリセル。 - 請求項27記載のメモリセルにおいて、
前記ダイオードは、垂直多結晶ダイオードを含むメモリセル。 - 請求項30記載のメモリセルにおいて、
前記垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域をさらに備え、前記多結晶材料が低抵抗率状態になるようにしたメモリセル。 - 請求項27記載のメモリセルにおいて、
前記第1の導体上に形成されて、その上に前記CNT材料が選択的に製造されるCNTシーディング層をさらに備えるメモリセル。 - 請求項32記載のメモリセルにおいて、
前記CNTシーディング層は、伝導層を含むメモリセル。 - 請求項33記載のメモリセルにおいて、
前記伝導層は、窒化チタンを含むメモリセル。 - 請求項34記載のメモリセルにおいて、
前記窒化チタンは、粗面化されるメモリセル。 - 請求項33記載のメモリセルにおいて、
前記伝導層は、ニッケル、コバルトまたは鉄を含むメモリセル。 - 複数の不揮発性メモリセルであって、
第1の方向に延びる第1の複数の実質的に平行で実質的に同一平面の導体と、
複数のダイオードと、
複数の可逆抵抗切替素子と、
前記第1の方向とは異なる第2の方向に延びる第2の複数の実質的に平行で実質的に同一平面の導体と、を備え、
各メモリセルにおいて、前記ダイオードのうちの1つは、前記可逆抵抗切替素子のうちの1つの上に形成され、前記第1の導体のうちの1つと前記第2の導体のうちの1つとの間に配置され、
各可逆抵抗切替素子は、前記第1の導体のうちの1つの上に形成された選択的に製造されたカーボンナノチューブ(CNT)材料を含む複数のメモリセル。 - 請求項37記載の複数のメモリセルにおいて、
前記CNT材料は、前記CNT材料における横方向伝導を減らすように実質的に垂直に整列させられたCNTを含む複数のメモリセル。 - 請求項37記載の複数のメモリセルにおいて、
前記メモリセルのうちの2つ以上の間に延在し前記2つ以上のメモリセルの前記可逆抵抗切替素子を形成するCNT材料層をさらに備える複数のメモリセル。 - 請求項37記載の複数のメモリセルにおいて、
各ダイオードは、垂直多結晶ダイオードである複数のメモリセル。 - 請求項40記載の複数のメモリセルにおいて、
各垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域をさらに備え、前記多結晶材料が低抵抗率状態になるようにした複数のメモリセル。 - 請求項37記載の複数のメモリセルにおいて、
前記メモリセルのうちの2つ以上の間に延在し、CNT材料がその上に選択的に形成されるCNTシーディング層をさらに備える複数のメモリセル。 - 請求項42記載の複数のメモリセルにおいて、
前記CNTシーディング層は、伝導層を含む複数のメモリセル。 - 請求項43記載の複数のメモリセルにおいて、
前記伝導層は、窒化チタンを含む複数のメモリセル。 - 請求項44記載の複数のメモリセルにおいて、
前記窒化チタンは、粗面化される複数のメモリセル。 - モノリシックな3次元メモリアレイであって、
基板上に形成された第1のメモリレベルであって、
複数のメモリセルであって、前記第1のメモリレベルの各メモリセルは、
第1の導体と、
前記第1の導体上に選択的に製造されたカーボンナノチューブ(CNT)材料を含む可逆抵抗切替素子と、
前記可逆抵抗切替素子上に形成されたダイオードと、
前記ダイオード上に形成された第2の導体と、を含む複数のメモリセルを備える第1のメモリレベルと、
前記第1のメモリレベル上にモノリシック的に形成された少なくとも第2のメモリレベルと、
を備えるモノリシックな3次元メモリアレイ。 - 請求項46記載のモノリシックな3次元メモリアレイにおいて、
各可逆抵抗切替素子の前記CNT材料は、前記CNT材料における横方向伝導を減らすように実質的に垂直に整列させられたCNTを含むモノリシックな3次元メモリアレイ。 - 請求項46記載のモノリシックな3次元メモリアレイにおいて、
前記メモリセルのうちの2つ以上の間に延在し前記2つ以上のメモリセルの前記可逆抵抗切替素子を形成するCNT材料層をさらに備えるモノリシックな3次元メモリアレイ。 - 請求項46記載のモノリシックな3次元メモリアレイにおいて、
各ダイオードは、垂直多結晶ダイオードを含むモノリシックな3次元メモリアレイ。 - 請求項49記載のモノリシックな3次元メモリアレイにおいて、
各垂直多結晶ダイオードは、垂直ポリシリコンダイオードを含むモノリシックな3次元メモリアレイ。 - 請求項46記載のモノリシックな3次元メモリアレイにおいて、
前記第1のメモリレベルは、前記メモリセルのうちの2つ以上の間に延在し、CNT材料がその上に選択的に形成されるCNTシーディング層をさらに含むモノリシックな3次元メモリアレイ。
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