KR20100105635A - 하부 도체 상에 형성된 선택적으로 제조된 탄소 나노 튜브 가역 저항 전환 소자를 사용하는 메모리 셀과 이를 형성하는 방법 - Google Patents
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Abstract
일부 양상에서, (1) 기판 위에 제 1 도체를 제조하는 단계와, (2) 상기 제 1 도체 위에 탄소 나노 튜브(CNT) 물질을 선택적으로 제조하는 단계와, (3) 상기 CNT 물질 위에 다이오드를 제조하는 단계와, (4) 상기 다이오드 위에 제 2 도체를 제조하는 단계를 포함하는 메모리 셀 제조 방법이 제공된다. 여러 다른 양상이 제공된다.
Description
본 출원은, 전체 기재 내용이 본 명세서에 참조로 포함되는 다음의 미국 특허 출원으로부터 우선권을 주장한다: "MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CAARBON NANO-TUBE REVERSIBLE RESISTANCE-SWTICHING ELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME" 명칭으로 2007년 12월 31일 출원된 미국 특허 출원번호 11/968,156.
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본 출원은 모든 목적을 위해 전체 기재 내용이 본 명세서에 참조로 포함되는 다음의 미국 출원에 관한 것이다:
"MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME" 명칭으로 2007년 12월 31일 출원된 미국 특허 출원번호 11/968,154 (대리인 관리 번호 MD-348).
"MEMORY CELL WITH PLANARIZED CARBON NANOTUBE LAYER AND METHODS OF FORMING THE SAME" 명칭으로 2007년 12월 31일 출원된 미국 특허 출원번호 11/968,159 (대리인 관리 번호 MD-368).
본 발명은 비휘발성 메모리에 관한 것이고, 보다 구체적으로는 하부 도체 상에 형성된 선택적으로 제조된 탄소 나노 튜브(CNT) 가역 저항 전환 소자를 사용하는 메모리 셀과 이를 형성하는 방법에 관한 것이다.
가역 저항 전환 소자들로부터 형성된 비휘발성 메모리가 공지되어 있다. 예를 들어, 모든 목적을 위해 전체 기재 내용이 본 명세서에 참조로 포함되는 2005년 5월 9일 출원된 "REWRITEABLE MEMORY CELL COMRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL(이하 "'939' 출원")이라는 명칭의 미국 특허 출원번호 11/125,939는, 산화금속 또는 질화금속과 같은 가역 저항 전환 물질과 직렬로 결합되는 다이오드를 포함하는 재기록 가능한 비휘발성 메모리 셀을 설명하고 있다.
그러나, 재기록 가능 저항 전환 물질들로부터 메모리 장치를 제조하는 것은 기술적으로 과제이며, 가역 저항 전환 물질을 사용하는 메모리 장치를 형성하는 개선된 방법이 바람직하다.
발명의 제 1 면에서, 메모리 셀을 제조하는 방법은, (1) 기판 위에 제 1 도체를 제조하는 단계; (2) 상기 제 1 도체 위에 탄소 나노 튜브(CNT) 물질을 선택적으로 제조하는 단계; (3) 상기 CNT 물질 위에 다이오드를 제조하는 단계; 및 (4) 상기 다이오드 위에 제 2 도체를 제조하는 단계를 포함한다.
발명의 제 2 면에서, (1) 기판 위에 제 1 도체를 제조하는 단계; (2) 상기 제 1 도체 위에 탄소 나노 튜브(CNT) 물질을 선택적으로 제조함으로써 상기 제 1 도체 위에 가역 저항 전환 소자를 제조하는 단계; (3) 상기 가역 저항 전환 소자 위에 수직 다결정질 다이오드를 제조하는 단계; 및 (4) 상기 수직 다결정질 다이오드 위에 제 2 도체를 제조하는 단계를 포함하는, 메모리 셀 제조 방법이 제공된다.
발명의 제 3 면에서, (1) 제 1 도체; (2) 상기 제 1 도체 위에 선택적으로 제조된 탄소 나노 튜브(CNT) 물질을 포함하는 가역 저항 전환 소자; (3) 상기 가역 저항 전환 소자 위에 형성된 다이오드; 및 (4) 상기 다이오드 위에 형성된 제 2 도체를 포함하는 메모리 셀이 제공된다.
발명의 제 4 면에서, (1) 제 1 방향으로 확장하는 제 1의 복수의 실질적으로 평행하고 실질적으로 공면의 도체들; (2) 복수의 다이오드들; (3) 복수의 가역 저항 전환 소자들; 및 (4) 상기 제 1 방향과는 다른 방향으로 확장하는 제 2의 복수의 실질적으로 평행하고 실질적으로 공면의 도체들을 포함하는 복수의 비휘발성 메모리 셀이 제공된다. 각각의 메모리 셀에서, 상기 다이오드 중 하나는 상기 가역 저항 전환 소자 중 한 소자 위에 형성되고, 상기 제 1 도체 중 하나와 상기 제 2 도체 중 하나 사이에 배치되고, 각각의 가역 저항 전환 소자는 상기 제 1 도체 중 한 도체 위에 형성된 선택적으로 제조된 탄소 나노 튜브(CNT) 물질을 포함한다.
발명의 제 5 면에서, 기판 위에 형성된 제 1 메모리 레벨을 포함하는 모노리식 3차원 메모리 어레이가 제공된다. 이 제 1 메모리 레벨은 복수의 메모리 셀을 포함하며, 제 1 메모리 레벨의 각각의 메모리 셀은 (1) 제 1 도체; (2) 상기 제 1 도체 위에 선택적으로 제조된 탄소 나노 튜브(CNT) 물질을 포함하는 가역 저항 전환 소자; (3) 상기 가역 저항 전환 소자 위에 형성된 다이오드; 및 (4) 상기 다이오드 위에 형성된 제 2 도체를 포함한다. 적어도 제 2 메모리 레벨은 모노리식으로 상기 제 1 메모리 레벨 위에 형성된다. 이외 수많은 면들이 제공된다.
본 발명의 다른 특징들 및 면들이 다음의 상세한 설명, 첨부된 청구항들 및 첨부한 도면으로부터 완전히 더 명백하게 될 것이다.
본 발명은, 하부 도체 상에 형성된 선택적으로 제조된 탄소 나노 튜브(CNT) 가역 저항 전환 소자를 사용하는 메모리 셀과 이를 형성하는 방법을 제공하는 효과를 갖는다.
도 1은, 본 발명에 따라 제공된 메모리 셀의 개략도.
도 2a는, 본 발명에 따라 제공된 메모리 셀의 제 1 실시예의 간략화한 사시도.
도 2b는, 도 2a의 복수의 메모리 셀로부터 형성된 제 1 메모리 레벨의 부분의 간략화한 사시도.
도 2c는, 본 발명에 따라 제공된 제 1의 예시적인 3차원 메모리 어레이의 부분의 간략화한 사시도.
도 2d는, 본 발명에 따라 제공된 제 2의 예시적인 3차원 메모리 어레이의 부분의 간략화한 사시도.
도 3a는, 도 2a의 메모리 셀의 제 1 실시예의 단면도.
도 3b는, 도 2a의 메모리 셀의 제 2 실시예의 단면도.
도 3c는, 도 2a의 메모리 셀의 제 3 실시예의 단면도.
도 4a 내지 도 4f는, 본 발명에 따른 제 1의 예시적인 메모리 레벨의 제조 동안 기판의 부분의 단면도.
도 5a 내지 도 5c는, 본 발명에 따라 제공되는 제 2의 예시적인 메모리 레벨의 제조 동안 기판의 부분의 단면도.
도 2a는, 본 발명에 따라 제공된 메모리 셀의 제 1 실시예의 간략화한 사시도.
도 2b는, 도 2a의 복수의 메모리 셀로부터 형성된 제 1 메모리 레벨의 부분의 간략화한 사시도.
도 2c는, 본 발명에 따라 제공된 제 1의 예시적인 3차원 메모리 어레이의 부분의 간략화한 사시도.
도 2d는, 본 발명에 따라 제공된 제 2의 예시적인 3차원 메모리 어레이의 부분의 간략화한 사시도.
도 3a는, 도 2a의 메모리 셀의 제 1 실시예의 단면도.
도 3b는, 도 2a의 메모리 셀의 제 2 실시예의 단면도.
도 3c는, 도 2a의 메모리 셀의 제 3 실시예의 단면도.
도 4a 내지 도 4f는, 본 발명에 따른 제 1의 예시적인 메모리 레벨의 제조 동안 기판의 부분의 단면도.
도 5a 내지 도 5c는, 본 발명에 따라 제공되는 제 2의 예시적인 메모리 레벨의 제조 동안 기판의 부분의 단면도.
일부 탄소 나노 튜브(CNT) 물질은 비휘발성 메모리에서 사용하기에 적합할 수 있는 가역 저항 전환 특성들을 나타냄을 보였다. 그러나, 증착된 또는 성장된 CNT 물질은 전형적으로 수많은 산과 골과 같은 두께 변화가 확연한 요철 표면(rough surface) 토포그래피를 갖는다. 이들 두께 변화는 하지의 기판을 과도하게 에칭하지 않고는 CNT 물질을 에칭하기 어렵게 만들어, 제조 비용 및 집적 회로들에서 이의 사용에 연관된 복잡성을 증가시킨다.
본 발명에 따라서, 에칭하기 어려운 CNT 재기록 가능 저항 전환 물질은 에칭됨이 없이 메모리 셀 내에 사용될 수 있다. 예를 들어, 적어도 일 실시예에서, (1) 기판 위에 제 1 (하부) 도체를 제조하는 단계; (2) 제 1 도체 위에 CNT 시드(seeding) 층을 증착하는 단계; (3) CNT 시드층 상에 CNT 물질을 선택적으로 제조하는 단계; (4) CNT 물질 위에 다이오드를 제조하는 단계; 및 (5) 다이오드 위에 제 2 도체를 제조하는 단계에 의해 형성된 CNT 가역 저항 전환 물질을 포함하는 메모리 셀이 제공된다.
CNT 시드층은 이를테면 요철 표면의 및/또는 도전성 층과 같은, CNT 형성을 용이하게 하는 층일 수 있다. CNT 시드층 상에 CNT 물질의 선택적 형성은 CNT 물질을 에칭할 필요성을 제거 또는 최소화할 수 있다.
바람직한 CNT 시드층은 질화티탄, 질화탄탈, 니켈, 코발트, 철 등을 포함한다. 일부 실시예에서, 티탄 또는 질화탄탈층은 CNT 시드층으로서 사용하기 위해 요철 표면이 되게 할 수 있다. 이러한 요철 표면의 질화티탄 또는 질화탄탈은 자체가 CNT 시드층으로서 작용한다. 다른 실시예에서, 요철 표면의 질화티탄 또는 질화탄탈층은 CNT 물질 형성을 용이하게 하기 위해서 추가 도전층이 피복될 수도 있다. 이러한 도전층은 질화티탄 또는 질화탄탈층과 함께 패터닝 및 에칭되거나, 또는 질화티탄 또는 질화탄탈층이 패터닝되고 에칭된 후에 질화티탄 또는 질화탄탈층 상에 선택적으로 증착될 수 있다. 바람직한 도전층들은 니켈, 코발트, 철 등을 포함한다.
여기에서 사용되는 바와 같이, CNT 물질은 하나 이상의 단일 및/또는 복수-벽(wall) CNT를 포함하는 물질을 지칭한다. 일부 실시예에서, CNT 물질의 개개의 튜브들은 수직으로 정렬될 수 있다. 수직으로 정렬된 CNT들은 측면 도전이 거의 또는 전혀 없이 수직으로 전류가 흐르게 한다. 일부 실시예에서, CNT 물질의 개개의 튜브들은 이웃한 메모리 셀 사이에 측면 또는 가교 도전 경로의 형성을 감소 또는 방지하게 실질적으로 수직으로 정렬되도록 제조될 수 있다. 이러한 수직 정렬은 메모리 셀의 상태가 이웃 메모리 셀의 상태 및/또는 프로그래밍에 의해 영향받는 것 또는 "교란되는" 것을 감소 및/또는 방지한다. 개개의 튜브 격리는 CNT 물질의 전체 두께 이상이 격리될 수도 있고 그렇지 않을 수도 있는 것에 유의한다. 예를 들어, 초기 성장 국면에서, 개개의 튜브들 일부 또는 대부분은 수직으로 정렬되고 분리될 수 있다. 그러나, 개개의 튜브들이 수직으로 길이가 증가함에 따라, 튜브의 부분들이 서로 접촉하게 될 수 있고, 심지어는 얽히거나 뒤엉키게 될 수 있다. CNT 물질을 형성하는 바람직한 기술들이 이하 기술된다.
본 발명의 메모리 셀
도 1은 본 발명에 따라 제공된 메모리 셀(100)의 개략도이다. 메모리 셀(100)은 다이오드(104)에 결합되고 다이오드(104) 밑에 위치된 가역 저항 전환 소자(102)를 포함한다.
가역 저항 전환 소자(102)는 2 이상의 상태들 간에 가역적으로 전환될 수 있는 저항률을 갖는 물질(별도로 도시되지 않았음)을 포함한다. 예를 들어, 소자(102)의 가역 저항 전환 물질은 제조시 초기엔 저-저항률 상태에 있을 수 있다. 제 1 전압 및/또는 전류의 인가시, 물질은 고-저항률 상태로 전환될 수 있다. 제 2 전압 및/또는 전류의 인가는 가역 저항 전환 물질을 저-저항률 상태로 복귀시킬 수 있다. 대안적으로, 가역 저항 전환 소자(102)는 적합한 전압(들) 및/또는 전류의 인가시 저-저항 상태로 가역적으로 전환할 수 있는, 제조시 초기의 고-저항 상태에 있을 수 있다. 메모리 셀에서 사용될 때, 한 저항상태는 2진수 "0"을 나타낼 수 있고 또 다른 저항상태는 2진수 "1"을 나타낼 수 있는데, 그러나 2 이상의 데이터/저항상태들이 사용될 수도 있다. 수많은 가역 저항 전환 물질들 및 가역 저항 전환 소자들을 사용하는 메모리 셀의 동작은 예를 들어, 앞에서 포함시킨 '939' 출원에 기술되어 있다.
발명의 적어도 일 실시예에서, 가역 저항 전환 소자(102)는 선택적으로 증착된 또는 성장된 CNT 물질을 사용하여 형성된다. 이하 더 기술되는 바와 같이, 선택적으로 형성된 CNT 물질의 사용은 CNT 물질을 에칭할 필요성을 제거한다. 그럼으로써 가역 저항 전환 소자(102)의 제조는 단순화된다.
다이오드(104)는 가역 저항 전환 소자(102)에 걸리는 전압 및/또는 이를 통하는 전류 흐름을 선택적으로 제한시킴으로써 비-오믹 도통을 나타내는 임의의 다이오드를 포함할 수 있다. 이렇게 하여, 메모리 셀(100)은 2 또는 3 차원 메모리 어레이의 부분으로서 사용될 수 있고 어레이에 다른 메모리 셀의 상태에 영향을 미치지 않고 데이터가 메모리 셀(100)에 기록 및/또는 이로부터 판독될 수 있다.
메모리 셀(100), 가역 저항 전환 소자(102) 및 다이오드(104)의 실시예를 도 2a 내지 도 5c를 참조하여 이하 기술한다.
메모리 셀의 제 1
실시예
도 2a는 본 발명에 따라 제공된 메모리 셀(200)의 제 1 실시예의 간략화한 사시도이다. 도 2a를 참조하면, 메모리 셀(200)은 제 1 도체(206)와 제 2 도체(208) 사이에 다이오드(204)와 직렬로 결합된 가역 저항 전환 소자(202)(점선으로 도시된 것)를 포함한다. 일부 실시예에서, 질화티탄, 질화탄탈, 질화텅스텐 등과 같은 장벽층(209)이 가역 저항 전환 소자(202)와 다이오드(204) 사이에 제공될 수도 있다.
이하 더 기술되는 바와 같이, 가역 저항 전환 소자(202)는 메모리 셀(200)의 제조를 단순화하기 위해 선택적으로 형성된다. 적어도 일 실시예에서, 가역 저항 전환 소자(202)는 질화티탄, 질화탄탈, 니켈, 코발트, 철 등과 같은 CNT 시드층 상에 형성된 CNT 물질의 적어도 일부를 포함한다. 예를 들어, 질화티탄 또는 질화탄탈 CNT 시드층(210)이 제 1 도체(206) 상에 증착되고, 패터닝되고 에칭될 수 있다(예를 들면, 제 1 도체(206)와 함께). 일부 실시예에서 CNT 시드층(210)은 이를테면 화학기계식 연마(CMP)에 의해서 요철 표면이 될 수 있다. 다른 실시예에서, 요철 표면 또는 매끈한 질화티탄, 질화타탄 또는 유사한 층에 니켈, 코발트, 철 등과 같은 금속 촉매층(별도로 도시되지 않았음)이 피복되어 CNT 시드층(210)을 형성할 수도 있다. 다른 실시예에서, CNT 시드층(210)은 단순히 CNT 형성을 촉진하는 니켈, 코발트, 철 등과 같은 금속 촉매층일 수도 있다. 어느 경우이든, CNT 제조 공정은 CNT 시드층(210) 상에 CNT 물질(212)을 선택적으로 성장 및/또는 증착하기 위해 수행된다. 이 CNT 물질(212)의 적어도 일부는 가역 저항 전환 소자(202)로서 작용한다. CNT 물질(212)을 형성하기 위해 화학 증기 증착(CVD), 플라즈마-강화 CVD, 레이저 증발, 전기 아크 방전 등과 같은 임의의 적합한 방법이 사용될 수도 있다.
도 2a의 실시예에서, 질화티탄 또는 유사한 CNT 시드 층(210)이 제 1 도체(206) 상에 형성되고 CNT 시드 층(210)의 노출된 상측의 표면은 CMP 또는 다른 유사한 공정에 의해 요철을 갖도록 한다. 이어서 CNT 시드 층(210)은 제 1 도체(206)와 함께 패터닝되고 에칭된다. 그후에, CNT 물질(212)은 선택적으로 CNT 시드 층(210) 상에 형성된다. 다이오드(204)와 수직으로 겹치고 및/또는 정렬하는 CNT 물질(212)의 부분은 다이오드(204)와 메모리 셀(200)의 제 1 도체(206) 사이에서 가역 저항 전환 소자(202)로서 작용할 수 있다. 일부 실시예에서, 가역 저항 전환 소자(202)의 하나 이상의 CNT들과 같은 부분만이 전환 및/또는 전환할 수 있다. 가역 저항 전환 소자(202)의 추가 상세는 도 3a 내지 도 3c을 참조로 이하 기술된다.
다이오드(204)는 다이오드의 p-영역 위에 n-영역으로 위쪽을 향하든 다이오드의 n-영역 위에 p-영역으로 아래쪽으로 향하든, 수직 다결정질의 p-n 또는 p-i-n 다이오드와 같은 임의의 적합한 다이오드를 포함할 수 있다. 다이오드(204)의 실시예는 도 3a를 참조하여 이하 기술된다.
제 1 및/또는 제 2 도체(206, 208)는 텅스텐, 임의의 적합한 금속, 고농도 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적합한 전도성 물질을 포함할 수 있다. 도 2a의 실시예에서, 제 1 및 제 2 도체들(206, 208)은 레일(rail) 형상이고 서로 다른 방향들(예를 들면, 서로 실질적으로 수직으로)로 확장한다. 이외 도체 형상들 및/또는 구성이 사용될 수 있다. 일부 실시예에서, 장치 성능을 개선하고/하거나 제조에 도움이 되게 장벽층들, 부착층들, 반사방지 코팅들 및/또는 등(도시되지 않음)이 제 1 및/또는 제 2 도체들(206, 208)과 함께 사용될 수도 있다.
도 2b는 도 2a의 복수의 메모리 셀들(200)로부터 형성된 제 1 메모리 레벨(214)의 부분을 간략화한 사시도이다. 간략성을 위해서, CNT 시드 층(210) 및 CNT 물질(212)이 하부 도체들(206) 중 한 도체 상에만 도시되었다. 메모리 어레이(214)는 복수의 비트 라인{제 2 도체(208)} 및 복수의 메모리 셀이 결합되는(도시된 바와 같이) 워드 라인(제 1 도체(206))을 포함하는 "교차-점" 어레이이다. 복수 레벨의 메모리와 같이, 그외 메모리 어레이 구성이 사용될 수도 있다. 하나 이상의 실시예에서, 각 도체(206) 상에 형성된 CNT 물질(212)에 복수의 메모리 셀이 결합되기 때문에, CNT 물질(212)의 개별 튜브들은 CNT 물질(212)을 통해 메모리 셀 사이에 측면 도전 또는 가교를 감소시키기 위해 바람직하게는 실질적으로 수직으로 정렬된다. 개개의 튜브 격리는 CNT 물질의 전체 두께 이상이 격리될 수도 있고 그렇지 않을 수도 있는 것에 유의한다. 예를 들어, 초기 성장 국면에서, 개개의 튜브의 일부 또는 대부분이 수직으로 정렬되고 분리될 수 있다. 그러나, 개개의 튜브들이 길이가 수직으로 증가함에 따라, 튜브의 부분들이 서로 접촉하게 될 수도 있고, 심지어 얽히거나 뒤엉키게 될 수도 있다.
도 2c는 제 2 메모리 레벨(220) 밑에 위치된 제 1 메모리 레벨(218)을 포함하는 모노리식 3차원 어레이(216)의 부분을 간략화한 사시도이다. 도 2c의 실시예에서, 각 메모리 레벨(218, 220)은 교차-점 어레이로 복수의 메모리 셀들(200)을 포함한다. 하나 이상의 추가 층들(예를 들면, 레벨간 유전체)이 제 1 메모리 레벨(218)과 제 2 메모리 레벨(220) 사이에 있을 수 있는데, 그러나 간략성을 위해 도 2c엔 도시되지 않았다. 추가 레벨의 메모리와 같이, 이외 메모리 어레이 구성이 사용될 수도 있다. 도 2c의 실시예에서, 다이오드의 하부 또는 상부 상에 p-도핑된 영역을 갖는 p-i-n 다이오드들이 사용되는지 여부에 따라 모든 다이오드들은 위쪽 또는 아래쪽과 같이 동일 방향으로 "향할" 수 있어, 다이오드 제조를 단순화한다.
일부 실시예에서, 메모리 레벨들은 예를 들면, 모든 목적을 위해 전체 기재 내용이 본 명세서에 참조로 포함되는 "High-density three-dimensional memory cell" 명칭의 미국 특허 6,952,030에 기술된 바와 같이 형성될 수 있다. 예를 들어, 제 1 메모리 레벨의 상측 도체는 도 2d에 도시된 바와 같이 제 1 메모리 레벨 위에 위치된 제 2 메모리 레벨의 하측 도체들로서 사용될 수 있다. 이러한 실시예에서, 이웃한 메모리 레벨 상에 다이오드들은 바람직하게는 모든 목적을 위해 전체 기재 내용이 본 명세서에 참조로 포함되는 2007년 3월 27일 출원된 "LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT"(이하, '151 출원") 명칭의 미국 특허 출원번호 11/692,151에 기술된 바와 같이 서로 대향하는 방향들로 향한다. 예를 들어, 제 1 메모리 레벨(218)의 다이오드들은 화살표(A1)로 나타낸 바와 같이 위로 향하는 다이오드들일 수 있고(예를 들면, 다이오드의 하부에 p 영역들을 가진), 제 2 메모리 레벨(220)의 다이오드들은 화살표(A2)로 나타낸 바와 같이 아래로 향하는 다이오드들일 수 있고(예를 들면, 다이오드의 하부에 n 영역들을 가진), 그 반대일 수도 있다.
모노리식 3차원 메모리 어레이는 개재되는 어떠한 기판들도 없이 복수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 어레이이다. 한 메모리 레벨을 형성하는 층들은 현존 레벨 또는 레벨의 층들 상에 직접 증착 또는 성장된다. 반대로, 적층된 메모리는 "Thress dimensional structure memory" 명칭의 Leedy의 미국 특허 5,915,167에서와 같이, 별도의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 부착함으로써 구축되었다. 기판들은 본딩 전에 얇게 하거나 메모리 레벨들로부터 제거될 수도 있는데, 그러나 메모리 레벨들이 초기에 별도의 기판들 상에 형성되기 때문에, 이러한 메모리는 진정한 모노리식 3차원 메모리 어레이들이 아니다.
도 3a는 도 2a의 메모리 셀(200)의 실시예의 단면도이다. 도 3a를 참조하면, 메모리 셀(200)은 가역 저항 전환 소자(202), 다이오드(204) 및 제 1 및 제 2 도체들(206, 208)을 포함한다. 가역 저항 전환 소자(202)는 다이오드(204) 위에 수직으로 놓이고/놓이거나 이와 겹치는 상기 CNT 물질(212)의 부분일 수 있다.
도 3a의 실시예에서, 가역 저항 전환 소자(202)는 하부 도체(206) 상에 형성된 CNT 시드 층(210) 상에 선택적 CNT 형성 공정에 의해 형성된다. 일부 실시예에서, CNT 시드 층(210)은 요철 표면의 질화티탄 또는 질화탄탈과 같은 요철 표면의 단일 질화금속층, 니켈, 코발트, 철 등과 같은 단일 금속 촉매층, 또는 금속 촉매가 코팅된 매끄럽거나 요철 표면의 질화금속으로부터 형성된 복수-층 구조일 수 있다. 예를 들어, CNT 시드 층(210)은 제 1 도체(206) 상에 형성되어 이와 함께 패터닝되고 에칭된 질화티탄 또는 질화탄탈층일 수 있다. 일부 실시예에서, CNT 시드 층(210)의 패터닝 또는 에칭에 이어, 니켈, 코발트, 철 등과 같은 금속 촉매층이 CNT 형성에 도움이 되게 CNT 시드 층 상에 선택적으로 증착될 수도 있다.
다른 실시예에서, CNT 시드 층(210)은 제 1 도체(206)가 패터닝되고 에칭된 후에 형성될 수도 있다. 예를 들어, CNT 시드 층(210)은 니켈, 코발트, 철 등과 같은 금속 촉매층일 수 있고, 패터닝되고 에칭된 제 1 도체(206) 상에 선택적으로 증착될 수 있다. 어느 경우이든, CNT 물질(212)은 CNT 시드 층(210) 상에만 선택적으로 형성된다. 이렇게 하여, 기껏해야, 이를테면 제 1 도체(206)에 대한 패턴 및 에칭 단계(들) 동안, CNT 시드층(210)만이 에칭된다.
CNT 시드층(210)이 질화티탄, 질화탄탈 또는 유사 물질을 포함하는 실시예에서, CNT 시드층(210)(및 제 1 도체(206))의 패터닝 및 에칭에 앞서 CNT 시드층(210)의 표면이 요철이 되게 하기 위해 CMP 또는 유전 에치백 단계가 사용될 수도 있다. 요철 표면의 질화티탄, 질화탄탈 또는 유사 표면이 CNT 제조를 위한 시드층으로서 사용될 수도 있다. 예를 들어, 요철 표면의 질화티탄은 Smith 등의 "Polishing TiN for Nanotube Synthesis", Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001에 기술된 바와 같이 수직으로 정렬된 CNT의 형성을 용이하게 함을 보였다. (또한, Rao 등의 "In situ-grown carbon nanotube array with excellent field emission characteristics", Appl. Phys. Lett., Vol, 76, No. 25, 19 June 2000, pp. 3813-3815를 참조한다).
예로서, CNT 시드층(210)은 약 850 내지 약 4000 옹스트롬, 더 바람직하게는 약 4000 옹스트롬의 산술 평균 표면 거칠기 Ra를 가진 질화티탄 또는 질화탄탈과 같은 질화금속의 약 1000 내지 약 5000 옹스트롬일 수 있다. 일부 실시예에서, 니켈, 코발트, 철 등과 같은 금속 촉매층의 약 1 내지 약 200 옹스트롬, 더 바람직하게는 약 20 옹스트롬 이하가 CNT 형성 전에 요철 표면의 질화금속층에 증착될 수 있다. 다른 실시예에서, CNT 시드층(210)은 약 1 내지 약 200 옹스트롬, 더 바람직하게는 약 20 옹스트롬 이하의 니켈, 코발트, 철 등과 같은 금속 촉매층이 코팅된 요철 표면이 아닌 또는 매끄러운 질화티탄, 또는 질화탄탈 또는 유사 질화금속의 약 20 내지 약 500 옹스트롬을 포함할 수 있다. 임의의 실시예에서 니켈, 코발트, 철 또는 이외 금속 촉매층은 연속적인 또는 비연속적인 막일 수도 있다.
일부 실시예에서, 금속 촉매층은 작은 금속 입자(예를 들면, 약 3 나노미터 크기)로 기판을 샤워하기 위해서 아크 플라즈마 건(gun)이 금속 타깃에 라이트닝 볼트(lightening bolt)를 펄스로 인가하는 아크 플라즈마 건(APG) 방법을 사용하여 형성될 수 있다. APG 방법은 매우 제어가능한 시드 밀도를 제공할 수 있다(예를 들어, 기판은 증착 동안 일반적으로 가열되지 않으며 작은 금속 입자들은 거의 이동성이 없으므로).
이외 물질들, 두께들 및 표면 거칠기들이 사용될 수 있다. CNT 시드층(210)의 형성에 이어, CNT 시드층(210) 및/또는 제 1 도체(206)이 패터닝되고 에칭될 수 있다.
CNT 시드층(210)이 정의된 후에, CNT 시드층(210) 상에 CNT 물질(212)을 선택적으로 성장 및/또는 증착시키기 위해 CNT 제조 공정이 수행된다. 적어도 이 CNT 물질(212)의 일부는 가역 저항 전환 소자(202)로서 작용한다(도 3a에서 점선으로 도시되었음). CNT 시드층(210) 상에 CNT 물질을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다. 예를 들어, CVD, 플라즈마-강화 CVD, 레이저 증발, 전기 아크 방전 등이 사용될 수도 있다.
일 실시예에서, CNT들은 약 30분 동안 약 100 sccm의 유속의 크실렌, 아르곤, 수소 및/또는 페로센에서 675 내지 700℃의 온도에서 CVD에 의해 TiN 시드층 상에 형성될 수 있다. 이외의 온도들, 기체들, 유속들 및/또는 성장시간들이 사용될 수 있다.
또 다른 실시예에서, CNT들은 약 20분 동안 약 5.5 토르의 압력의 약 20% C2H4 및 80% 아르곤에서 약 650℃의 온도로 CVD에 의해 니켈 촉매층 상에 형성될 수 있다. 이외의 온도들, 기체들, 비들, 압력들 및/또는 성장시간들이 사용될 수 있다.
또 다른 실시예에서, CNT들은 8 내지 30 분 동안 약 100 내지 200 와트의 RF 파워를 사용해서 약 20% 메탄, 에칠렌, 아세틸렌 또는 약 80% 아르곤, 수소 및/또는 암모니아로 희석된 또 다른 탄화수소에서 약 600 내지 900℃의 온도에서 플라즈마 강화 CVD를 사용하여, 니켈, 코발트, 철 등과 같은 금속 촉매층 상에 형성될 수 있다. 이외의 온도들, 기체들, 비들, 파워들 및/또는 성장시간들이 사용될 수 있다.
언급된 바와 같이, CNT 물질(212)은 CNT 시드층(210) 상에만 형성한다. 일부 실시예에서, CNT 물질(212)은 약 1 나노미터 내지 약 1 마이크론(및 심지어는 수십 마이크론)의 두께, 더 바람직하게는 약 10 내지 약 20 나노미터의 두께를 가질 수 있는데, 그러나 이외 CNT 물질 두께가 사용될 수도 있다. CNT 물질(212)에 개개의 튜브의 밀도는 예를 들어 약 6.6×103 내지 약 1×106 CNTs/micron2, 더 바람직하게는 적어도 약 6.6×104 CNTs/micron2일 수 있는데, 그러나 이외의 밀도들이 사용될 수도 있다. 예를 들어, 다이오드(204)가 약 45 나노미터의 폭을 갖는다고 할 때, 일부 실시예에서, 다이오드(204) 밑에 적어도 약 10개의 CNT들, 더 바람직하게는 적어도 약 100개의 CNT를 갖는 것이 바람직하다(그러나, 1, 2, 3, 4, 5 등과 같은 몇 개의 CNT, 또는 100 이상과 같이 더 많은 CNT가 사용될 수도 있다).
CNT 물질(212)의 가역 저항 전환 특징들을 개선하기 위해서, 일부 실시예에서, CNT 물질(212)의 탄소 나노 튜브의 적어도 약 50%, 더 바람직하게는 적어도 약 2/3가 반도체인 것이 바람직할 수 있다. 단일 벽의 CNT들이 금속 또는 반도체일 수 있지만 복수 벽의 CNT들이 일반적으로 금속이기 때문에, 하나 이상의 실시예에서, CNT 물질(212)이 주로 반도체 단일 벽 CNT를 포함하는 것이 바람직할 수 있다. 다른 실시예에서, CNT 물질(212)의 CNT의 50%보다 적게 반도체일 수도 있다.
수직으로 정렬된 CNT들은 측면 전도가 거의 또는 전혀 없이 수직으로 전류가 흐르게 한다. 메모리 셀(200)을 포함하는 메모리 레벨 상에 제조된 이웃한 메모리 셀들(도시되지 않음) 사이에 측면 또는 가교 전도 경로의 형성을 감소 또는 방지하기 위해서, 일부 실시예에서, CNT 물질(212)의 개개의 튜브들은 실질적으로 수직으로 정렬되게 제조될 수 있다(예를 들어, 그럼으로써 메모리 셀의 상태가 이웃 메모리 셀의 상태 및/또는 프로그래밍에 의해 영향받는 것 또는 "교란되는" 것을 감소 및/또는 방지한다). 개개의 튜브 격리는 CNT 물질(212)의 전체 두께 이상의 격리일 수도 있고 그렇지 않을 수도 있는 것에 유의한다. 예를 들어, 초기 성장 국면에서, 개개의 튜브의 일부 또는 대부분은 수직으로 정렬될 수 있다(예를 들어, 닿지 않는다). 그러나, 개개의 튜브들이 수직으로 길이가 증가함에 따라, 튜브의 부분들이 서로 접촉하게 될 수 있고, 심지어는 얽히거나 뒤엉키게 될 수 있다.
일부 실시예에서, CNT 물질(212)의 가역 저항 전환 특징들을 개선하거나 아니면 조율하기 위해서 CNT 물질(212)에 결함을 의도적으로 생성할 수도 있다. 예를 들어, CNT 물질(212)이 CNT 시드층(210) 상에 형성된 후에, CNT 물질(212)에 결함을 야기시키기 위해서 CNT 물질(212) 내로 아르곤, O2 또는 또 다른 종들이 주입될 수도 있다. 두 번째 예에서, CNT 물질(212)에 결함을 의도적으로 야기시키기 위해서, CNT 물질(212)은 아르곤 또는 O2 플라즈마(바이어스된 또는 화학적인)에 놓이거나 노출될 수 있다.
도 4a 내지 도 4f를 참조하여 이하 더 기술되는 바와 같이, CNT 물질(212)/가역 저항 전환 소자(202)의 형성에 이어, CNT 물질(212) 및 제 1 도체(206) 맨위에 그리고 주위에 유전체 물질이 증착된다. 일부 실시예에서, 유전체 물질은 화학 증기 증착(CVD), 고밀도 플라즈마(HDP) 증착, 아크 플라즈마 이용 증착, 스핀-코팅 증착 등을 사용하여 증착될 수 있다. 이 유전체 물질은 CNT 물질(212) 및 제 1 도체(206)를 다른 유사한 CNT 물질 영역들 및 메모리 셀(200)을 포함하는 메모리 레벨 상에 제조된 다른 메모리 셀들(도시되지 않음)의 제 1 도체로부터 격리시킨다. 이어서 유전체 물질을 평탄화하고 CNT 물질(212)의 위로부터 유전체 물질을 제거하기 위해 CMP 또는 유전 에치백 단계가 수행된다. 이어서 CNT 물질(212)/가역 저항 전환 소자(202) 상에 다이오드(204)가 형성된다.
언급된 바와 같이, 다이오드(204)는 위쪽으로 또는 아래쪽으로 향해 있을 수 있는 수직 p-n 또는 p-i-n 다이오드일 수 있다. 이웃한 메모리 레벨들이 도체들을 공유하는 도 2d의 실시예에서, 이웃한 메모리 레벨들은 바람직하게는 제 1 메모리 레벨에서 하향 p-i-n 다이오들 및 이웃한 제 2 메모리 레벨에서 상향 p-i-n 다이오드들과 같이(또는 그 반대로) 서로 반대 방향들로 향해 있는 다이오드들을 구비한다.
일부 실시예에서, 다이오드(204)는 폴리실리콘, 다결정질 실리콘-게르마늄 합금, 폴리게르마늄과 같은 다결정 반도체 물질 또는 이외 다른 적합한 물질로부터 형성될 수 있다. 예를 들어, 다이오드(204)는 고농도로 도핑된 n+ 폴리실리콘 영역(302), n+ 폴리실리콘 영역(302) 위에 저농도로 도핑된 또는 진성(도핑이 의도적이 아닌) 폴리실리콘 영역(304) 및 진성영역(304) 위에 p+ 폴리실리콘 영역(306)을 포함할 수 있다. 일부 실시예에서, n+ 폴리실리콘 영역(302)으로부터 진성영역(304)으로 도펀트 이주를 방지 및/또는 감소시키기 위해서 얇은 게르마늄 및/또는 실리콘-게르마늄 합금층(도시되지 않음)이 n+ 폴리실리콘 영역(302) 상에 형성될 수 있다. 이러한 층의 사용은 예를 들어, 모든 목적을 위해 전체 기재 내용이 본 명세서에 참조로 포함되는 2005년 12월 9일 출원된 "DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING"(이하, "'331 출원") 명칭의 미국 특허 출원번호 11/298,331에 기술되어 있다. 일부 실시예에서, 약 10 at% 이상의 게르마늄을 가진 몇백 이하의 옹스트롬의 실리콘-게르마늄 합금이 사용될 수도 있다. n+ 및 p+ 영역의 위치들은 역전될 수도 있음이 이해될 것이다.
일부 실시예에서, 질화티탄, 질화탄탈, 질화텅스텐 등과 같은 장벽층(308)이 CNT 물질(212)과 n+ 영역(302) 사이에 형성될 수 있다(예를 들면, 폴리실리콘 영역 내로 금속 원자의 이주를 방지 및/또는 감소시키기 위해서).
다이오드(204) 및 장벽층(308)의 형성에 이어, 필라 구조(도시된 바와 같은)를 형성하기 위해 다이오드(204) 및 장벽층(308)이 에칭된다. 필라 구조를 메모리 셀(200)을 포함하는 메모리 레벨 상에 제조된 다른 메모리 셀들(도시되지 않음)의 다른 유사한 필라 구조들로부터 격리시키기 위해서 필라 구조 위에 그리고 그 주위에 유전체 물질(309)이 증착된다. 이어서 유전체 물질(309)을 평탄화하고 다이오드(204) 위로부터 유전체 물질을 제거하기 위해서 CMP 또는 유전 에치백 단계가 수행된다.
다이오드(204)가 증착된 실리콘(예를 들어, 비정질 또는 다결정질)으로부터 형성될 때, 증착된 실리콘이 제조될 때 저 저항률 상태에 두기 위해서 다이오드(204) 상에 실리사이드층(310)이 형성될 수 있다. 이러한 저 저항률은 증착된 실리콘을 저 저항률 상태로 전환하기 위해 큰 전압이 요구되지 않기 때문에 메모리 셀(200)이 더 용이하게 프로그래밍될 수 있게 한다. 예를 들어, 티탄 또는 코발트와 같은 실리사이드 형성 금속층(312)이 p+ 폴리실리콘 영역(306) 상에 증착될 수도 있다. 다이오드(204)를 형성하는 증착된 실리콘을 결정화하기 위해 사용되는 후속되는 어닐링 단계(이하 기술됨) 동안에, 실리사이드 형성 금속층(312) 및 다이오드(204)의 증착된 실리콘이 상호작용하여 실리사이드층(310)을 형성하여, 실리사이드 형성 금속층(312)의 전부 또는 일부를 소비한다.
전체 기재 내용이 본 명세서에 참조로 포함되는 "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicides" 명칭의 미국 특허 7,176,064에 기술된 바와 같이, 티탄 및 코발트와 같은 실리사이드 형성 물질은 어닐링동안, 증착된 실리콘과 반응하여 실리사이드층을 형성한다. 티탄 실리사이드 및 코발트 실리사이드의 격자 간격들은 실리콘의 격자에 가깝고, 이것은 이러한 실리사이드층들은 증착된 실리콘이 결정화될 때 이웃한 증착된 실리콘에 대해 "결정화 템플레이트들" 또는 "시드들"로서 작용할 수 있다(예를 들어, 실리사이드층(310)은 어닐링 동안 실리콘 다이오드(204)의 결정구조를 향상시킨다). 그럼으로써 더 낮은 저항률의 실리콘이 제공된다. 유사한 결과들이 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드들에 대해 달성될 수 있다.
실리사이드 형성 금속층(312)의 형성에 이어, 상부 도체(208)가 형성된다. 일부 실시예에서, 도전층(315)의 증착에 앞서 실리사이드 형성 금속층(312) 상에 하나 이상의 장벽층들 및/또는 부착층들(314)이 형성될 수 있다. 도전층(315), 장벽층(314) 및 실리사이드 형성 금속층(312)이 함께 패터닝되고 및/또는 에칭되어 상부 도체(208)를 형성할 수 있다.
상부 도체(208)의 형성에 이어, 메모리 셀(200)은 어닐링되어 다이오드(204)의 증착된 반도체 물질을 결정화할 수 있다(및/또는 실리사이드층(310)을 형성한다). 적어도 일 실시예에서, 어닐링은 약 600 내지 800℃의 온도, 더 바람직하게는 650 내지 750℃의 온도에서 질소에서 약 10 초 내지 약 2 분 동안 수행될 수 있다. 이외의 어닐링 시간들, 온도들 및/또는 환경들이 사용될 수 있다. 언급된 바와 같이, 실리사이드층(310)은 다이오드(204)를 형성하는 하지의 증착된 반도체 물질에 대한 어닐링 동안 "결정화 템플레이트" 또는 "시드"로서 작용할 수 있다. 그럼으로써 더 낮은 저항률의 다이오드 물질이 제공된다.
일부 실시예에서, CNT 시드층(210)은 하나 이상의 추가 층들을 포함할 수 있다. 예를 들어, 도 3b는 CNT 시드층(210)이 추가 금속 촉매층(316)을 포함하는 도 2a의 메모리 셀(200)의 제 2 실시예의 단면도이다. 금속 촉매층(316)은 CNT 시드층(210)이 패터닝되고, 에칭되고 유전체 물질로 전기적으로 분리된 후에(위에 기술된 바와 같이) CNT 시드층(210) 상에 선택적으로 증착될 수 있다. 예를 들어, 일부 실시예에서, 니켈, 코발트, 철 등, 금속 촉매층(316)이 비전해(electroless) 증착, 전기도금 등에 의해 요철 표면의 질화티탄 또는 질화탄탈 CNT 시드층(210) 상에 선택적으로 형성될 수 있다. 이어서 CNT 물질(212)이 금속 촉매가 코팅된 CNT 시드층(210) 상에 형성될 수 있다. 일부 실시예에서, 금속 촉매층(316)의 사용은 CNT 형성 동안 촉매 프리커서(precursor)에 대한 필요성을 제거할 수 있다. 바람직한 금속 촉매층 두께들은 약 1 내지 200 옹스트롬의 범위인데, 그러나 그외 두께가 사용될 수도 있다. 니켈, 코발트, 철, 또는 유사 금속 촉매층이 무전해 증착, 전기도금 등에 의해 요철 표면이 아닌 또는 매끄러운 질화티탄, 질화탄탈 또는 유사 층 상에 형성될 수도 있다.
또 다른 실시예에서, CNT 시드를 위해 금속 촉매층(316) 만이 사용될 수 있다. 예를 들어, 도 3c는 도 2a의 메모리 셀(200)의 제 3 실시예의 단면도이다. 도 3c의 메모리 셀(200)은 도 3b의 메모리 셀(200)과 유사하나, 요철 표면 CNT 시드층(210)을 포함하지 않는다. 도시된 실시예에서, 제 1 도체(206)의 에칭 및 패터닝에 앞서 제 1 도체(206) 상엔 어떠한 CNT 시드층(210)도 증착되지 않는다. 제 1 도체(206)가 패터닝되고 에칭된 후에, 니켈, 코발트, 철 등과 같은 금속 촉매층(316)이 제 1 도체(206) 상에 선택적으로 증착될 수 있고, CNT 물질(212)이 금속 촉매층(316) 상에 형성될 수 있다.
메모리 셀에 대한 제조 공정
도 4a 내지 도 4f는 본 발명에 따라 제 1 메모리 레벨의 제조 동안 기판(400)의 부분의 단면도들이다. 이하 기술되는 바와 같이, 제 1 메모리 레벨은 기판 상에 CNT 물질을 선택적으로 제조함으로써 형성된 가역 저항 전환 소자를 각각이 포함하는 복수의 메모리 셀을 포함한다. 추가 메모리 레벨들이 제 1 메모리 레벨 위에 제조될 수도 있다(도 2c 내지 도 2d를 참조하여 앞에서 기술된 바와 같이).
도 4a를 참조하면, 기판(400)은 이미 몇가지 처리 단계들을 거친 것으로 도시되었다. 기판(400)은 실리콘, 게르마늄, 실리콘-게르마늄, 도핑되지 않은, 도핑된, 벌크, 실리콘-온-인슐레이터(SOI) 또는 이외 추가 회로를 가진 또는 없는 기판과 같은 임의의 적합한 기판일 수 있다. 예를 들어, 기판(400)은 하나 이상의 n-웰 또는 p-웰 영역들(도시되지 않음)을 포함할 수 있다.
격리층(402)이 기판(400) 상에 형성된다. 일부 실시예에서, 격리층(402)은 이산화규소, 질화규소, 실리콘 옥시질화물층, 또는 이외 어떤 다른 적합한 절연층일 수 있다.
격리층(402)의 형성에 이어, 부착층(404)이 격리층(402) 상에 형성된다(예를 들어, 물리 증기 증착 또는 또 다른 방법에 의해서). 예를 들어, 부착층(404)은 약 20 내지 약 500 옹스트롬, 바람직하게 약 100 옹스트롬의 질화티탄, 또는 질화탄탈, 질화텅스텐과 같은 또 다른 적합한 부착층, 하나 이상의 부착층의 조합들 등일 수 있다. 다른 부착층 물질들 및/또는 두께들을 사용될 수 있다. 일부 실시예에서, 부착층(404)은 선택적일 수 있다.
부착층(404)의 형성 후에, 도전층(406)이 부착층(404) 상에 증착된다. 도전층(406)은 임의의 적합한 방법에 의해 증착되는(예를 들어, 화학 증기 증착, 물리 증기 증착 등) 텅스텐 또는 또 다른 적합한 금속, 고농도 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적합한 도전성 물질을 포함할 수 있다. 적어도 일 실시예에서, 도전층(406)은 약 200 내지 약 2500 옹스트롬의 텅스텐을 포함할 수 있다. 이외 다른 도전층 물질들 및/또는 두께가 사용될 수도 있다.
도전층(406)의 형성 후에, 도전층(406) 상에 CNT 시드층(407)이 형성된다. 일부 실시예에서, CNT 시드층(407)은 약 1000 내지 약 5000 옹스트롬의 질화티탄 또는 질화탄탈일 수도 있는데, 그러나 이외 물질들 및/또는 두께가 사용될 수도 있다. 이러한 실시예에서, CNT 시드층(407)의 표면은 CNT들이 시드층 상에 직접 형성될 수 있게 표면에 요철을 갖도록 할 수 있다. 예를 들어, CNT 시드층(407)은 CMP 또는 에치백 공정에 의해 요철 표면이 되거나 아니면 텍스처링될 수 있다. 하나 이상의 실시예에서, 적어도 약 850 내지 약 4000 옹스트롬, 더 바람직하게는 약 4000 옹스트롬의 산술 평균 표면 거칠기 Ra를 갖도록 CNT 시드층(407)이 요철 표면이 될 수 있다. 이외 표면 거칠기들이 사용될 수도 있다.
CNT 시드층(407)의 형성 및/또는 CNT 시드층 표면을 거칠게 한 후에, 도 4b에 도시된 바와 같이 부착층(404), 도전층(406) 및 CNT 시드층(407)이 패터닝되고 에칭된다. 예를 들어, 부착층(404), 도전층(406) 및 CNT 시드층(407)은 소프트 또는 하드 마스크를 사용한 통상의 리소그래피 기술들, 및 습식 또는 건식 에칭 가공을 사용하여 패터닝되고 에칭될 수 있다. 적어도 일 실시예에서, 실질적으로 평행하고, 실질적으로 공면(co-planar)의 도체들(408)(도 4b에 도시된 바와 같은)을 형성하기 위해 부착층(404), 도전층(406) 및 CNT 시드층(407)이 패터닝되고 에칭된다. 도체들(408)의 폭들 및/또는 도체들(408) 사이의 간격들은 약 200 내지 약 2500 옹스트롬의 범위인데, 그러나 이외 도체 폭들 및/또는 간격들이 사용될 수도 있다.
도 4c를 참조하면, 하부 도체(408)의 형성 후에, 각각의 도체(408) 위에 형성된 CNT 시드층(407) 상에 CNT 물질(409)이 선택적으로 형성된다. CNT 시드층(407)이 질화티탄, 또는 질화탄탈, 또는 유사 물질이라면, CNT 시드층(407)의 표면은 요철을 갖도록 하여 CNT들이 질화티탄, 질화탄탈 또는 유사한 CNT 시드층(407) 상에 직접 형성될 수 있게 한다. (예를 들어, Smith 등의 "Polishing TiN for Nanotube Synthesis", Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001 및 Rao 등의 "In situ-grown carbon nanotube array with excellent field emission characteristics", Appl. Phys. Lett., Vol. 76, No. 25, 19 June 2000, pp. 3813-3815 참조).
일부 실시예에서, CNT 형성 동안 금속촉매의 이익들을 제공하기 위해서(도 3b를 참조하여 앞에서 기술된 바와 같이) 니켈, 코발트, 철 등과 같은 추가 금속 촉매층(도시되지 않음)이 CNT 시드층(407) 상에 선택적으로 증착될 수 있다. 다른 실시예에서, 하지의 요철 표면의 시드층이 없이 금속 촉매층이 사용될 수도 있다(도 3c를 참조하여 앞에서 기술된 바와 같이).
어느 경우이든, CNT 제조공정은 각 도체(408) 상에 CNT 물질(409)을 선택적으로 성장 및/또는 증착하기 위해 수행된다. 각각의 메모리 셀에 있어서, 메모리 셀의 각각의 도체(408) 상에 형성된 CNT 물질(409)의 적어도 일부는 메모리 셀의 가역 저항 전환 소자(202)로서 작용한다. 각 도체(408) 상에 CNT 물질(409)을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다. 예를 들어, CVD, 플라즈마-강화 CVD, 레이저 증발, 전기 아크 방전 등이 사용될 수 있다.
일 실시예에서, CNT들은 약 30분 동안 약 100 sccm의 유속의 크실렌, 아르곤, 수소 및/또는 페로센에서 675 내지 700℃의 온도에서 CVD에 의해 TiN 시드층 상에 형성될 수 있다. 이외의 온도들, 기체들, 유속들 및/또는 성장시간들이 사용될 수 있다.
또 다른 실시예에서, CNT들은 약 20분 동안 약 5.5 토르의 압력의 약 20% C2H4 및 80% 아르곤에서 약 650℃의 온도로 CVD에 의해 니켈 촉매층 상에 형성될 수 있다. 이외의 온도들, 기체들, 비들, 압력들 및/또는 성장시간들이 사용될 수 있다.
또 다른 실시예에서, CNT들은 8 내지 30분 동안 약 100 내지 200 와트의 RF 파워를 사용해서 약 20% 메탄, 에칠렌, 아세틸렌 또는 약 80% 아르곤, 수소 및/또는 암모니아로 희석된 또 다른 탄화수소에서 약 600 내지 900℃의 온도에서 플라즈마 강화 CVD를 사용하여, 니켈, 코발트, 철 등과 같은 금속 촉매층 상에 형성될 수 있다. 이외의 온도들, 기체들, 비들, 파워들 및/또는 성장시간들이 사용될 수 있다.
언급된 바와 같이, CNT 물질(409)은 각 도체(408) 상에 형성된 CNT 시드층(407) 상에만 형성한다. 일부 실시예에서, CNT 물질(409)은 약 1 나노미터 내지 약 1 마이크론(및 심지어는 수십 마이크론)의 두께, 더 바람직하게는 약 10 내지 약 20 나노미터의 두께를 가질 수 있는데, 그러나 이외 CNT 물질 두께가 사용될 수도 있다. CNT 물질(409)에 개개의 튜브의 밀도는 예를 들어 약 6.6×103 내지 약 1×106 CNTs/micron2, 더 바람직하게는 적어도 약 6.6×104 CNTs/micron2일 수 있는데, 그러나 이외의 밀도들이 사용될 수도 있다. 예를 들어, 도체(408)가 약 45 나노미터의 폭을 갖는다고 할 때, 일부 실시예에서, 각 도체(408) 위에 형성된 CNT 물질(409)에 적어도 약 10개의 CNT들, 더 바람직하게는 적어도 약 100개의 CNT를 갖는 것이 바람직하다(그러나, 1, 2, 3, 4, 5 등과 같은 몇 개의 CNT, 또는 100 이상과 같이 더 많은 CNT가 사용될 수도 있다).
CNT 물질(409)이 각 도체(408) 상에 형성된 후에, CNT 물질 영역들과 도체들(408) 사이에 보이드들을 채우기 위해서 유전층(410)(도 4d)이 기판(400) 상에 증착된다. 일부 실시예에서, 화학 증기 증착(CVD), 고밀도 플라즈마(HDP) 증착, 아크 플라즈마 이용 증착, 스핀-코팅 증착 등을 사용하여 유전층(410)이 증착될 수 있다. 예를 들어, 근사적으로 1 마이크론 이상의 이산화규소가 기판(400) 상에 증착되고 평탄한 표면(412)을 형성하기 위해 화학기계식 연마 또는 에치백 공정을 사용하여 평탄화될 수 있다. 평탄한 표면(412)은 도시된 바와 같이, 유전체 물질(410)에 의해 분리된 CNT 물질(409)의 노출된 분리된 영역들을 포함한다.
질화규소, 실리콘 옥시질화물, 저 k 유전체 등과 같은 그외 유전체 물질, 및/또는 그외 유전층 두께가 사용될 수 있다. 바람직한 저 k 유전체는 탄소가 도핑된 산화물, 실리콘 카본층 등을 포함한다.
도 4e를 참조하면, CNT 물질 영역의 맨위의 표면의 평탄화 및 노출 후에, 각 메모리 셀의 다이오드 구조가 형성된다. 일부 실시예에서, (예를 들어, 폴리실리콘 영역 내로 금속 원자의 이주를 방지 및/또는 감소시키기 위해서) 다이오드 형성에 앞서 CNT 물질 영역(409) 상에 질화티탄, 질화탄탈, 질화텅스텐 등과 같은 장벽층(414)이 형성될 수 있다. 장벽층(414)은 약 20 내지 약 500 옹스트롬, 바람직하게 약 100 옹스트롬의 질화티탄, 또는 질화탄탈, 질화텅스텐과 같은 또 다른 적합한 장벽층, 하나 이상의 장벽층의 조합, 티탄/질화티탄, 탄탈/질화탄탈 또는 텅스텐/질화텅스텐 적층들 등과 같은 다른 층과 조합한 장벽층들일 수 있다. 이외의 장벽층 물질 및/또는 두께가 사용될 수 있다.
장벽층(414)의 증착 후에, 각 메모리 셀의 다이오드를 형성하기 위해 사용되는 반도체 물질의 증착이 시작된다(예를 들어, 도 2a 내지 도 3c에서 다이오드(204)). 각각의 다이오드는 앞서 기술된 바와 같이 수직 p-n 또는 p-i-n 다이오드일 수 있다. 일부 실시예에서, 각 다이오드는 폴리실리콘, 폴리실리콘-게르마늄 합금, 게르마늄 또는 이외 어떤 적합한 물질과 같은 다결정질 반도체 물질로부터 형성된다. 편의상, 폴리실리콘 하향 다이오드의 형성이 여기에서 기술된다. 이외의 물질 및/또는 다이오드 구성이 사용될 수 있음이 이해될 것이다.
도 4e를 참조하면, 장벽층(414)의 형성에 이어, 고농도 도핑된 n+ 실리콘층(416)이 장벽층(414) 상에 증착된다. 일부 실시예에서, n+ 실리콘층(416)은 증착시 비정질 상태에 있다. 다른 실시예에서, n+ 실리콘층(416)은 증착시 다결정질 상태에 있다. n+ 실리콘층(416)을 증착하기 위해 화학 증기 증착 또는 또다른 적합한 공정이 사용될 수 있다. 적어도 일 실시예에서, 예를 들어 약 100 내지 약 1000 옹스트롬, 바람직하게는 약 100 옹스트롬의 약 1021cm-3의 도핑 농도를 갖는 인 또는 비소가 도핑된 실리콘의 n+ 실리콘층(416)이 형성될 수 있다. 이외의 층 두께들, 도펀트들 및/또는 도핑 농도들이 사용될 수 있다. 예를 들어 증착 동안 도너 기체를 흘림으로써, n+ 실리콘층(416)이 인 시튜로 도핑될 수 있다. 이외의 도핑 방법이 사용될 수도 있다(예를 들어, 주입).
n+ 실리콘층(416)의 증착 후에, 저농도 도핑된, 진성 및/또는 비의도적 도핑된 실리콘층(418)이 n+ 실리콘층(416) 상에 형성된다. 일부 실시예에서, 진성 시리콘층(418)은 증착시 비정질 상태에 있다. 다른 실시예에서, 진성 실리콘층(418)은 증착시 다결정질 상태에 있다. 진성 실리콘층(418)을 증착하기 위해 화학 증기 증착 또는 또 다른 적합한 증착방법이 사용될 수 있다. 적어도 일 실시예에서, 진성 실리콘층(418)은 약 500 내지 약 4800 옹스트롬, 바람직하게는 약 2500 옹스트롬 두께일 수 있다. 이외 진성층의 두께가 사용될 수 있다.
n+ 실리콘층(416)으로부터 진성 실리콘층(418) 내로 도펀트 이주를 방지 및/또는 감소시키기 위해서(앞서 포함시킨, '331 출원에 기술된 바와 같이) 얇은(예를 들어, 몇백 이하의 옹스트롬) 게르마늄 및/또는 실리콘-게르마늄 합금층(도시되지 않음)이 진성 실리콘층(418)의 증착에 앞서 n+ 실리콘층(416) 상에 형성될 수 있다.
도체들(408) 위에 놓이는 실리콘 필라들을 형성하기 위해(도시된 바와 같이) n+ 실리콘층(416) 및 진성 실리콘층(418)의 형성에 이어, n+ 실리콘층(416), 진성 실리콘층(418), 및 장벽층(414)이 패터닝되고 에칭된다. 실리콘 필라(420)을 형성하기 위해 소프트 또는 하드 마스크를 사용한 통상의 리소그래피 기술들, 및 습식 또는 건식 에칭 가공이 사용될 수 있다.
실리콘 필라(420)이 형성된 후에, 실리콘 필라(420) 사이에 보이드들을 채우기 위해서 유전층(422)이 증착된다. 예를 들어, 근사적으로 200 내지 7000 옹스트롬의 이산화실리콘이 증착될 수 있고 화학기계식 연마 또는 에치백 공정을 사용하여 평탄화되어 평탄한 표면(424)을 형성할 수 있다. 평탄한 표면(424)은 도시된 바와 같이, 유전체 물질(422)에 의해 분리된 실리콘 필라(420)의 노출된 맨위에 표면들을 포함한다. 질화실리콘, 실리콘 옥시질화물, 저 k 유전체 등과 같은 다른 유전체 물질 및/또는 다른 유전체 층 두께가 사용될 수 있다. 바람직한 저 k 유전체는 탄소가 도핑된 산화물, 실리콘 카본층 등을 포함한다.
실리콘 필라(420)의 형성 후에, p+ 실리콘 영역(426)이 실리콘 필라(420)의 상부 표면 가까이에 각각의 실리콘 필라(420) 내에 형성된다. 예를 들어, 실리콘 필라(420) 내에 소정 깊이에 보론을 주입하기 위해 블랭킷 p+ 주입이 사용될 수 있다. 바람직한 주입 가능한 분자 이온은 BF2, BF3, B 등을 포함한다. 일부 실시예에서, 약 1 내지 5×1015 ions/cm2의 주입 도우즈가 사용될 수 있다. 이외 주입 종들 및/또는 도우즈가 사용될 수 있다. 또한, 일부 실시예에서, 실리콘 필라(420)의 상측 부분을 도핑하기 위해 확산 공정이 사용될 수도 있다. 적어도 일 실시예에서, p+ 실리콘 영역(426)은 약 100 내지 700 옹스트롬의 깊이를 갖는데, 그러나 다른 p+ 실리콘 영역 크기가 사용될 수도 있다. (형성될 다이오드가 상향 p-n 또는 p-i-n 다이오드라면, 실리콘 필라(420)의 상측 부분은 n형으로 도핑될 것에 유의한다). 그럼으로써 각각의 실리콘 필라(420)는 하향 p-i-n 다이오드(428)를 포함한다.
도 4f를 참조하면, p-i-n 다이오드(428)의 완성 후에, 실리사이드 형성 금속층(430)이 기판(400) 상에 증착된다. 바람직한 실리사이드-형성 금속은 스퍼터 또는 아니면 증착된 티탄 또는 코발트를 포함한다. 일부 실시예에서, 실리사이드 형성 금속층(430)은 약 10 내지 약 200 옹스트롬, 바람직하게는 약 20 내지 약 50 옹스트롬, 더 바람직하게는 약 20 옹스트롬의 두께를 갖는다. 이외 실리사이드 형성 금속층 물질들 및/또는 두께가 사용될 수 있다. 이하 더 기술되는 바와 같이, 구조물의 어닐링은 실리사이드 형성 금속층(430)으로부터 금속 및 p+ 실리콘 영역들(426)로부터 실리콘이 반응하여 각각의 p+ 실리콘 영역(426)에 이웃한 실리사이드 영역(432)을 형성하게 한다.
실리사이드 형성 금속층(430)의 형성에 이어, 하부에 한 세트의 도체들(408)의 형성과 유사한 방법으로 제 2 세트의 도체들(436)이 다이오드들(428) 위에 형성될 수 있다. 일부 실시예에서, 제 2의 한 세트의 상부 도체들(436)을 형성하기 위해 사용되는 도전층(440)의 증착에 앞서 실리사이드 형성 금속층(430) 위에 하나 이상의 장벽층들 및/또는 부착층들(438)이 놓여질 수 있다.
도전층(440)이 임의의 적합한 방법(예를 들어, 화학 증기 증착, 물리 증기 증착 등)에 의해 증착된 텅스텐, 또 다른 적합한 금속, 고농도 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적합한 도전물질로부터 형성될 수 있다. 이외의 도전층 물질이 사용될 수도 있다. 장벽층들 및/또는 부착층들(438)은 질화티탄 또는 질화탄탈과 같은 또 다른 적합한 층, 질화텅스텐, 하나 이상의 층의 조합, 또는 이외 어떤 다른 적합한 물질(들)을 포함할 수 있다. 증착된 도전층(440), 장벽 및/또는 부착층(438), 및/또는 실리사이드-형성 금속층(430)이 제 2의 한 세트의 도체들(436)을 형성하기 위해 패터닝되고 에칭될 수 있다. 적어도 일 실시예에서, 상부 도체들(436)은 하부 도체들(408)과는 다른 방향으로 확장하는 실질적으로 평행하고 실질적으로 공면의 도체들이다.
발명의 다른 실시예에서, 도체들(436)을 위해 개구들 또는 보이드들을 생성하기 위해 유전층이 형성되고, 패터닝되고 에칭되는 다마센 공정을 사용하여 상부 도체들(436)이 형성될 수 있다. 개구들 또는 보이드들은 부착층(438) 및 도전층(440)(및/또는 필요하다면 도전성 시드, 도전성 충전 및/또는 장벽층)으로 채워질 수 있다. 부착층(438) 및 도전층(440)은 이어서 평탄한 표면을 형성하기 위해 평탄화될 수 있다.
발명의 적어도 일 실시예에서, 예를 들어 전체를 여기에 참조로 포함시키는 2006년 5월 13일 출원된 "CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH" 명칭의 미국 특허 출원번호 11/444,936(이하 "'936 출원")에 기술된 바와 같이, 다이오드들(428) 상에 하드 마스크가 형성될 수 있다. 예를 들어, 진성 실리콘층(418) 및 n+ 실리콘층(416)의 패터닝 및 에칭에 앞서, 진성층(418)을 도핑함으로써(예를 들어, 이온 주입 또는 또 다른 도핑 방법을 사용하여) p+ 실리콘층이 형성될 수 있다. 실리사이드-형성 금속층(430)이 p+ 실리콘층 상에 형성될 수 있고, 이어서 장벽층 및/또는 도전층이 형성될 수 있다. 이들 장벽층 및 도전층은 다이오드들(428)의 패터닝 및 에칭 동안 하드 마스크로서 작용할 수 있고, 상부 도체들(436)의 형성 동안 일어날 수 있는 임의의 과도 에칭을 완화시킬 수 있다('936 출원에 기술된 바와 같이).
상부 도체들(436)의 형성에 이어, 구조물은 다이오드들(428)의 증착된 반도체 물질을 결정화하기 위해서(및/또는 실리사이드 영역들(431)을 형성하기 위해서) 어닐링될 수 있다. 적어도 일 실시예에서, 어닐링은 약 600 내지 800℃, 더 바람직하게는 약 650 내지 750℃의 온도에서 질소에서 약 10 초 내지 약 2 분 동안 수행될 수 있다. 이외의 어닐링 시간들, 온도들 및/또는 환경들이 사용될 수 있다. 실리사이드 영역들(432)은 다이오드(428)를 형성하는 하지의 증착된 반도체 물질에 대한 어닐링 동안 "결정화 템플레이트" 또는 "시드"로서 작용할 수 있다(예를 들어, 임의의 비정질 반도체 물질을 다결정질 반도체 물질로 변경하고/하거나 다이오드들(428)의 전체 결정 특성들을 개선한다). 그럼으로써 더 낮은 저항률의 다이오드 물질이 제공된다.
대안적 메모리 셀
발명의 다른 실시예에서, 하부 도체들(408)은 도 5a 내지 도 5c를 참조하여 이하 기술되는 바와 같이 다마센 공정을 사용하여 형성될 수 있다. 도 5a를 참조하면, 도체들(408)을 위해 개구들 또는 보이드들을 생성하기 위해 유전층(410)이 형성되고, 패터닝되고 에칭된다. 이어서 개구들 또는 보이드들은 부착층(404) 및 도전층(406)(및/또는 필요하다면 도전성 시드, 도전성 충전 및/또는 장벽층)으로 채워질 수 있다. 부착층(404) 및 도전층(406)은 이어서 평탄한 표면을 형성하기 위해 평탄화될 수 있다(도시된 바와 같이). 이러한 실시예에서, 부착층(404)은 각 개구 또는 보이드의 바닥 및 측벽들을 정렬시킨다.
평탄화에 이어, CNT 시드층(407)이 하부 도체들(408) 상에 형성된다. 적어도 일 실시예에서, 각각의 하부 도체(408) 상에 금속 촉매 CNT 시드층(407)을 형성하기 위해 선택적 증착 공정이 사용될 수 있다. 바람직한 금속 촉매 시드층은 무전해 증착, 전기도금 등에 의해 선택적으로 증착될 수 있는 니켈, 코발트, 철 등을 포함한다. 대안적으로, 질화티탄, 질화탄탈, 또는 유사한 CNT 시드층이 하부 도체들(408) 상에 증착되고, 요철 표면이 되게 하고, 패터닝되고 에칭되어 각각의 도체(408) 상에 CNT 시드층 영역(407)을 형성한다(니켈, 코발트, 철 등과 같은 추가 금속 촉매층과 함께 또는 없이). 니켈, 코발트, 철, 또는 유사한 금속 촉매층이 비-요철 표면 또는 매끄러운 질화티탄, 질화탄탈 또는 유사한 층 상에 무전해 증착, 전기도금 등에 의해 형성될 수 있다.
도 5b를 참조하면, CNT 시드층 영역들(407)의 형성에 이어, 각각의 CNT 시드층 영역 상에 CNT 물질(409)이 선택적으로 형성된다. 각각의 도체(408) 상에 CNT 물질(409)을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다. 예를 들어, CVD, 플라즈마-강화 CVD, 레이저 증발, 전기 아크 방전 등이 사용될 수도 있다.
수직으로 정렬된 CNT들은 측면 도전이 거의 또는 전혀 없이 수직으로 전류가 흐르게 한다. 이웃한 메모리 셀 사이에 측면 또는 가교 전도 경로의 형성을 감소 또는 방지하기 위해서, 일부 실시예에서, CNT 물질(409)의 개개의 튜브들은 실질적으로 수직으로 정렬되게 제조될 수 있다(예를 들어, 그럼으로써 메모리 셀의 상태가 이웃 메모리 셀의 상태 및/또는 프로그래밍에 의해 영향받는 것 또는 "교란되는" 것을 감소 및/또는 방지한다). 개개의 튜브 격리는 CNT 물질(409)의 전체 두께 이상의 격리일 수도 있고 그렇지 않을 수도 있는 것에 유의한다. 예를 들어, 초기 성장 국면에서, 개개의 튜브의 일부 또는 대부분은 수직으로 정렬될 수 있다(예를 들어, 닿지 않는다). 그러나, 개개의 튜브들이 수직으로 길이가 증가함에 따라, 튜브의 부분들이 서로 접촉하게 될 수 있고, 심지어는 얽히거나 뒤엉키게 될 수 있다.
각각의 하부 도체(408) 상에 CNT 물질(409)의 형성에 이어, 이웃한 CNT 물질 영역들을 서로 격리시키기 위해서 CNT 물질(409)의 영역들 위 및 주위에 유전체 물질(411)이 증착된다. 일부 실시예에서, 유전체 물질(411)은 화학 증기 증착(CVD), 고밀도 플라즈마(HDP) 증착, 아크 플라즈마 이용 증착, 스핀-코팅 증착 등을 사용하여 증착될 수 있다. 유전체 물질(411)을 평탄화하고 CNT 물질 영역의 위로부터 유전체 물질을 제거하기 위해 CMP 또는 유전 에치백 단계가 수행된다. 예를 들어, 근사적으로 200 내지 7000 옹스트롬, 및 일부 실시예에서 1 마이크론 이상의 이산화실리콘이 증착되고 화학기계식 연마 또는 에치백 공정을 사용하여 평탄화될 수 있다. 질화실리콘, 실리콘 옥시질화물, 저 k 유전체들 등과 같은 그외의 유전체 물질들, 및/또는 다른 유전체 층 두께가 사용될 수 있다. 바람직한 저 k 유전체는 탄소가 도핑된 산화물, 실리콘 탄소층 등을 포함한다.
일단 유전층이 평탄화되고 CNT 물질 영역의 맨위에 표면이 노출되면, 도 4e 내지 도 4f을 참조하여 앞에서 기술된 바와 같이 메모리 레벨의 형성이 진행되어 도 5c에 도시된 메모리 레벨이 된다.
앞에서 언급된 바와 같이, 증착된 또는 성장된 CNT 물질은 전형적으로 수많은 산과 골과 같은 두께 변화가 확연한 요철 표면 토포그래피를 갖는다. 이들 두께 변화는 하지의 기판을 과도하게 에칭하지 않고는 CNT 물질을 에칭하기 어렵게 만들어, 제조 비용 및 집적 회로에서 이의 사용에 연관된 복잡성을 증가시킨다. 이전에 기술된 하나 이상의 실시예에서, CNT 물질을 에칭할 필요성을 제거 또는 최소화하기 위해 CNT 시드층 상에 CNT 물질의 선택적 형성이 사용될 수 있다. 발명의 하나 이상의 다른 실시예에 따라, CNT 물질층에 많은 두께 변화의 격차를 없애기 위해서 유전체 충전 및 평탄화 공정이 사용될 수 있어, CNT 물질층이 더 쉽게 에칭되게 하고 제조 비용 및 복잡성을 감소시킨다.
전술한 바는 발명의 단지 바람직한 실시예를 개시한다. 발명의 범위 내에 드는 위에 개시된 장치 및 방법의 수정예들은 당업자들에게 쉽게 명백하게 될 것이다.
따라서, 본 발명이 이의 바람직한 실시예에 관련하여 개시되었지만, 이외 실시예는 다음 청구항들에 정의된 바와 같은 발명의 사상 및 범위 내에 포함됨을 알아야 한다.
Claims (51)
- 메모리 셀 제조 방법에 있어서,
기판 위에 제 1 도체를 제조하는 단계와,
상기 제 1 도체 위에 탄소 나노 튜브(CNT) 물질을 선택적으로 제조하는 단계와,
상기 CNT 물질 위에 다이오드를 제조하는 단계와,
상기 다이오드 위에 제 2 도체를 제조하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 1항에 있어서, 상기 CNT 물질을 제조하는 단계는,
상기 제 1 도체 상에 CNT 시드층을 제조하는 단계와,
상기 CNT 시드층 상에 CNT 물질을 선택적으로 제조하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 2항에 있어서, 상기 CNT 시드층을 제조하는 단계는,
상기 제 1 도체 위에 질화티탄을 증착하는 단계와,
상기 증착된 질화티탄의 표면에 요철을 갖도록 하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 3항에 있어서, 상기 요철 표면의 질화티탄의 표면 상에 금속층을 선택적으로 증착하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 4항에 있어서, 상기 금속층은 니켈, 코발트, 또는 철을 포함하는, 메모리 셀 제조 방법.
- 제 2항에 있어서, 상기 CNT 시드층을 제조하는 단계는,
상기 제 1 도체 위에 질화티탄을 증착하는 단계와,
상기 질화티탄 상에 금속 촉매층을 선택적으로 증착하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 6항에 있어서, 상기 금속 촉매층은 니켈, 코발트, 또는 철을 포함하는, 메모리 셀 제조 방법.
- 제 2항에 있어서, 상기 CNT 시드층을 패터닝하고 에칭하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 8항에 있어서, 상기 CNT 시드층을 패터닝하고 에칭하는 단계는 상기 제 1 도체를 패터닝하고 에칭하는 단계를 포함하는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 물질을 제조하는 단계는
상기 제 1 도체 위에 금속층을 선택적으로 증착하는 단계와,
상기 증착된 금속층 상에 CNT 물질을 선택적으로 제조하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 10항에 있어서, 상기 금속층은 니켈, 코발트, 또는 철을 포함하는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 다이오드 제조 단계는 수직 다결정질 다이오드를 제조하는 단계를 포함하는, 메모리 셀 제조 방법.
- 제 12항에 있어서, 다결정질 물질이 저-저항률 상태에 있도록 상기 수직 다결정질 다이오드의 다결정질 물질에 접촉하는 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드 영역을 제조하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 12항에 있어서, 상기 다이오드는 p-n 또는 p-i-n 다이오드인, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 물질의 전환 특징을 조율하기 위해서 상기 CNT 물질에 결함을 생성하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 물질을 선택적으로 제조하는 단계는 상기 CNT 물질에서 측면 전도를 감소시키기 위해서 실질적으로 수직으로 정렬된 CNT를 구비한 CNT 물질을 제조하는 단계를 포함하는, 메모리 셀 제조 방법.
- 제 1항의 방법을 사용하여 형성된 메모리 셀.
- 제 11항의 방법을 사용하여 형성된 메모리 셀.
- 메모리 셀 제조 방법에 있어서,
기판 위에 제 1 도체를 제조하는 단계와,
상기 제 1 도체 위에 탄소 나노 튜브(CNT) 물질을 선택적으로 제조함으로써 상기 제 1 도체 위에 가역 저항 전환 소자를 제조하는 단계와,
상기 가역 저항 전환 소자 위에 수직 다결정질 다이오드를 제조하는 단계와,
상기 수직 다결정질 다이오드 위에 제 2 도체를 제조하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 19항에 있어서, 상기 가역 저항 전환 소자 제조 단계는,
CNT 시드층을 제조하는 단계와,
상기 CNT 시드층 상에 CNT 물질을 선택적으로 제조하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 20항에 있어서, 상기 CNT 시드층 제조 단계는,
상기 제 1 도체 상에 질화티탄을 증착하는 단계와,
상기 증착된 질화티탄의 표면에 요철을 갖도록 하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 21항에 있어서, 상기 요철 표면의 질화티탄 표면 상에 금속층을 선택적으로 증착하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 20항에 있어서, 상기 제 1 도체의 패터닝 및 에칭 동안 상기 CNT 시드층을 패터닝 및 에칭하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 19항에 있어서, 상기 가역-저항 전환 소자 제조 단계는,
상기 제 1 도체 상에 금속층을 선택적으로 증착하는 단계와,
상기 증착된 금속층 상에 CNT 물질을 선택적으로 제조하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 19항에 있어서, 다결정질 물질이 저-저항률 상태에 있도록 상기 수직 다결정질 다이오드의 다결정질 물질에 접촉하는 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드 영역을 제조하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 19항의 방법을 사용하여 형성된 메모리 셀.
- 메모리 셀에 있어서,
제 1 도체와,
상기 제 1 도체 위에 선택적으로 제조된 탄소 나노 튜브(CNT) 물질을 포함하는 가역 저항 전환 소자와,
상기 가역 저항 전환 소자 위에 형성된 다이오드와,
상기 다이오드 위에 형성된 제 2 도체를
포함하는, 메모리 셀. - 제 27항에 있어서, 상기 CNT 물질은 상기 CNT 물질에서 측면 전도를 감소시키기 위해서 실질적으로 수직으로 정렬된 CNT를 포함하는, 메모리 셀.
- 제 27항에 있어서, 상기 CNT 물질은 상기 CNT 물질의 전환 특징을 조율하는 결함을 포함하는, 메모리 셀.
- 제 27항에 있어서, 상기 다이오드는 수직 다결정질 다이오드를 포함하는, 메모리 셀.
- 제 30항에 있어서, 다결정질 물질이 저-저항률 상태에 있도록 상기 수직 다결정질 다이오드의 다결정질 물질에 접촉하는 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드 영역을 더 포함하는, 메모리 셀.
- 제 27항에 있어서, 상기 제 1 도체 상에 형성된 것으로 상기 CNT 물질이 선택적으로 제조되는 CNT 시드층을 더 포함하는, 메모리 셀.
- 제 32항에 있어서, 상기 CNT 시드층은 도전층을 포함하는, 메모리 셀.
- 제 33항에 있어서, 상기 도전층은 질화티탄을 포함하는, 메모리 셀.
- 제 34항에 있어서, 상기 질화티탄은 요철 표면을 가진, 메모리 셀.
- 제 33항에 있어서, 상기 도전층은 니켈, 코발트, 또는 철을 포함하는, 메모리 셀.
- 복수의 비휘발성 메모리 셀에 있어서,
제 1 방향으로 확장하는 제 1의 복수의 실질적으로 평행하고 실질적으로 공면의 도체와,
복수의 다이오드와,
복수의 가역 저항 전환 소자와,
상기 제 1 방향과는 다른 방향으로 확장하는 제 2의 복수의 실질적으로 평행하고 실질적으로 공면의 도체를
포함하고,
각각의 메모리 셀에서, 상기 다이오드 중 하나는 상기 가역 저항 전환 소자 중 한 소자 위에 형성되고, 상기 제 1 도체 중 하나와 상기 제 2 도체 중 하나 사이에 배치되고, 각각의 가역 저항 전환 소자는 상기 제 1 도체 중 한 도체 위에 형성된 선택적으로 제조된 탄소 나노 튜브(CNT) 물질을 포함하는, 비휘발성 메모리 셀. - 제 37항에 있어서, 상기 CNT 물질은 상기 CNT 물질에서 측면 전도를 감소시키기 위해서 실질적으로 수직으로 정렬된 CNT를 포함하는, 비휘발성 메모리 셀.
- 제 37항에 있어서, 2 이상의 상기 메모리 셀 사이에서 확장하고 상기 2 이상의 메모리 셀의 상기 가역 저항 전환 소자를 형성하는 CNT 물질층을 더 포함하는, 비휘발성 메모리 셀.
- 제 37항에 있어서, 각각의 다이오드는 수직 다결정질 다이오드인, 비휘발성 메모리 셀.
- 제 40항에 있어서, 다결정질 물질이 저-저항률 상태에 있도록 각각의 수직 다결정질 다이오드의 다결정질 물질에 접촉하는 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드를 더 포함하는, 비휘발성 메모리 셀.
- 제 37항에 있어서, 2 이상의 상기 메모리 셀 사이에서 확장하고 CNT 물질이 선택적으로 형성된 CNT 시드층을 더 포함하는, 비휘발성 메모리 셀.
- 제 42항에 있어서, 상기 CNT 시드층은 도전층을 포함하는, 비휘발성 메모리 셀.
- 제 43항에 있어서, 상기 도전층은 질화티탄을 포함하는, 비휘발성 메모리 셀.
- 제 44항에 있어서, 상기 질화티탄은 요철 표면을 갖는, 비휘발성 메모리 셀.
- 모노리식 3차원 메모리 어레이에 있어서,
기판 위에 형성된 제 1 메모리 레벨로서, 상기 제 1 메모리 레벨은,
상기 제 1 메모리 레벨의 각각의 메모리 셀이, 제 1 도체와, 상기 제 1 도체 위에 선택적으로 제조된 탄소 나노 튜브(CNT) 물질을 포함하는 가역 저항 전환 소자와, 상기 가역 저항 전환 소자 위에 형성된 다이오드와, 상기 다이오드 위에 형성된 제 2 도체를 포함하는, 복수의 메모리 셀을 포함하는, 제 1 메모리 레벨과,
모노리식으로 상기 제 1 메모리 레벨 위에 형성된 적어도 제 2 메모리 레벨을
포함하는, 모노리식 3차원 메모리 어레이. - 제 46항에 있어서, 각각의 가역 저항 전환 소자의 상기 CNT 물질은 상기 CNT 물질에서 측면 전도를 감소시키기 위해서 실질적으로 수직으로 정렬된 CNT를 포함하는, 모노리식 3차원 메모리 어레이.
- 제 46항에 있어서, 2 이상의 상기 메모리 셀 사이에서 확장하고 상기 2 이상의 메모리 셀의 상기 가역 저항 전환 소자를 형성하는 CNT 물질층을 더 포함하는, 모노리식 3차원 메모리 어레이.
- 제 46항에 있어서, 각각의 다이오드는 수직 다결정질 다이오드를 포함하는, 모노리식 3차원 메모리 어레이.
- 제 49항에 있어서, 각각의 수직 다결정질 다이오드는 수직 폴리실리콘 다이오드를 포함하는, 모노리식 3차원 메모리 어레이.
- 제 46항에 있어서, 상기 제 1 메모리 레벨은 2 이상의 상기 메모리 셀 사이에서 확장하고 CNT 물질이 선택적으로 형성된 CNT 시드층을 더 포함하는, 모노리식 3차원 메모리 어레이.
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