KR101537518B1 - 탄소 나노-튜브 가역 저항-스위칭 소자를 포함한 메모리 셀과 이를 형성하는 방법 - Google Patents

탄소 나노-튜브 가역 저항-스위칭 소자를 포함한 메모리 셀과 이를 형성하는 방법 Download PDF

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Abstract

제 1 유전 물질(58a)을 증착하는 단계; 상기 제 1 유전 물질을 패터닝하는 단계; 상기 제 1 유전 물질 내에 피처(feature)를 형성하기 위해 상기 제 1 유전 물질을 에칭하는 단계; 상기 피처를 적어도 부분적으로 탄소 나노튜브("CNT") 저항률-스위칭 물질로 채우기 위해 상기 제 1 유전 물질 위에 상기 CNT 저항률-스위칭 물질을 증착하는 단계; 상기 CNT 저항률-스위칭 물질 위에 제 2 유전 물질을 증착하는 단계; 및 상기 피처 내에 상기 CNT 저항률-스위칭 물질의 적어도 일부를 노출시키기 위해서 상기 제 2 유전 물질 및 상기 CNT 저항률-스위칭 물질을 평탄화하는 단계를 포함하는, 메모리 셀에서 사용하기 위한 평탄한 CNT 저항률-스위칭 물질을 형성하는 방법이 제공된다. 그외 특징도 제공된다.

Description

탄소 나노-튜브 가역 저항-스위칭 소자를 포함한 메모리 셀과 이를 형성하는 방법{MEMORY CELL THAT INCLUDES A CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME}
관련 출원에 대한 상호 참조
이 출원은 모든 목적을 위해 본 명세서에 전체 내용이 참조로 포함된 2008년 4월 11일에 출원된 "Damascene Integration Methods For Carbon Nano-Tube Films In Non-Volatile Memories And Memories Formed Therefrom" 명칭의 미국 가특허 출원 61/044,328의 혜택을 청구한다.
본 발명은, 비휘발성 메모리에 관한 것이고, 보다 구체적으로는 탄소 나노-튜브 가역 저항-스위칭 소자를 포함한 메모리 셀과, 이를 형성하는 방법에 관한 것이다.
탄소 나노-튜브("CNT") 물질로부터 형성된 비휘발성 메모리가 공지되어 있다. 예를 들어, 모든 목적을 위해 본 명세서에 전체 내용이 포함된 "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element Formed Over A Bottom Conductor And Methods Of Forming The Same" 명칭으로 2007년 12월 31일에 출원된 미국 특허 출원번호 11,968,156("'156 출원")은 CNT 물질로부터 형성된 가역 저항률-스위칭 소자와 직렬로 결합된 다이오드를 포함하는 재기록 가능한 비휘발성 메모리 셀을 기술한다.
그러나, CNT 물질로부터 메모리 장치를 제조하는 것은 기술적으로 도전적이고, CNT 물질을 사용한 메모리 장치를 형성하는 개선된 방법이 바람직하다.
발명의 제 1 면에 따라서, (1) 제 1 유전 물질을 증착하는 단계; (2) 상기 제 1 유전 물질을 패터닝하는 단계; (3) 상기 제 1 유전 물질 내에 피처(feature)를 형성하기 위해 상기 제 1 유전 물질을 에칭하는 단계; (4) 상기 피처를 적어도 부분적으로 CNT 저항률-스위칭 물질로 채우기 위해 상기 제 1 유전 물질 위에 상기 CNT 저항률-스위칭 물질을 증착하는 단계; (5) 상기 CNT 저항률-스위칭 물질 위에 제 2 유전 물질을 증착하는 단계; 및 (6) 상기 피처 내에 상기 CNT 저항률-스위칭 물질의 적어도 일부를 노출시키기 위해서 상기 제 2 유전 물질 및 상기 CNT 저항률-스위칭 물질을 평탄화하는 단계를 포함하는, 메모리 셀에서 사용하기 위한 평탄한 CNT 저항률-스위칭 물질을 형성하는 방법이 제공된다.
발명의 제 2 면에 따라서, (1) 기판 위에 피처를 형성하는 단계; (2) (a) 상기 피처에 탄소 나노튜브("CNT") 저항률-스위칭 물질을 형성하는 단계로서, 상기 CNT 저항률-스위칭 물질의 표면은 보이드 또는 골을 포함하는 것인, 단계, (b) 상기 CNT 저항률-스위칭 물질 위에 유전 물질을 형성하는 단계로서, 상기 유전 물질은 실질적으로 상기 보이드 또는 골을 채우는 것인, 단계에 의해, CNT 저항률-스위칭 물질을 포함하는 메모리 소자를 형성하는 단계; 및 (3) 상기 CNT 저항률-스위칭 물질에 결합되는 스티어링 소자를 상기 기판 위에 형성하는 단계를 포함하는, 메모리 셀 형성 방법이 제공된다.
발명의 제 3 면에 따라서, (1) 기판 위에 피처; (2) 상기 피처 내에 CNT 저항률-스위칭 물질로서, 상기 CNT 저항률-스위칭 물질의 표면은 보이드 또는 골을 포함하는 것인, 상기 CNT 저항률-스위칭 물질; (3) 상기 CNT 저항률-스위칭 물질 위에 유전 물질로서, 상기 유전 물질은 실질적으로 상기 보이드 또는 골을 채우는 것인, 상기 유전 물질; 및 (4) 상기 기판 위에 스티어링 소자로서, 상기 스티어링 소자는 상기 CNT 저항률-스위칭 물질에 결합된 것인, 상기 스티어링 소자를 포함하는, 메모리 셀이 제공된다.
본 발명의 다른 특징 및 면들은 다음의 상세한 설명, 첨부한 청구항 및 도면으로부터 더 완전하게 명백하게 될 것이다.
본 발명은, CNT 물질로부터 메모리 장치를 제조하고, CNT 물질을 사용한 메모리 장치를 형성하는 개선된 방법을 제공하는 효과를 갖는다.
본 발명의 특징은 동일 구성요소에 동일 참조부호를 사용한 다음 도면에 관련하여 고찰된 다음 상세한 설명으로부터 더 명확하게 이해될 수 있다.
도 1은, 본 발명에 따른 메모리 셀 도면.
도 2a는, 본 발명에 따른 메모리 셀의 간이화한 사시도.
도 2b는, 도 2a의 복수의 메모리 셀로부터 형성된 제 1 메모리 레벨의 부분의 간이화한 사시도.
도 2c는, 본 발명에 따른 제 1의 3차원 메모리 어레이의 부분의 간이화한 사시도.
도 2d는, 본 발명에 따른 제 2의 3차원 메모리 어레이의 부분의 간이화한 사시도.
도 3은, 본 발명에 따른 메모리 셀의 실시예의 단면도.
도 4a 내지 도 4j는, 본 발명에 따른 단일 메모리 레벨의 제조 동안 기판의 부분의 단면도.
일부 CNT 물질은 비휘발성 메모리에서 사용하는데 적합할 수 있는 가역 저항률-스위칭 특성을 나타냄을 보였다. 그러나, 메모리 셀을 형성함에 있어 CNT 물질이 사용될 때, 증착된 또는 성장된 CNT 물질은 수많은 산 및 골과 같은 현저한 두께 변화들이 있는 거친 표면 토포그래피를 흔히 갖는다. CNT 물질의 거친 표면 토포그래피는 메모리 셀을 형성하는데 있어 어려움들을 야기할 수 있다. 예를 들어, CNT 물질의 거친 표면 토포그래피는 하지의 기판의 과도한 에칭 없이는 CNT 물질을 에칭하기 어렵게 하여, 제조 비용과 집적회로들에 이들의 사용에 연관된 복잡성을 증가시킨다. 또한, CNT 물질의 표면 내 보이드는 CNT 물질 위에 증착된 도전성 물질에 의해 침투될 수 있어 수직 단락 회로가 일어나게 할 수 있다. CNT 물질의 표면 상의 산들(peak)이 평탄화에 의해 제거될 수 있지만, 평탄화 후에 남아있는 임의의 골, 또는 보이드는 메모리 셀의 제조를 저지할 수 있다.
이 발명에 따른 예시적인 방법은 CNT 물질로부터 형성된 메모리 소자를 포함하는 메모리 셀을 형성한다. 특히, 본 발명에 따른 방법은 제 1 유전 물질층을 형성하고, 비아 또는 트렌치와 같은 피처를 제 1 유전층 내에 형성하기 위해 제 1 유전층을 패터닝 및 에칭하고, 피처 내에 CNT 물질을 형성하고, CNT 물질 표면에 보이드를 채우기 위해 CNT 물질 위에 제 2 유전 물질층을 형성하고, 피처 내에 CNT 물질의 적어도 일부를 노출시키기 위해서 제 2 유전층 및 CNT 물질을 평탄화함으로써 메모리 셀을 형성한다. 이에 따라, CNT 물질은 에칭될 필요가 없다. CNT 물질은 예를 들어 CNT 가역 저항률-스위칭 물질을 포함할 수 있고, 가역 저항 스위칭 소자를 형성하기 위해 사용될 수 있다. 다이오드와 같은 스티어링 소자가 형성되어 CNT 물질에 결합될 수 있다.
적어도 일부 실시예에서, 제 1 유전층 위에 그리고 피처 내에 CNT 현탁액을 스프레이 또는 스핀 코팅함으로써 CNT 물질이 형성되어 랜덤 CNT 물질을 생성한다. 스프레이 코팅 기술을 사용하여 CNT 물질을 형성하는 것과, 스핀 코팅 기술을 사용하여 CNT 물질을 형성하는 것은 공지되어 있다. 대안적 실시예에서, CNT 물질은 화학 증기 증착("CVD"), 플라즈마-인핸스드 CVD("PECVD"), 레이트 증발, 전기 아크 방전 등에 의해 피처 내에 형성된 CNT 시드층 상에 선택적으로 성장된다.
본 발명의 예시적인 메모리 셀
도 1은 본 발명에 따라 제공된 메모리 셀(10)의 개략도이다. 메모리 셀(10)은 스티어링 소자(14)에 결합된 가역 저항-스위칭 소자(12)를 포함한다.
가역 저항-스위칭 소자(12)는 2 이상의 상태들 간에 가역적으로 전환될 수 있는 저항률을 갖는 가역 저항률-스위칭 물질(별도로 도시되지 않았음)을 포함한다. 예를 들어, 소자(12)의 가역 저항률-스위칭 물질은 제조시 초기 저-저항률 상태에 있을 수 있다. 제 1 전압 및/또는 전류의 인가시, 물질은 고-저항률 상태로 전환될 수 있다. 제 2 전압 및/또는 전류의 인가는 가역 저항률-스위칭 물질을 저-저항률 상태로 복귀시킬 수 있다. 대안적으로, 가역 저항-스위칭 소자(12)는 적합한 전압(들) 및/또는 전류(들)의 인가시 저-저항 상태로 가역적으로 전환할 수 있는, 제조시 초기의 고-저항 상태에 있을 수 있다. 메모리 셀에서 사용될 때, 2 이상의 데이터/저항상태들이 사용될 수 있지만, 한 저항상태는 2진수 "0"을 나타낼 수 있고 또 다른 저항상태는 2진수 "1"을 나타낼 수 있다. 수많은 가역 저항률-스위칭 물질 및 가역 저항-스위칭 소자들을 사용한 메모리 셀의 동작은 예를 들어, 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된 "Rewriteable Memory Cell Comprising A Diode And A Resistance-Switching Material" 명칭의 2005년 5월 9일에 출원된 미구특허 출원번호 11/125,939("939" 출원")에 기술되어 있다.
이 발명의 적어도 일 실시예에서, 가역 저항-스위칭 소자(12)는 다마센 집적 기술을 사용하여 증착 또는 성장된 CNT 물질을 사용하여 형성된다. 이하 더 기술되는 바와 같이, CNT 물질을 형성하기 위해 다마센 집적 기술의 사용은 CNT 물질을 에칭할 필요성을 제거한다. 그럼으로써 가역 저항-스위칭 소자(120)의 제조가 단순화된다.
스티어링 소자(14)는 박막 트랜지스터, 다이오드, 또는, 가역 저항-스위칭 소자(12)에 걸리는 전압 및/또는 이를 통하는 전류 흐름을 선택적으로 제한시킴으로써 비-오믹 도전을 나타내는 또 다른 유사한 스티어링 소자를 포함할 수 있다. 따라서, 메모리 셀(10)은 2차원 또는 3차원 메모리 어레이의 일부로서 사용될 수 있고 데이터는 어레이 내 다른 메모리 셀의 상태에 영향을 미침이 없이 메모리 셀(10)에 기록될 수 있고/있거나 이로부터 판독될 수 있다.
메모리 셀(10), 가역 저항-스위칭 소자(12) 및 스티어링 다이오드(14)의 실시예들을 도 2a 내지 도 3을 참조하여 이하 기술한다.
메모리 셀의 예시적인 실시예
도 2a는 본 발명에 따른 메모리 셀(10)의 간략화한 사시도이다. 메모리 셀(10)은 제 1 도체(20)와 제 2 도체(22) 사이에 다이오드(14)와 직렬로 결합된 가역 저항-스위칭 소자(12)를 포함한다. 또한, 메모리 셀(10)은 제조 동안 금속 하드 마스크로서 사용할 수 있는 영역(18)을 포함한다. 일부 실시예에서, 장벽층(24)은 가역 저항-스위칭 소자(12)와 다이오드(14) 사이에 형성될 수 있다. 또한, 일부 실시예에서, 장벽층(28)은 다이오드(14)와 하드 마스크 영역(18) 사이에 형성될 수 있고, 장벽층(33)이 하드 마스크 영역(18)과 제 2 도체(22) 사이에 형성될 수 있다. 장벽층들(24, 28, 33)은 질화티탄, 질화탄탈, 질화텅스텐 등을 포함할 수 있고, 또는 다른 적합한 장벽층을 포함할 수 있다.
가역 저항-스위칭 소자(12)는 2 이상의 상태들 간에 가역적으로 전환될 수 있는 저항률을 갖는 탄소계 물질(별도로 도시되지 않았음)을 포함할 수 있다. 도 2a의 실시예에서, 가역 저항 스위칭 소자(12)는 CNT 재기록 가능 저항률-스위칭 물질을 포함한다. 일부 실시예에서, 가역 저항 스위칭 소자(12)를 형성하는 CNT 물질의, 하나 이상의 필라멘트들과 같은, 부분만이 전환 및/또는 전환될 수 있다.
다이오드(14)는 다이오드의 p-영역 위에 n-영역을 갖고 위쪽을 향하든 다이오드의 n-영역 위에 p-영역을 갖고 아래쪽으로 향하든, 수직 다결정질의 p-n 또는 p-i-n 다이오드와 같은 임의의 적합한 다이오드를 포함할 수 있다. 예를 들어, 다이오드(14)는 고농도로 도핑된 n+ 폴리실리콘 영역(14a), n+ 폴리실리콘 영역(14a) 위에 저농도로 도핑된 또는 진성(도핑이 의도적이 아닌) 폴리실리콘 영역(14b) 및 진성영역(14b) 위에 고농도 도핑된 p+ 폴리실리콘 영역(14c)을 포함할 수 있다. n+ 및 p+ 영역들의 위치들은 역전될 수도 있음이 이해될 것이다. 다이오드(14)의 실시예들을 도 3을 참조하여 이하 기술한다.
일부 실시예에서, 하드 마스크 영역(18)은 질화티탄, 질화탄탈, 질화텅스텐 등을 포함할 수 있는 제 1 금속층(18a), 및 예를 들어 텅스텐을 포함할 수 있는 제 2 금속층(18b)을 포함할 수 있다. 이하 더 기술되는 바와 같이, 하드 마스크층들(18a, 18b)은 다이오드(14)의 형성 동안 하드 마스크로서 작용할 수 있다. 금속 하드 마스크의 사용은 예를 들어 모든 목적을 위해 본 명세서에 참조로 포함된 "Conductive Hard Mask To Protect Patterned Features During Trench Etch" 명칭으로 2006년 5월 13일에 출원된 미국 특허 출원번호 11/444,936에 기술되어 있다.
제 1 및/또는 제 2 도체(20, 22)는 텅스텐, 임의의 적합한 금속, 고농도 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적합한 물질을 포함할 수 있다. 도 2a의 실시예에서, 제 1 및 제 2 도체들(20, 22)은 레일(rail) 형상이고 서로 다른 방향들(예를 들면, 서로 실질적으로 수직으로)로 확장한다. 이외 도체 형상 및/또는 구성들이 사용될 수 있다. 일부 실시예에서, 장치 성능을 개선하고 및/또는 장치 제조에 도움이 되게 장벽층, 부착층, 반사방지 코팅 및/또는 등(도시되지 않음)이 제 1 및/또는 제 2 도체들(20, 22)과 함께 사용될 수도 있다.
도 2b는 도 2a의 매모리 셀(10)과 같은 복수의 메모리 셀들(10)로부터 형성된 제 1 메모리 어레이 레벨(30)의 부분의 간이화한 사시도이다. 간략성을 위해서, 가역 저항 스위칭 소자(12), 다이오드(14), 및 장벽층들(24, 28, 33)은 별도로 도시되지 않았다. 메모리 어레이(30)는 복수의 비트 라인{제 2 도체들(22)}, 및 복수의 메모리 셀들이 결합되는(도시된 바와 같이) 워드 라인{제 1 도체들(20)}을 포함하는 "교차-점" 어레이이다. 복수 레벨들의 메모리와 같이, 그외 메모리 어레이 구성들이 사용될 수도 있다.
예를 들어, 도 2c는 제 2 메모리 레벨(44) 아래 위치한 제 1 메모리 레벨(42)을 포함하는 모노리식 3차원 어레이(40a)의 부분의 간이화한 사시도이다. 메모리 레벨들(42, 44) 각각은 교차-점 어레이로 복수의 메모리 셀들(10)을 포함한다. 당업자들은 추가의 층들(예를 들면, 레벨간 유전체)이 제 1 메모리 레벨(42)과 제 2 메모리 레벨(44) 사이에 있을 수 있는데, 그러나 간략성을 위해 도 2c엔 도시되지 않은 것을 이해할 것이다. 레벨들이 추가된 메모리와 같이, 다른 메모리 어레이 구성들이 사용될 수도 있다. 도 2c의 실시예에서, 다이오드들의 하부 또는 상부 상에 p-도핑된 영역을 갖는 p-i-n 다이오드들이 사용되는지 여부에 따라 모든 다이오드는 위쪽 또는 아래쪽과 같이 동일 방향으로 "향할(point)" 수 있어, 다이오드 제조를 단순화한다.
예를 들어, 일부 실시예에서, 메모리 레벨들은 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된 "High-density three-dimensional memory cell" 명칭의 미국 특허 6,952,030에 기술된 바와 같이 형성될 수 있다. 예를 들어, 제 1 메모리 레벨의 상측 도체들은 도 2d에 도시된 대안적 3차원 어레이(40b)에 도시된 바와 같이 제 1 메모리 레벨 위에 위치한 제 2 메모리 레벨의 하측 도체들로서 사용될 수 있다. 이러한 실시예에서, 이웃한 메모리 레벨들 상에 다이오드는 바람직하게는 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된 2007년 3월 27일에 출원된 "LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT" 명칭의 미국 특허 출원번호 11/692,151("'151 출원")에 기술된 바와 같이 서로 대향하는 방향들로 향한다. 예를 들어, 도 2d에 도시된 바와 같이, 제 1 메모리 레벨(42)의 다이오드는 화살표(A1)로 나타낸 바와 같이 위로 향하는 다이오드들일 수 있고(예를 들면, 다이오드들의 하부에 p 영역들을 가진), 제 2 메모리 레벨(44)의 다이오드는 화살표(A2)로 나타낸 바와 같이 아래로 향하는 다이오드들일 수 있고(예를 들면, 다이오드들의 하부에 n 영역들을 가진), 그 반대일 수도 있다.
모노리식 3차원 메모리 어레이는 개재되는 어떠한 기판들도 없이 복수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 어레이이다. 한 메모리 레벨을 형성하는 층들은 현존 레벨 또는 레벨들의 층 상에 직접 증착 또는 성장된다. 반대로, 적층된 메모리들은 "Thress dimensional structure memory" 명칭의 Leedy의 미국 특허 5,915,167에서와 같이, 별도의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 서로 수직으로 부착함으로써 구축되었다. 기판들은 본딩 전에 얇게 하거나 메모리 레벨들로부터 제거될 수도 있는데, 그러나 메모리 레벨들이 초기에 별도의 기판들 상에 형성되기 때문에, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이들이 아니다.
도 3은 도 2a의 메모리 셀(10)의 실시예의 단면도이다. 메모리 셀(10)은 가역 저항-스위칭 소자(12), 다이오드(14) 및 제 1 및 제 2 도체들(20, 22)을 포함한다. 가역 저항-스위칭 소자(12)는 이하 상세히 기술는, 다마센 집적 기술을 사용하여 형성된 CNT를 포함한다.
다이오드(14)는 가역 저항 스위칭 소자(12) 위에 형성된다. 언급된 바와 같이, 다이오드(14)는 위쪽을 향할 수도 있고 아니면 아래쪽을 향할 수 있는 수직 p-n 또는 p-i-n 다이오드일 수 있다. 이웃한 메모리 레벨들이 도체들을 공유하는 도 2d의 실시예에서, 이웃한 메모리 레벨들은 제 1 메모리 레벨에 대해선 아래로 향하는 p-i-n 다이오드 및 이웃한 제 2 메모리 레벨에 대해선 위로 향하는 p-i-n 다이오드들(또는 그 반대)과 같이 서로 반대되는 방향들로 향하는 다이오드를 갖는 것이 바람직하다.
다이오드(14)가 증착된 실리콘(예를 들어, 비정질 또는 다결정질)으로부터 형성된다면, 증착된 실리콘을 제조될 때 저 저항률 상태에 두기 위해서 다이오드(14) 상에 실리사이드층(50)이 형성될 수 있다. 이러한 저 저항률 상태는 증착된 실리콘을 저 저항률 상태로 전환하기 위해 큰 전압이 요구되지 않기 때문에 메모리 셀(10)이 더 용이하게 프로그래밍될 수 있게 한다. 예를 들어, 티탄 또는 코발트와 같은 실리사이드-형성 금속층(52)이 p+ 폴리실리콘 영역(14c) 상에 증착될 수도 있다. 다이오드(14)를 형성하는 증착된 실리콘을 결정화하기 위해 사용되는 후속되는 어닐링 단계(이하 기술됨) 동안에, 실리사이드-형성 금속층(52) 및 다이오드(14)의 증착된 실리콘이 상호작용하여 실리사이드 형성 금속층(52)의 전부 또는 일부를 소비하여 실리사이드층(50)을 형성한다.
적어도 일부 실시예에서, 금속 하드 마스크 영역(18)이 실리사이드-형성 금속층(52) 상에 형성될 수 있다. 예를 들어, 장벽층(18a) 및/또는 도전층(18b)이 실리사이드-형성 금속층(52) 상에 형성될 수 있다. 장벽층(18a)은 질화티탄, 질화탄탈 등을 포함할 수 있고, 도전층(18b)은 텅스텐 또는 또 다른 적합한 금속층을 포함할 수 있다.
이하 더 기술되는 바와 같이, 장벽층(18a) 및/또는 도전층(18b)은 다이오드(14)의 형성 동안 하드 마스크로서 작용할 수 있고 상부 도체(22)의 형성 동안 일어날 수 있는 임의의 과도 에칭을 완화시킬 수 있다(앞에서 포함시킨 '936 출원에 기술된 바와 같이). 예를 들어, 장벽층(18a) 및 도전층(18b)은 패터닝 및 에칭될 수 있고, 이어서 다이오드(14)의 에칭 동안 마스크로서 작용할 수 있다.
장벽층(33)이 하드 마스크 영역(18) 상에 형성된다. 장벽층(33)은 질화티탄, 질화탄탈, 질화텅스텐 등, 또는 다른 적합한 물질을 포함할 수 있다.
제 2 도체(22)가 장벽층(33) 위에 형성된다. 일부 실시예에서, 제 2 도체(22)는 하나 이상의 장벽층 및/또는 부착층들(26) 및 도전층(140)을 포함할 수 있다.
메모리 셀을 위한 예시적인 제조 공정
도 4a 내지 도 4k는 본 발명에 따라 제 1 메모리 레벨의 제조시 기판(100)의 부분의 단면도이다. 이하 기술되는 바와 같이, 제 1 메모리 레벨은 각각이 기판 위에 CNT 물질을 선택적으로 제조함으로써 형성된 가역 저항-스위칭 소자를 포함하는 복수의 메모리 셀들을 포함한다. 추가의 메모리 레벨들이 제 1 메모리 레벨 위에 제조될 수도 있다(도 2c 내지 도 2d를 참조하여 앞에서 기술된 바와 같이).
도 4a를 참조하면, 기판(100)은 이미 몇가지 처리 단계들을 거친 것으로 도시되었다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 도핑되지 않은, 도핑된, 벌크, 실리콘-온-인슐레이터("SOI") 또는 이외 추가의 회로를 가진 또는 없는 기판과 같은 임의의 적합한 기판일 수 있다. 예를 들어, 기판(100)은 하나 이상의 n-웰 또는 p-웰 영역들(도시되지 않음)을 포함할 수 있다.
격리층(102)이 기판(100) 위에 형성된다. 일부 실시예에서, 격리층(102)은 이산화규소, 질화규소, 실리콘 옥시질화물, 또는 이외 어떤 다른 적합한 절연층일 수 있다.
격리층(102)의 형성에 이어, 부착층(104)이 격리층(102) 상에 형성된다(예를 들어, 물리기상증착("PVD") 또는 또 다른 방법에 의해서). 예를 들어, 부착층(104)은 약 20 내지 약 500 옹스트롬, 바람직하게 약 100 옹스트롬의 질화티탄, 또는 질화탄탈과 같은 또 다른 적합한 부착층, 질화텅스텐, 하나 이상의 부착층들의 조합 등일 수 있다. 다른 부착층 물질 및/또는 두께가 사용될 수 있다. 일부 실시예에서, 부착층(104)은 선택적일 수 있다.
부착층(104)의 형성 후에, 도전층(106)이 부착층(104) 상에 증착된다. 도전층(106)은 임의의 적합한 방법에 의해 증착되는(예를 들어, CVD, PVD 등) 텅스텐 또는 또 다른 적합한 금속, 고농도 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적합한 도전성 물질을 포함할 수 있다. 적어도 일 실시예에서, 도전층(106)은 약 200 내지 약 2500 옹스트롬의 텅스텐을 포함할 수 있다. 이외 다른 도전층 물질 및/또는 두께가 사용될 수도 있다.
도전층(106)의 형성 후에, 접착층(104) 및 도전층(106)이 패터닝되고 에칭된다. 예를 들어, 부착층(104) 및 도전층(106)은 소프트 또는 하드 마스크를 사용한 통상의 리소그래피 기술, 및 습식 또는 건식 에칭 가공을 사용하여 패터닝되고 에칭될 수 있다. 적어도 일 실시예에서, 실질적으로 평행하고, 실질적으로 공면(co-planar)의 도체들(20)을 형성하기 위해 부착층(104) 및 도전층(106)이 패터닝되고 에칭된다(도 4a에 도시된 바와 같이). 도체들(20)의 폭 및/또는 도체들(20) 사이의 간격들은 다른 도체 폭 및/또는 간격들이 사용될 수도 있지만, 약 200 내지 약 2500 옹스트롬의 범위이다.
도체들(20)이 형성된 후에, 도 4a에 도시된 바와 같이, 도체들(20) 사이에 보이드를 채우기 위해서 유전층(58a)이 기판(100) 상에 형성된다. 예를 들어, 약 3000 내지 7000 옹스트롬의 이산화규소가 기판(100) 상에 증착되고 평탄한 표면(110)을 형성하기 위해 화학기계식 연마 또는 에치백 공정을 사용하여 평탄화될 수 있다. 평탄한 표면(110)은 유전 물질(58a)에 의해 분리된(도시된 바와 같이) 도체들(20)의 노출된 상면들을 포함한다. 질화규소, 실리콘 옥시질화물, 저 K 유전체 등과 같은 그외 유전 물질, 및/또는 그외 유전층 두께가 사용될 수 있다. 바람직한 저 K 유전체들은 탄소가 도핑된 산화물, 실리콘 카본층 등을 포함한다.
발명의 다른 실시예에서, 유전층(58a)이 형성되고, 패터닝되고 에칭되어 도체들(20)을 위한 개구들 또는 보이드를 생성하는 다마센 공정을 사용하여 제 1 도체들(20)이 형성될 수 있다. 이어서 개구들 또는 보이드는 부착층(104) 및 도전층(106)(및/또는 필요하다면 도전성 시드, 도전성 충전 및/또는 장벽층)으로 채워질 수 있다. 부착층(104) 및 도전층(106)은 이어서 평탄한 표면(110)을 형성하기 위해 평탄화될 수 있다. 이러한 실시예에서, 부착층(104)은 각 개구 또는 보이드의 바닥 및 측벽들을 정렬시킨다.
평탄화에 이어, 가역 저항 스위칭 소자(12)가 다마센 집적 기술을 사용하여 형성된다. 특히, 유전층(58b)이 도 4b에 도시된 바와 같이 평탄한 표면(110) 위에 형성된다. 예를 들어, 약 200 옹스트롬 내지 1 마이크론의 이산화규소가 기판(100) 위에 증착되어 유전층(58b)을 형성할 수 있다. 질화규소, 실리콘 옥시질화물, 저 K 유전체 등과 같은 그외 유전 물질들이 사용될 수 있다. 바람직한 저 K 유전체들은 탄소가 도핑된 산화물, 실리콘 카본층 등을 포함한다.
도 4c를 참조하면, 피처들(feature)(136)을 생성하기 위해 유전층(58b)이 패터닝 및 에칭된다. 피처들(136)을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다. 적어도 일 실시예에서, 한 층의 포토레지스트(도시되지 않음)이 유전층(58b) 상에 증착되고, 유전층(58b) 위에 포토레지스트를 패터닝하기 위해 마스크가 사용된다. 패터닝된 포토레지스트를 현상하여 포토레지스트 내에 개구(예를 들면, 트렌치)를 생성하고, 이 개구를 통해 하지의 도체(20)가 노출될 때까지 유전층(58b)이 에칭된다. 이어서, 포토레지스트가 제거되어 유전 물질(58b) 및 피처들(136)을 남긴다.
도 4d를 참조하면, 유전층(58b) 위에 그리고 피처들(136) 내에 CNT를 형성함으로써 가역 저항-스위칭 소자(12)가 생성된다. 나머지 논의에서, 가역 저항-스위칭 소자(12)를 CNT 층(12)이라고도 할 것이다.
CNT 층(12)은 임의의 적합한 방법에 의해 형성될 수 있다. 일부 실시예에서, CNT 층(12)은 피처들(136)의 바닥 상에 CNT 시드층(도시되지 않음)을 증착하고, CNT 시드 층 상에 CNT 물질을 선택적으로 제조함으로써 형성될 수 있다. CNT 시드층은 요철표면의 질화티탄 또는 질화탄탈과 같이 요철표면의 단일 질화금속층, 금속 촉매가 코팅된 매끄러운 또는 요철표면의 질화금속으로부터 형성된 복수-층 구조, 니켈, 코발트, 철 등과 같은 단일의 금속촉매층, 또는 비금속 실리콘-게르마늄 시드층과 같은, CNT 형성을 용이하게 하는 층일 수 있다. 여기에서 사용되는 바와 같이, 실리콘-게르마늄, 또는 "Si/Ge"은 실리콘("Si") 대 게르마늄("Ge")의 임의의 비를 포함하는 증착된 또는 아니면 형성된 물질 또는 층상구조로 적층된 박막들 또는 임의의 순서로 Si-농후 및 Ge-농후 층을 포함하는 나노입자 섬들을 일컫는다. CNT 시드층 상에 CNT 물질을 선택적으로 제조하기 위한 기술들은, "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element, And Methods Of Forming The Same" 명칭으로 2009년 3월 25일에 출원된 미국 특허 출원번호 12/410,771; "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element Formed Over A Bottom Conductor And Methods Of Forming The Same" 명칭으로 2009년 3월 25일에 출원된 미국 특허 출원번호 12/410,789; "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element Formed On A Bottom Conductor And Methods Of Forming The Same" 명칭으로 2007년 12월 31일에 출원된 미국 특허 출원번호 11/968,156; "Memory Cell With Planarized Carbon Nanotube Layer And Methods Of Forming The Same" 명칭으로 2007년 12월 31일에 출원된 미국 특허 출원번호 11/968,159; "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element And Methods Of Forming The Same" 명칭으로 2007년 12월 31일에 출원된 미국 특허 출원번호 11/968,154에 기술되어 있고, 이들 각각은 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된다.
일 실시예에서, CNT는 약 30분 동안 약 100 sccm의 유속의 자일렌, 아르곤, 수소 및/또는 페로센에서 675 내지 700℃의 온도에서 CVD에 의해 TiN 시드층 상에 형성될 수 있다. 이외의 온도, 기체, 유속 및/또는 성장 시간이 사용될 수 있다.
또 다른 실시예에서, CNT는 약 20분 동안 약 5.5 토르의 압력의 약 20% C2H4 및 80% 아르곤에서 약 650℃의 온도로 CVD에 의해 니켈 촉매층 상에 형성될 수 있다. 이외의 온도, 기체, 비, 압력 및/또는 성장 시간이 사용될 수 있다.
또 다른 실시예에서, CNT는 8 내지 30분 동안 약 100 내지 200 와트의 RF 파워를 사용해서 약 20% 메탄, 에틸렌, 아세틸렌 또는 약 80% 아르곤, 수소 및/또는 암모니아로 희석된 또 다른 탄화수소에서 약 600 내지 900℃의 온도에서 플라즈마 인핸스드 CVD를 사용하여, 니켈, 코발트, 철 등과 같은 금속 촉매층 상에 형성될 수 있다. 이외의 온도, 기체, 비, 파워 및/또는 성장 시간이 사용될 수 있다.
또 다른 실시예에서, CNT는 CVD 또는 PECVD를 사용하여 Si/Ge 시드층 상에 형성될 수 있다. 탄소가 주입된 Si/Ge 시드를 사용하여 CNT를 성장시키기 위해서, CVD 기술은 H2 기체로 희석된 메탄을 사용하여 약 10분 동안 약 850℃에서 사용될 수 있다. 이외 탄소 프리커서들도 CNT를 형성하기 위해 사용될 수도 있을 것이다. 이외 어떤 다른 적합한 CNT 형성 기술 및/또는 가공조건들이 사용될 수 있다.
대안적 실시예에서, CNT 층(12)이 유전층(58b) 상에 CNT 현탁액을 스프레이-코팅 또는 스핀-코팅하여 형성될 수 있다. 예를 들어, 스프레이-코팅 또는 스핀-코팅 기술들을 사용하여 CNT 물질을 형성하기 위한 기술들이, 모든 목적을 위해 본 명세서에 전체 내용이 참조로 포함된 "Nanotube Films And Articles" 명칭의 Rueckes 등의 미국 특허 6,706,402에 기술되어 있다.
일부 실시예에서, CNT층(12)은 약 1 나노미터 내지 약 1 마이크론(및 심지어는 수십 마이크론)의 두께, 더 바람직하게는 약 10 내지 약 20 나노미터의 두께를 가질 수 있는데, 그러나 이외 CNT 물질 두께가 사용될 수도 있다. CNT 물질(324)에 개개의 튜브들의 밀도는, 예를 들어 약 6.6 × 103 내지 약 1 × 106 CNTs/micron2, 더 바람직하게는 적어도 약 6.6 × 104 CNTs/micron2일 수 있는데, 그러나 이외의 밀도들이 사용될 수도 있다. 예를 들어, CNT 층(12)에 적어도 약 10개의 CNT, 더 바람직하게는 적어도 약 100개의 CNT를 갖는 것이 바람직하다(그러나, 1, 2, 3, 4, 5 등과 같은 몇개의 CNT, 또는 100 이상과 같이 더 많은 CNT들이 사용될 수도 있다).
CNT 층(12)의 가역 저항률-스위칭 특징들을 개선하기 위해서, 일부 실시예에서, CNT 층(12)의 탄소 나노-튜브들의 적어도 약 50%, 더 바람직하게는 적어도 약 2/3가 반도체인 것이 바람직할 수 있다. 단일 벽의 CNT들이 금속 또는 반도체일 수 있지만 복수 벽의 CNT는 일반적으로 금속이다. 하나 이상의 실시예에서, CNT 층(12)이 주로 반도체 단일 벽 CNT를 포함하는 것이 바람직할 수 있다. 다른 실시예에서, CNT 층(12)의 CNT들의 50%보다 적게 반도체일 수도 있다.
수직으로 정렬된 CNT는 측면 도전이 거의 또는 전혀 없이 수직으로 전류가 흐르게 한다. 이웃한 메모리 셀 사이에 측면 또는 가교 도전 경로들의 형성을 방지하기 위해서, 일부 실시예에서, CNT 층(12)의 개개의 튜브들은 실질적으로 수직으로 정렬되게 제조될 수 있다(예를 들어, 그럼으로써 메모리 셀의 상태가 이웃 메모리 셀의 상태 및/또는 프로그래밍에 의해 영향받는 것 또는 "교란되는" 것을 감소 및/또는 방지한다). 이러한 수직 정렬은 CNT 층(12)의 전체 두께 이상으로 확장할 수도 있고 그렇지 않을 수도 있는 것에 유의한다. 예를 들어, 초기 성장 국면에서, 개개의 튜브들의 일부 또는 대부분은 수직으로 정렬될 수 있다(예를 들어, 닿지 않는다). 그러나, 개개의 튜브들이 수직으로 길이가 증가함에 따라, 튜브들의 부분들이 서로 접촉하게 될 수 있고, 심지어는 얽히거나 뒤엉키게 될 수 있다.
일부 실시예에서, CNT 물질(12)의 가역 저항률-스위칭 특징들을 개선하거나 아니면 조율하기 위해서 CNT 물질에 결함들을 의도적으로 생성할 수도 있다. 예를 들어, CNT 물질층(12)이 형성된 후에, CNT 물질에 결함들을 야기시키기 위해서 CNT 물질 내로 아르곤, O2 또는 또 다른 종들이 주입될 수도 있다. 두 번째 예에서, CNT 물질에 결함들을 의도적으로 야기시키기 위해서, CNT 물질은 아르곤, 염소, 질소 또는 O2 플라즈마(바이어스된 또는 화학적인)에 놓이거나 노출될 수 있다.
이 발명에 따른 일부 실시예에서, CNT 층(12)의 형성에 이어, 유전 물질을 증착하기에 앞서 어닐링 단계가 수행될 수 있다. 특히, 어닐링은 약 30분 내지 180분 동안 약 350℃ 내지 약 900℃의 범위 내 온도에서, 진공에서 또는 하나 이상의 형성 기체들의 존재 하에서 수행될 수 있다. 바람직하게, 어닐링은 약 1시간 동안 약 625℃에서, 약 80%(N2):20%(H2) 혼합 형성 기체들에서 수행된다.
적합한 형성 기체들은 N2, Ar, H2 중 하나 이상을 포함할 수 있고, 바람직한 형성 기체들은 약 75% 이상의 N2 또는 Ar 및 약 25% 미만의 H2를 포함할 수 있다. 대안적으로, 진공이 사용될 수 있다. 적합한 온도는 약 350℃ 내지 약 900℃의 범위일 수 있고, 바람직한 온도는 585℃ 내지 약 675℃의 범위일 수 있다. 적합한 기간들은 약 0,5시간 내지 약 3시간의 범위일 수 있고, 바람직한 기간들은 약 1시간 내지 1.5시간의 범위일 수 있다. 적합한 압력들은 약 1 mT 내지 약 760 T의 범위일 수 있고, 바람직한 압력들은 약 300 mT 내지 약 600 mT의 범위일 수 있다.
어닐링과 유전체 증착 사이에 바람직하게는 약 2시간의 대기 시간은 바람직하게는 어닐링의 사용을 동반한다. 램프 업(ramp up) 기간은 약 0.2시간 내지 약 1.2시간의 범위일 수 있고 바람직하게는 약 0.5시간 내지 0.8시간 사이이다. 유사하게, 램프 다운 기간은 약 0.2시간 내지 약 1.2시간의 범위일 수 있고 바람직하게는 약 0.5시간 내지 약 0.8시간 사이이다.
임의의 특정 이론에 한정되기를 원하지 않지만, CNT 물질은 시간이 지남에 따라 공기로부터 물을 흡수할 수 있을 것으로 생각된다. 마찬가지로, 습기는 CNT 물질의 박리 가능성을 증가시킬 수 있을 것으로 생각된다. 어떤 경우들에 있어서 CNT 성장 시간부터 유전체 증착까지, 어닐닝은 완전히 생략하고, 2시간의 대기 시간을 갖는 것이 수락될 수도 있을 것이다.
이러한 CNT 형성 후 어닐링의 채택은 바람직하게는 CNT 물질을 포함하는 장치 상에 있는 다른 층들도 어닐링을 받을 것이기 때문에, 이들 층을 고려한다. 예를 들어, 어닐링은 생략될 수도 있고 또는 전술한 바람직한 어닐링 파라미터들이 다른 층들에 손상을 가하게 될 경우엔 어널링의 파라미터들이 조절될 수도 있다. 어닐링 파라미터들은 어닐링된 장치의 층들에 손상을 가함이 없이 습기가 제거되는 결과를 가져오는 범위들 내에서 조절될 수 있다. 예를 들어, 온도는 형성되는 장치의 전체 열 버짓(thermal budget) 내에 머물러 있게 조절될 수 있다. 마찬가지로, 특정 장치에 적합한 임의의 적합한 형성 기체, 온도 및/또는 기간이 사용될 수 있다. 일반적으로, 이러한 어닐링은 CNT 물질, 흑연, 그라펜, 무정형 탄소 등을 갖는 층과 같이, 탄소계 층 또는 탄소 함유 물질에 사용될 수 있다.
앞에서 논의된 바와 같이, CNT 물질은 골(valley), 또는 보이드(void)뿐만 아니라, 수많은 산(peak)과 같은 현저한 두께 변화가 있는 거친 표면 토포그래피(rough surface topography)를 흔히 갖는다. 결국, CNT 물질은 에칭하기가 어려울 수 있다. 또한, 질화티탄과 같은 도전성 물질이 CNT 물질 위에 증착된다면, CNT 물질의 표면 내 보이드에 도전성 물질이 침투할 수 있어 도전성 물질과 CNT 물질 아래 도체 간에 수직 단락 회로가 일어나게 할 수 있다. CNT 물질의 표면 상의 산이 평탄화에 의해 제거될 수 있지만, 평탄화 후에 남아있는 임의의 골, 또는 보이드는 메모리 셀의 제조를 저지할 수 있다.
따라서, 본 발명에 따라서, 유전층(112)는 도 4e에 도시된 바와 같이, CNT 층 위에 증착된다. 예를 들어, 약 100 내지 1200 옹스트롬, 및 일부 실시예에서, 1 마이크론 이상의 이산화규소가 증착될 수 있다. 질화규소, 실리콘 옥시질화물, 저 K 유전체 등과 같은 그외 유전 물질, 및/또는 그외 유전층 두께가 사용될 수 있다. 바람직한 저 K 유전체들은 탄소가 도핑된 산화물, 실리콘 카본층 등을 포함한다.
유전층(112)은 CNT 층(12)을 피복하며 CNT 층(12) 내 노출된 보이드를 실질적으로 채운다. 유전층(112)의 형성에 이어, 유전층(112)의 부분들을 제거하고 CNT 층(12)의 표면을 평탄화하기 위해서 평탄화 공정이 사용된다. 도 4f에 도시된 바와 같이, 평탄화 단계는 피처들(136) 내에 잔류한 유전층(58b) 및 CNT 층(12)의 부분들을 노출시킨다. 예를 들어, 유전층(112) 및 CNT 층(12)는 CMP 및 에치백 공정을 사용하여 평탄화될 수 있다. 피처들(136) 내 잔류한 CNT 층(12)의 부분은 가역 저항-스위칭 소자(12)을 형성할 것이다. 도 4f에 도시된 바와 같이, 평탄화 후에, CNT 층(12) 내에 보이드는 실질적으로 유전 물질(112)로 채워진 채로 있게 된다.
각 메모리 셀의 다이오드 구조들이 이제 형성된다. 도 4g를 참조하면, 장벽층(24)이 가역 저항 스위칭 소자(12) 및 유전층(58b) 위에 형성된다. 장벽층(24)은 약 20 내지 약 500 옹스트롬, 바람직하게 약 100 옹스트롬의 질화티탄, 또는 질화탄탈과 같은 또 다른 적합한 장벽층, 질화텅스텐, 하나 이상의 장벽층들의 조합, 티탄/질화티탄, 탄탈/질화탄탈 또는 텅스텐/질화텅스텐 적층 등과 같은 다른 층들과 조합한 장벽층들일 수 있다. 이외의 장벽층 물질 및/또는 두께가 사용될 수 있다.
장벽층(24)의 증착 후에, 각 메모리 셀의 다이오드를 형성하기 위해 사용되는 반도체 물질의 증착이 시작된다(예를 들어, 도 2a 내지 도 3에서 다이오드(14)). 각각의 다이오드는 앞서 기술된 바와 같이 수직 p-n 또는 p-i-n 다이오드일 수 있다. 일부 실시예에서, 각 다이오드는 폴리실리콘, 폴리실리콘-게르마늄 합금, 폴리게르마늄 또는 이외 어떤 적합한 물질과 같은 다결정질 반도체 물질로부터 형성된다. 편의상, 폴리실리콘 하향 다이오드의 형성이 여기에 기술된다. 이외의 물질 및/또는 다이오드 구성들이 사용될 수 있음이 이해될 것이다.
도 4g를 참조하면, 장벽층(24)의 형성에 이어, 고농도 도핑된 n+ 실리콘층(14a)이 장벽층(24) 상에 증착된다. 일부 실시예에서, n+ 실리콘층(14a)은 증착시 비정질 상태에 있다. 다른 실시예에서, n+ 실리콘층(14a)은 증착시 다결정질 상태에 있다. n+ 실리콘층(14a)을 증착하기 위해 CVD 또는 또 다른 적합한 공정이 사용될 수 있다. 적어도 일 실시예에서, 예를 들어 약 100 내지 약 1000 옹스트롬, 바람직하게는 약 100 옹스트롬의, 약 1021cm-3의 도핑 농도를 갖는 인 또는 비소가 도핑된 실리콘의 n+ 실리콘층(14a)이 형성될 수 있다. 이외의 층 두께, 도펀트 유형 및/또는 도핑 농도들이 사용될 수 있다. 예를 들어 증착 동안 도너 기체를 흘림으로써, n+ 실리콘층(14a)이 인 시튜로 도핑될 수 있다. 이외의 도핑 방법이 사용될 수도 있다(예를 들어, 주입).
n+ 실리콘층(14a)의 증착 후에, 저농도 도핑된, 진성 및/또는 비의도적 도핑된 실리콘층(14b)이 n+ 실리콘층(14a) 상에 형성된다. 일부 실시예에서, 진성 실리콘층(14b)은 증착시 비정질 상태에 있다. 다른 실시예에서, 진성 실리콘층(14b)은 증착시 다결정질 상태에 있다. 진성 실리콘층(14b)을 증착하기 위해 CVD 또는 또 다른 적합한 증착방법이 사용될 수 있다. 적어도 일 실시예에서, 진성 실리콘층(14b)은 약 500 내지 약 4800 옹스트롬, 바람직하게는 약 2500 옹스트롬 두께일 수 있다. 이외 진성층의 두께가 사용될 수 있다.
n+ 실리콘층(14a)으로부터 진성 실리콘층(14b) 내로 도펀트 이주를 방지 및/또는 감소시키기 위해서 얇은(예를 들어, 몇백 이하의 옹스트롬) 게르마늄 및/또는 실리콘-게르마늄 합금층(도시되지 않음)이 진성 실리콘층(14b)의 증착에 앞서 n+ 실리콘층(14a) 상에 형성될 수 있다. 이러한 층의 사용은, 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된 "Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making") 명칭으로 2005년 12월 9일에 출원된 미국 특허 출원번호 11/298,331("'331 출원")에 기술되어 있다.
고농도 도핑된 p형 실리콘이 이온 주입에 의해 증착되고 도핑되거나, p+ 실리콘층(14c)을 형성하기 위해 증착 동안 인 시튜로 도핑된다. 예를 들어, 진성 실리콘층(14b) 내에 소정 깊이에 보론을 주입하기 위해 블랭킷 p+ 주입이 사용될 수 있다. 바람직한 주입가능한 분자 이온들은 BF2, BF3, B 등을 포함한다. 일부 실시예에서, 약 1 내지 5 × 1015 ions/cm2의 주입 도우즈가 사용될 수 있다. 이외 주입 종 및/또는 도우즈들이 사용될 수 있다. 또한, 일부 실시예에서, 확산공정이 사용될 수도 있다. 적어도 일 실시예에서, 결과적인 p+ 실리콘 영역들(14c)은 약 100 내지 700 옹스트롬의 깊이를 갖지만, 이외 p+ 실리콘 영역 크기가 사용될 수도 있다.
p+ 실리콘층(14c)의 형성에 이어, 실리사이드-형성 금속층(52)이 p+ 실리콘층(14c) 상에 증착된다. 바람직한 실리사이드-형성 금속들은 스퍼터 또는 아니면 증착된 티탄 또는 코발트를 포함한다. 일부 실시예에서, 실리사이드-형성 금속층(52)은 약 10 내지 약 200 옹스트롬, 바람직하게는 약 20 내지 약 50 옹스트롬, 더 바람직하게는 약 20 옹스트롬의 두께를 갖는다. 이외 실리사이드-형성 금속층 물질 및/또는 두께가 사용될 수 있다.
질화티탄, 질화타탈, 질화텅스텐 등을 포함할 수 있는 제 1 금속층(18a), 및 예를 들어 텅스텐을 포함할 수 있는 제 2 금속층(18b)가 실리사이드-형성 금속층(52) 위에 형성된다. 금속층들(18a, 18b)이 다이오드(14)의 형성 동안 하드 마스크로서 작용할 수 있다. 예를 들어, 모든 목적을 위해서 본 명세서에 전체 내용이 참조로 포함된 2006년 5월 13일에 출원된 "CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH" 명칭의 미국 특허 출원번호 11/444,936(이하 "'936 출원")에 금속 하드 마스크들의 사용이 기술되어 있다.
장벽층(33)이 금속층(18b) 상에 증착된다. 장벽층(33)은 약 20 내지 약 500 옹스트롬, 바람직하게 약 100 옹스트롬의 질화티탄, 또는 질화탄탈과 같은 또 다른 적합한 장벽층, 질화텅스텐, 하나 이상의 장벽층들의 조합, 티탄/질화티탄, 탄탈/질화탄탈 또는 텅스텐/질화텅스텐 적층 등과 같은 다른 층들과 조합한 장벽층들일 수 있다. 이외의 장벽층 물질 및/또는 두께가 사용될 수 있다.
장벽층(33), 하드 마스크 금속층들(18a ~ 18b), 실리사이드-형성 금속층(52), 실리콘층들(14a ~ 14c) 및 장벽층(24)이 필라들(132)로 패터닝 및 에칭되어, 도 4h에 도시된 구조가 된다. 예를 들어, 초기에, 장벽층(33) 및 하드 마스크 금속층들(18a ~ 18b)이 에칭된다. 에칭은 계속되어, 실리사이드-형성 금속층(52), 실리코층들(14a ~ 14c), 및 장벽층(24)을 에칭한다. 장벽층(33) 및 하드 마스크 금속층들(18a ~ 18b)는 실리콘 에칭 동안 하드 마스크로서 작용한다. 하드 마스크는 하지의 층의 에치를 패터닝하게 작용하는 에칭된 층이다. 이렇게 하여, 필라들(132)이 단일 포토그소그래피 단계로 형성된다. 통상의 리소그래피 기술, 및 습식 또는 건식 에칭 가공을 사용하여 필라들(132)을 형성한다. 도 4a 내지 도 4j에 도시된 실시예에서, 각각의 필라(132)는 p-i-n 하향 다이오드(14)를 포함한다. 상향 p-i-n 다이오드들이 유사하게 형성될 수 있다.
필라들(132)이 형성된 후에, 필라들(132) 사이에 보이드를 채우기 위해서 유전층(58c)이 필라들(132) 상에 증착될 수 있다. 예를 들어, 약 800 내지 4500 옹스트롬의 이산화규소가 증착되고, 평탄한 표면을 형성하기 위해 CMP 또는 에치백 공정을 사용하여 평탄화됨으로써, 도 4i에 도시된 구조가 될 수 있다. 평탄한 표면은 유전 물질(58c)에 의해 분리된(도시된 바와 같이) 필라들(132)의 노출된 상면들을 포함한다. 질화규소, 실리콘 옥시질화물, 저 K 유전체 등과 같은 그외 유전 물질, 및/또는 그외 유전층 두께가 사용될 수 있다. 바람직한 저 K 유전체들은 탄소가 도핑된 산화물, 실리콘 탄소층 등을 포함한다.
도 4j를 참조하면, 하부의 한 세트의 도체들(20)의 형성과 유사한 방식으로 필라들(132) 위에 제 2의 한 세트의 도체들(22)이 형성될 수 있다. 예를 들어, 도 4j에 도시된 바와 같이, 상측의 제 2의 한 세트의 도체들(22)을 형성하기 위해 사용되는 도전층(140)의 증착에 앞서 필라들(132) 위에 하나 이상의 장벽층 및/또는 부착층들(26)이 형성될 수 있다.
도전층(140)은 임의의 적합한 방법에 의해 증착되는(예를 들어, CVD, PVD 등) 텅스텐, 또 다른 적합한 금속, 고농도 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적합한 도전성 물질로부터 형성될 수 있다. 이외 도전층 물질들이 사용될 수 있다. 장벽층 및/또는 부착층들(26)은 질화티탄 또는 질화탄탈과 같은 또 다른 적합한 층, 질화텅스텐, 하나 이상의 층들의 조합, 또는 이외 어떤 다른 적합한 물질(들)을 포함할 수 있다. 증착된 도전층(140) 및 장벽 및/또는 부착층(26)이 패터닝 및 에칭되어 제 2 도체들(22)을 형성할 수 있다. 적어도 일 실시예에서, 제 2 도체들(22)은 제 1 도체들(20)과는 다른 방향으로 확장하는 실질적으로 평행하고, 실질적으로 공면의 도체들이다.
발명의 다른 실시예에서, 제 2 도체들(22)은 유전층이 형성되고, 패터닝되고 에칭되어 제 2 도체들(22)을 위한 개구들 또는 보이드를 생성하는 다마센 공정을 사용하여 형성될 수 있다. 도전층(140) 및 장벽층(26)은 제 2 도체들(22)을 위한 개구들 또는 보이드들의 형성 동안 이러한 유전층의 과도 에칭을 영향을 완화시켜 다이오드들(14)의 우발적 단락(shorting)을 방지할 수 있다. 개구들 또는 보이드는 부착층(26) 및 도전층(140)(및/또는 필요하다면 도전성 시드, 도전성 충전 및/또는 장벽층)으로 채워질 수 있다. 부착층(26) 및 도전층(140)은 이어서 평탄한 표면을 형성하기 위해 평탄화될 수 있다.
제 2 도체들(22)의 형성에 이어, 결과적인 구조는 증착된 반도체 물질의 다이오들(14)을 결정화하기 위해서(및/또는 p+ 영역(14c)에 실리사이드-형성 금속층(52)의 반응에 의해 실리사이드 영역들을 형성하기 위해서) 어닐링될 수 있다. 적어도 일 실시예에서, 어닐링은 약 600 ~ 800℃의 온도에서, 더 바람직하게는 약 650 ~ 750℃의 온도에서, 질소에서 약 10초 내지 약 2분 동안 수행될 수 있다. 이외 다른 어닐링 시간, 온도 및/또는 환경이 사용될 수 있다. 각각의 실리사이드-형성 금속층 영역(52) 및 p+ 영역(14c)으로서 형성되는 실리사이드 영역들은 다이오드들(14)을 형성하는 하지의 증착된 반도체 물질에 대한 어닐링 동안 "결정화 템플레이트" 또는 "시드(seed)"로 작용할 수 있다(예를 들어, 임의의 비정질 반도체 물질을 다결정질 반도체 물질로 변경하고 및/또는 다이오드들(14)의 전체 결정 특성을 개선한다). 그럼으로써 더 낮은 저항률의 다이오드 물질이 제공된다.
전술한 바는 발명의 단지 바람직한 실시예들을 개시한다. 발명의 범위 내에 드는 위에 개시된 장치 및 방법들의 수정예들은 당업자들에게 쉽게 명백하게 될 것이다. 예를 들어, 위에 실시예 중 어느 것에서, CNT 층(12)은 다이오드들(14) 위에 위치될 수도 있다.
따라서, 본 발명이 이의 바람직한 실시예에 관련하여 개시되었지만, 이외 실시예는 다음 청구항들에 정의된 바와 같은 발명의 정신 및 범위 내에 포함됨을 알아야 한다.

Claims (23)

  1. 메모리 셀에서 사용하기 위한 평탄한 탄소 나노튜브("CNT") 저항률-스위칭 물질을 형성하는 방법에 있어서,
    제 1 유전 물질을 증착하는 단계와,
    상기 제 1 유전 물질을 패터닝하는 단계와,
    상기 제 1 유전 물질 내에 피처(feature)를 형성하기 위해 상기 제 1 유전 물질을 에칭하는 단계와,
    상기 피처를 보이드(void) 또는 골(valley)을 갖는 표면을 포함하는 CNT 저항률-스위칭 물질로 적어도 부분적으로 채우기 위해 상기 제 1 유전 물질 위에 상기 CNT 저항률-스위칭 물질을 증착하는 단계와,
    상기 CNT 저항률-스위칭 물질 위에 상기 보이드 또는 골을 실질적으로 채우는 제 2 유전 물질을 증착하는 단계와,
    상기 피처 내에 상기 CNT 저항률-스위칭 물질의 적어도 일부를 노출시키기 위해 상기 제 2 유전 물질과 상기 CNT 저항률-스위칭 물질을 평탄화하는 단계를
    포함하는, 평탄한 탄소 나노튜브 저항률-스위칭 물질 형성 방법.
  2. 제 1항에 있어서, 상기 제 1 유전 물질 위에 CNT 저항률-스위칭 물질을 증착하는 단계는 스프레이-코팅 기술을 사용하는 단계를 포함하는, 평탄한 탄소 나노튜브 저항률-스위칭 물질 형성 방법.
  3. 제 1항에 있어서, 상기 제 1 유전 물질 위에 CNT 저항률-스위칭 물질을 증착하는 단계는 스핀-코팅 기술을 사용하는 단계를 포함하는, 평탄한 탄소 나노튜브 저항률-스위칭 물질 형성 방법.
  4. 제 1항에 있어서, 상기 제 1 유전 물질 위에 CNT 저항률-스위칭 물질을 증착하는 단계는,
    상기 제 1 유전 물질 위에 시드층을 형성하는 단계와,
    상기 시드층 위에 CNT 저항률-스위칭 물질을 형성하는 단계를
    포함하는, 평탄한 탄소 나노튜브 저항률-스위칭 물질 형성 방법.
  5. 삭제
  6. 제 1항에 있어서, 평탄화 후에, 상기 보이드 또는 골은 상기 제 2 유전 물질로 실질적으로 채워진 상태로 유지되는, 평탄한 탄소 나노튜브 저항률-스위칭 물질 형성 방법.
  7. 제 1항에 있어서, 상기 CNT 저항률-스위칭 물질에 결합된 스티어링 소자를 형성하는 단계를 더 포함하는, 평탄한 탄소 나노튜브 저항률-스위칭 물질 형성 방법.
  8. 제 7항에 있어서, 상기 스티어링 소자는 박막 트랜지스터를 포함하는, 평탄한 탄소 나노튜브 저항률-스위칭 물질 형성 방법.
  9. 제 7항에 있어서, 상기 스티어링 소자는 박막 다이오드를 포함하는, 평탄한 탄소 나노튜브 저항률-스위칭 물질 형성 방법.
  10. 제 1항의 방법을 사용하여 형성된 메모리 셀.
  11. 메모리 셀을 형성하는 방법에 있어서,
    기판 위에 피처를 형성하는 단계와,
    상기 피처에 탄소 나노튜브("CNT") 저항률-스위칭 물질을 형성하는 단계로서, 상기 CNT 저항률-스위칭 물질의 표면은 보이드 또는 골을 포함하는, 단계와, 상기 CNT 저항률-스위칭 물질 위에 유전 물질을 형성하는 단계로서, 상기 유전 물질은 실질적으로 상기 보이드 또는 골을 채우는, 단계에 의해, CNT 저항률-스위칭 물질을 포함하는 메모리 소자를 형성하는 단계와,
    상기 기판 위에 스티어링 소자를 형성하는 단계로서, 상기 스티어링 소자는 상기 CNT 저항률-스위칭 물질에 결합되는, 단계를
    포함하는, 메모리 셀 형성 방법.
  12. 제 11항에 있어서,
    상기 기판 위에 유전층을 형성하는 단계와,
    상기 유전층에 상기 피처를 형성하는 단계를
    더 포함하는, 메모리 셀 형성 방법.
  13. 제 11항에 있어서, 상기 메모리 소자는 가역 저항 스위칭 소자를 포함하는, 메모리 셀 형성 방법.
  14. 제 11항에 있어서, 상기 스티어링 소자는 p-n 또는 p-i-n 다이오드를 포함하는, 메모리 셀 형성 방법.
  15. 제 11항에 있어서, 상기 스티어링 소자는 다결정 다이오드를 포함하는, 메모리 셀 형성 방법.
  16. 제 11항에 있어서, 상기 CNT 저항률-스위칭 물질을 형성하는 단계는 스프레이-코팅 기술을 사용하는 단계를 포함하는, 메모리 셀 형성 방법.
  17. 제 11항에 있어서, 상기 CNT 저항률-스위칭 물질을 형성하는 단계는 스핀-코팅 기술을 사용하는 단계를 포함하는, 메모리 셀 형성 방법.
  18. 제 11항에 있어서, 상기 CNT 저항률-스위칭 물질을 형성하는 단계는,
    상기 기판 위에 시드층을 형성하는 단계와,
    상기 시드층 위에 CNT 저항률-스위칭 물질을 형성하는 단계를
    포함하는, 메모리 셀 형성 방법.
  19. 제 11항에 있어서, 상기 스티어링 소자는 하나 이상의 실리콘층을 포함하고, 상기 방법은, 상기 스티어링 소자 위에 하나 이상의 금속층을 형성하는 단계를 더 포함하는, 메모리 셀 형성 방법.
  20. 제 19항에 있어서, 상기 하나 이상의 금속층 및 상기 하나 이상의 실리콘층을 에칭하는 단계를 더 포함하는, 메모리 셀 형성 방법.
  21. 제 11항의 방법을 사용하여 형성된 메모리 셀.
  22. 제 11항의 방법을 사용하여 형성된 메모리 셀의 어레이.
  23. 메모리 셀에 있어서,
    기판 위의 피처와,
    상기 피처 내에 CNT 저항률-스위칭 물질로서, 상기 CNT 저항률-스위칭 물질의 표면은 보이드 또는 골을 포함하는, 상기 CNT 저항률-스위칭 물질과,
    상기 CNT 저항률-스위칭 물질 위의 유전 물질로서, 상기 유전 물질은 실질적으로 상기 보이드 또는 골을 채우는, 상기 유전 물질과,
    상기 기판 위의 스티어링 소자로서, 상기 스티어링 소자는 상기 CNT 저항률-스위칭 물질에 결합된, 상기 스티어링 소자를
    포함하는, 메모리 셀.
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