CN102027610A - 包括碳纳米管可逆电阻切换元件的存储器单元及其形成方法 - Google Patents

包括碳纳米管可逆电阻切换元件的存储器单元及其形成方法 Download PDF

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Abstract

提供形成用在存储器单元中的平坦碳纳米管(“CNT”)电阻率切换材料的方法，所述方法包括：沉积第一介电材料(58b)；对第一介电材料构图；蚀刻该第一介电材料来形成在该第一介电材料内的形态；在该第一介电材料上沉积CNT电阻率切换材料，以用该CNT电阻率切换材料至少部分地填充该形态；在该CNT电阻率切换材料上沉积第二介电材料(112)；以及平坦化该第二介电材料和该CNT电阻率切换材料以暴露在所述形态内的该CNT电阻率切换材料的至少一部分。还提供其他方面。

Description

包括碳纳米管可逆电阻切换元件的存储器单元及其形成方法
相关申请的引用
本申请要求在2008年4月11日提交的题为“Damascene IntegrationMethods For Carbon Nano-Tube Films In Non-Volatile Memories And MemoriesFormed Therefrom”的美国临时专利申请序列号61/044328的权益，其全部被引用于此用于所有目的。
技术领域
本发明涉及非易失性存储器，且更具体地涉及包括碳纳米管(carbonnano-tube)可逆电阻切换元件的存储器单元和其形成方法。
背景技术
已知从碳纳米管(“CNT”)材料形成的非易失性存储器。例如，在2007年12月31日提交的题为“Memory Cell That Employs A Selectively FabricatedCarbon Nano-Tube Reversible Resistance-Switching Element Formed Over ABottom Conductor And Methods Of Forming The same”的美国专利申请序列号11,968,156(“156申请”)描述了包括与从CNT材料形成的可逆电阻切换元件串联耦合的二极管的可重写非易失性存储器单元，通过全部引用将该申请合并于此用于所有目的，。
但是，从CNT材料制造存储器器件在技术上是一种挑战，且期望有形成使用CNT材料的存储器器件的改进方法。
发明内容
根据本发明的第一方面，提供一种形成在存储器单元中使用的平坦碳纳米管(“CNT”)电阻率切换材料的方法，所述方法包括：(1)沉积第一介电材料；(2)对第一介电材料构图；(3)蚀刻该第一介电材料来形成在该第一介电材料内的形态；(4)在该第一介电材料上沉积CNT电阻率切换材料，以用该CNT电阻率切换材料至少部分地填充该形态；(5)在该CNT电阻率切换材料上沉积第二介电材料；以及(6)平坦化该第二介电材料和CNT电阻率切换材料来暴露在所述形态内的该CNT电阻率切换材料的至少一部分。
根据本发明的第二方面，提供一种形成存储器单元的方法，所述方法包括：(1)在衬底上方形成形态；(2)通过以下步骤形成包括CNT电阻率切换材料的存储器元件：(a)在所述形态中形成CNT电阻率切换材料，其中，所述CNT电阻率切换材料的表面包括空隙或谷；以及(b)在CNT电阻率切换材料上方形成介电材料，其中，所述介电材料基本上填充所述空隙或谷；以及(3)在所述衬底上方形成操控元件，其中所述操控元件耦接于所述CNT电阻率切换材料。
根据本发明的第三方面，提供了一种存储器单元，包括：(1)在衬底上方的形态；(2)在所述形态中的CNT电阻率切换材料，其中所述CNT电阻率切换材料的表面包括空隙或谷；(3)在所述CNT电阻率切换材料上方的介电材料，其中所述介电材料基本上填充所述空隙或谷；以及(4)在所述衬底上方的操控元件，其中所述操控元件耦接于所述CNT电阻率切换材料。
从以下详细描述、所附权利要求和附图，本发明的其他特征和方面将变得完全清楚。
附图说明
可以从结合附图考虑的以下详细描述中更清楚地理解本发明的特征，在整个附图中，相同的附图标记表示相同的元件，且在附图中：
图1是根据本发明的示例存储器单元的图；
图2A是根据本发明的示例存储器单元的简化透视图；
图2B是从多个图2A的存储器单元形成第一示例存储器级的部分的简化透视图；
图2C是根据本发明的第一示例三维存储器阵列的部分的简化透视图；
图2D是根据本发明的第二示例三维存储器阵列的部分的简化透视图；
图3是根据本发明的存储器单元的示例实施例的剖面图；以及
图4A-4J图示了根据本发明的单个存储器级的示例制造期间的衬底的一部分的剖面图。
具体实施方式
已经示出了一些CNT材料呈现出可能适用于在非易失性存储器中使用的可逆电阻切换特性。但是，当在形成存储器单元时使用CNT材料时，沉积或生长(grow)的CNT材料通常具有粗糙的表面外形(topography)，以及明显的厚度变化，诸如很多峰(peak)和谷(valley)。CNT材料的粗糙的表面外形可能导致在形成存储器单元时的困难。例如，CNT材料的粗糙表面外形可能使得CNT材料难以在不过度蚀刻下面的衬底的情况下而蚀刻，增加了制造成本和与其在集成电路中的使用相关的复杂性。另外，在CNT材料的表面中的空隙(void)可能被在CNT材料上方沉积的导电材料渗透，且导致发生垂直短路。虽然可以通过平坦化(planarization)来移除在CNT材料的表面上的峰，但是在平坦化之后仍存在的任何谷或空隙可能妨碍存储器单元的制造。
根据本发明的示例方法形成包括从CNT材料形成的存储器元件的存储器单元。具体地，根据本发明的示例方法通过形成介电材料的第一层、构图(pattern)并蚀刻第一介电层以在第一介电层中形成诸如通孔(via)或沟槽(trench)的形态(feature)、在该形态中形成CNT材料、在CNT材料上形成介电材料的第二层来填充在CNT材料的表面中的空隙、并平坦化该第二介电层和CNT材料以暴露该形态内的CNT材料的至少一部分来形成存储器单元。以此方式，不需要蚀刻CNT材料。CNT材料可以包括例如CNT可逆电阻率-切换材料，且可以用于形成可逆电阻切换元件。可以形成诸如二极管的操控(steering)元件，并耦接于CNT材料。
在至少一些实施例中，通过在第一介电层上喷射或旋转涂覆(spray-orspin-coating)CNT悬胶(suspension)且在该形态中创建随机的CNT材料来形成CNT材料。使用喷射涂覆技术形成CNT材料和使用旋转涂覆技术形成CNT材料是已知的。在替换的示例实施例中，通过化学汽相沉积(“CVD”)、等离子体增强的CVD(“PECVD”)、激光汽化、电弧放电等来在该形态中形成的CNT籽晶(seeding)层上选择性地生长CNT材料。
示例发明的存储器单元
图1是根据本发明提供的示例存储器单元10的示意图。存储器单元10包括耦接于操控元件14的可逆电阻切换元件12。
可逆电阻切换元件12包括具有可以在两个或多个状态之间可逆地切换的电阻率的可逆电阻率切换材料(未单独示出)。例如，元件12的可逆电阻率切换材料可以在制造时处于初始的低电阻率状态。在施加第一电压和/或电流时，该材料可切换到高电阻率状态。施加第二电压和/或电流可以将可逆电阻率切换材料返回到低电阻率状态。或者，可逆电阻切换元件12可以在制造时处于初始的高电阻状态，其可在施加适当的(一个或多个)电压和/或(一个或多个)电流时可逆地切换到低电阻状态。当在存储器单元中使用时，一个电阻状态可以表示二进制“0”，而另一电阻状态可以表示二进制“1”，虽然可以使用多于两个数据/电阻状态。例如，在2005年5月9日提交的题为“Rewriteable Memory Cell Comprising A Diode And A Resistance-SwitchingMaterial”的美国专利申请序列号11/125939(“939申请”)中描述了许多可逆电阻率切换材料和使用可逆电阻切换元件的存储器单元的操作，为了所有目的通过引用将其全部内容合并于此。
在本发明的至少一些实施例中，使用利用镶嵌(damascene)集成技术沉积或生长的CNT材料来形成可逆电阻切换元件12。如以下进一步描述的，使用镶嵌集成技术来形成CNT材料消除了蚀刻CNT的需要。由此简化了可逆电阻切换元件12的制造。
操控元件14可以包括薄膜晶体管、二极管或通过选择性地限制可逆电阻切换元件12之间的电压和/或流经其的电流来展现非欧姆导电性的另一适当的操控元件。以此方式，可以使用存储器单元10作为二维或三维存储器阵列的部分，且可以向和/或从存储器单元10写入和/或读取数据，而不影响在该阵列中的其他存储器单元的状态。
以下参考图2A-3描述存储器单元10、可逆电阻切换元件12和操控元件14的示例实施例。
存储器单元的示例实施例
图2A是根据本发明的示例存储器单元10的简化透视图。存储器单元10包括在第一导体20和第二导体22之间与二极管14串联耦合的可逆电阻切换元件12。存储器单元10还包括可以在制造期间用作金属硬模(hard mask)的区域18。在一些实施例中，可以在可逆电阻切换元件12和二极管14之间形成阻挡层24。另外，在一些实施例中，可以在二极管14和硬模区域18之间形成阻挡层28，且可以在硬模区域18和第二导体22之间形成阻挡层33。阻挡层24、28和33可以包括氮化钛、氮化钽、氮化钨等或其他适合的阻挡层。
可逆电阻切换元件12可以包括具有可以在两个或更多状态之间可逆地切换的电阻率的基于碳的材料(未单独示出)。在图2A的实施例中，可逆电阻切换元件12包括CNT可重写的电阻率切换材料。在一些实施例中，形成可逆电阻切换元件12的CNT材料的仅一部分、诸如一个或多个丝(filament)可以切换和/或是可切换的。
二极管14可以包括诸如垂直多晶p-n或p-i-n二极管的任何适当的二极管，无论是二极管的n区在p区上方的向上指向还是二极管的p区在n区上方的向下指向。例如，二极管14可以包括重度掺杂的n+多晶硅区域14a、在n+多晶硅区域14a上方的轻度掺杂或本征的(无意掺杂的)多晶硅区域14b和在本征区域14b上方的重度掺杂的p+多晶硅区域14c。将理解，n+和p+区域的位置可以反过来。以下参考图3描述二极管14的示例实施例。
在一些实施例中，硬模区域18可以包括：第一金属层18a，其可以包括氮化钛、氮化钽、氮化钨等；和以及第二金属层18b，其可以包括例如钨。如以下将进一步描述的，硬模层18a和18b可以用作在形成二极管14期间的硬模。例如在2006年5月13日提交的题为“Conductive Hard Mask To ProtectPatterned Features During Trench Etch”的美国专利申请序列号11-444936(“936申请”)中描述了金属硬模的使用，为了所有目的通过引用将其全部内容合并于此。
第一和/或第二导体20、22可以包括诸如钨、任何适当的金属、重度掺杂的半导体材料、导电硅化物、导电硅化物-锗化物(silicide-germanide)、导电锗化物等的任何适当的导电材料。在图2A的实施例中，第一和第二导体20、22是轨形的，且在不同方向上(例如，彼此基本上垂直)延伸。可以使用其他导体形状和/布置。在一些实施例中，可以对第一和/第二导体20、22使用阻挡层、粘合层、抗反射涂层和/或等等(未示出)来改善器件性能和/或帮助器件制造。
图2B是从多个存储器单元10、诸如图2A的存储器单元10形成的第一存储器级30的一部分的简化透视图。为了简化，可逆电阻切换元件12、二极管14、和阻挡层24、28和33未分别示出。存储器阵列30是包括多个存储器单元耦接到的多个位线(第二导体22)和字线(第一导体20)的“交叉点”阵列(如所示)。可以使用其他存储器阵列布置，如可以是多级存储器。
例如，图2C是包括位于第二存储器级44以下的第一存储器级42的单片三维阵列40a的一部分的简化透视图。存储器级42和44每个包括在交叉点阵列中的多个存储器单元10。本领域技术人员将理解，可以在第一和第二存储器级42和44之间出现另外的层(例如，级间电介质(interlevel dieletric))，但为了简化而不在图2C中示出。可以使用其他存储器阵列布置，如可以是另外级的存储器。在图2C的实施例中，所有二极管可以“指向”相同方向，比如取决于是否使用在二极管的底部或顶部具有p-掺杂区域的p-i-n二极管而向上或向下，简化二极管构造。
例如，在一些实施例中，可以如在题为“High-Density Three-DimensionalMemory Cell”的美国专利No.6952030中所述形成存储器级，为了所有目的通过引用将其全部内容合并于此。例如，可以把第一存储器级的上部导体用作位于第一存储器级上方的第二存储器级的下部导体，如在图2D中示出的替换示例三维阵列40b中所示。在这种实施例中，在相邻存储器级上的二极管优选指向相反方向，如在2007年3月27日提交的题为“Large Array OfUpward Pointing P-I-N Diodes Having Large And Uniform Current”的美国专利申请序列号11/692151(“151申请”)中描述的，为了所有目的通过引用将其全部内容合并于此。例如，如图2D所示，第一存储器级42的二极管可以是向上指向的二极管，如箭头A1所示(例如，p区在二极管的底部)，而第二存储器级44的二极管可以是向下指向的二极管，如箭头A2所示(例如，n区在二极管的底部)，或反之亦然。
单片三维存储器阵列是其中在诸如晶片(wafer)的单个衬底上方、而没有中间的衬底地形成多个存储器级的存储器阵列。在现有一级或多级的层上直接沉积或生长形成一个存储器级的各个层。相反，已经通过在分离的衬底上形成存储器级并将存储器级顶部彼此粘合来制造堆叠的存储器，如在Leedy的题为“Three Dimensional Structure Memory”的美国专利No.5915167中的。可以在结合之前从各存储器级削薄或移除这些衬底，但由于最初在分离的衬底上形成这些存储器级，因此这种存储器不是真正的单片三维存储器阵列。
图3是图2A的存储器单元10的示例实施例的截面图。存储器单元10包括可逆电阻切换元件12、二极管14以及第一和第二导体20、22。可逆电阻切换元件12包括使用镶嵌集成技术形成的CNT，这在以下更详细描述。
在可逆电阻切换元件12上方形成二极管14。如所述，二极管14可以是垂直p-n或p-i-n二极管，其可以向上指向或向下指向。在其中相邻存储器级共用导体的图2D的实施例中，相邻存储器级优选具有指向相反方向的二极管，比如对于第一存储器级的向下指向的p-i-n二极管和对于相邻的第二存储器级的向上指向的p-i-n二极管(或反之亦然)。
如果从沉积的硅(例如非晶硅或多晶硅)形成二极管14，则可以在二极管14上形成硅化物层50以将沉积的硅置于低电阻率状态，如所制造的那样。这种低电阻率状态允许更容易对存储器单元10编程，因为不需要大电压来将沉积的硅切换到低电阻率状态。例如，可以在p+多晶硅区域14c上沉积诸如钽或钴的硅化物形成金属层52。在用于结晶形成二极管14的沉积硅的随后的退火步骤(如下述)期间，硅化物形成金属层52和二极管14的沉积硅互相作用以形成硅化物层50，消耗硅化物形成金属层52的所有或一部分。
在至少一些实施例中，可以在硅化物形成金属层52上形成金属硬模区域18。例如，可以在硅化物形成金属层52上形成阻挡层18a和/或导电层18b。阻挡层18a可以包括氮化钛、氮化钽、氮化钨等，且导电层18b可以包括钨或另一适当的金属层。
如将在以下进一步描述的，阻挡层18a和/或导电层18b可以在形成二极管14期间用作硬模，且可以减轻可能在形成顶部导体22期间发生的任何过度蚀刻(如在先前并入的‘936申请中描述的)。例如，阻挡层18a和导电层18b可以被构图并被蚀刻，然后在蚀刻二极管14期间用作模。
在硬模区域18上形成阻挡层33。阻挡层33可以包括氮化钛、氮化钽、氮化钨等或其他适当的材料。
在阻挡层33上形成第二导体22。在一些实施例中，第二导体22可以包括一个或多个阻挡层和/或粘合层26和导电层140。
存储器单元的示例制造处理
图4A-4K图示了根据本发明的第一存储器级的制造期间的衬底100的一部分的截面图。如以下将描述的，第一存储器级包括多个存储器单元，每个存储器单元包括通过在衬底上选择性地制造CNT材料来形成的可逆电阻切换元件。可以在第一存储器级上制造另外的各个存储器级(如参考图2C-2D先前描述的)。
参考图4A，示出衬底100为已经经历了若干处理步骤。衬底100可以是诸如硅、锗、硅-锗、未掺杂的、掺杂的、大量的、绝缘体上的硅(“SOI”)或具有或没有另外的电路的其他衬底的任何适当的衬底。例如，衬底100可以包括一个或多个n-阱或p阱区域(未示出)。
在衬底100上方形成隔离层102。在一些实施例中，隔离层102可以是二氧化硅、氮化硅、氧氮化硅的层或任何其他适当的绝缘层。
在形成绝缘层102之后，在绝缘层102上(例如，通过物理汽相沉积(“PVD”)或其他方法)形成粘合层104。例如，粘合层104可以是大约20到大约500埃且优选大约100埃的氮化钛或诸如氮化钽、氮化钨的另一适当的粘合层、一个或多个粘合层的组合等。可以使用其他粘合层材料和/或厚度。在一些实施例中，粘合层104可以是可选的。
在形成粘合层104之后，在粘合层104上沉积导电层106。导电层106可以包括通过任何适当的方法(例如CVD、PVD等)沉积的诸如钨或另一适当的金属、重度掺杂的半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等的任何适当的导电材料。在至少一个实施例中，导电层106可以包括大约200到大约2500埃的钨。可以使用其他导电层材料和/或厚度。
在形成导电层106之后，构图并蚀刻粘合层104和导电层106。例如，可以使用具有软或硬模的传统平版印刷(lithography)技术和湿或干蚀刻处理来构图并蚀刻粘合层104和导电层106。在至少一个实施例中，构图并蚀刻粘合层104和导电层106以形成基本平行、基本共面的导体20(如图4A所示)。导体20的示例宽度和/或在导体20之间的间隔的范围从大约200到大约2500埃，虽然可以使用其他导体宽度和/或间隔。
在形成了导体20之后，在衬底100上形成介电层58a以填充在导体20之间的空隙，如图4A所示。例如，可以在衬底100上沉积近似3000-7000埃的二氧化硅，并使用化学机械抛光(“CMP”)或蚀刻处理来对其平坦化以形成平坦表面110。平坦表面包括通过介电材料58a(如所示)分离的导体20的暴露的顶部面。可以使用诸如氮化硅、氧氮化硅、低K电介质等其他介电材料和/或其他介电层厚度。示例的低K电介质包括掺杂碳的氧化物、硅碳层等。
在本发明的其他实施例中，可以使用镶嵌处理来形成导体20，在该镶嵌处理中，形成、构图且蚀刻介电层58a以建立导体20的开口或空隙。然后，可以用粘合层104和导电层106(如需要，和/或导电晶种(seed)、导电填充物和/或阻挡层)来填充这些开口或空隙。然后，可以将粘合层104和导电层106平坦化以形成平坦表面110。在这种实施例中，粘合层104将每个开口或空隙的底部和侧壁排齐(line)。
在平坦化之后，使用镶嵌集成技术来形成可逆电阻切换元件12。具体地，在平坦表面110上方形成介电层58b，如图4B所示。例如，可以在衬底100上方沉积近似200埃到1微米的二氧化硅来形成介电层58b。可以使用诸如氮化硅、氧氮化硅、低K电介质等的其他介电材料和/或其他介电层厚度。示例的低K电介质包括掺杂碳的氧化物、硅碳层等。
参考图4C，构图并蚀刻介电层58b以建立形态(feature)136。可以使用任何适当的方法以形成形态136。在至少一个实施例中，在介电层58b上沉积光阻(photoresist)层(未示出)，且使用模板来在介电层58b的顶部构图该光阻。显影(develop)构图的光阻以在光阻中建立开口(例如沟槽)，经过该开口，蚀刻介电层58b，直到下面的导体20被暴露。然后，移除该光阻，留下介电材料58b和形态136。
参考图4D，通过在介电层58b上方且至少部分地在形态136内形成CNT来建立可逆电阻切换元件12。在余下的讨论中，可逆电阻切换元件12也将被称为CNT层12。
可以通过任何适当的方法来形成CNT层12。在一些实施例中，可以通过在形态136的底部上沉积CNT籽晶层(未示出)并在CNT籽晶层上选择性地制造CNT材料来形成CNT层12。CNT籽晶层可以是便于CNT形成的层，比如诸如表面粗糙的氮化钛或氮化钽的粗糙的金属氮化物的单个层、从用金属催化剂涂覆的光滑或表面粗糙的金属氮化物形成的多层结构、诸如镍、钴、铁等的金属催化剂的单层、或非金属硅-锗晶种层。如在此使用的，硅-锗或“Si/Ge”指的是沉积或另外形成的材料，包括任何比例的硅(“Si”)与锗(“Ge”)或分层层压的包括以任何顺序的富硅和富锗层的薄膜或纳米粒子岛。在CNT籽晶层上选择性地制造CNT材料的示例技术在2009年3月25日提交的题为“Memory Cell That Employs A Selectively Fabricated CarbonNano-Tube Reversible Resistance-Switching Element，And Methods Of FormingThe Same”的美国专利申请序列号12/410771、在2009年3月25日提交的题为“Memory Cell That Employs A selectively Fabricated Carbon Nano-TubeReversible Resistance-Switching Element Formed Over A Bottom Conductor AndMethods Of Forming The same”的美国专利申请序列号12/410789、在2007年12月31日提交的题为“Memory Cell That Employs A Selectively FabricatedCarbon Nano-Tube Reversible Resistance-Switching Element Formed On ABottom Conductor And Methods Of Forming The Same”的美国专利申请序列号11/968156、在2007年12月31日提交的题为“Memory Cell With PlanarizedCarbon Nanotube Layer And Methods Of Forming The same”的美国专利申请序列号11/968159、和在2007年12月31日提交的题为“Memory Cell ThatEmploys A Selectively Fabricated Carbon Nano-Tube ReversibleResistance-Switching Element And Methods Of Forming The Same”的美国专利申请序列号11/968154中描述，为了所有目的通过引用将其全部内容合并于此。
在一个示例实施例中，可以在大约675到700℃的温度在二甲苯、氩、氢和/或二茂铁(ferrocene)中以大约100sccm的流速通过CVD大约30分钟在TiN籽晶层上形成CNT。可以使用其他温度、气体、流速和/或生长时间。
在另一实施例中，可以在大约650℃的温度、在大约20％的C2H4和80％的氩、在大约5.5托的压力下通过CVD大约20分钟，在镍催化剂层上形成CNT。可以使用其他温度、气体、比例、压力和/或生长时间。
在另一实施例中，可以使用大约100-200瓦的RF功率、在大约20％甲烷、乙烯、乙炔或另一碳氢化合物稀释大约80％的氩、氢和/或氨中、在大约600到900℃的温度下使用PECVD大约8-30分钟在诸如镍、钴、铁等的金属催化剂籽晶层上形成CNT。可以使用其他温度、气体、比率、功率和/或生长时间。
在另一实施例中，可以使用CVD或PECVD在Si/Ge籽晶层上形成CNT。为了使用碳注入的Si/Ge晶种生长CNT，可以使用用氢气稀释的甲烷在近似850℃使用CVD技术近似10分钟。也可以使用其他碳前体(precursor)来形成CNT。可以使用任何其他适当的CNT形成技术和/或处理条件。
在替换实施例中，可以在介电层58b上喷射涂覆或旋转涂覆CNT悬胶来形成CNT层12。例如，使用喷射涂覆或旋转涂覆技术形成CNT材料的技术在Rueckes等的题为“Nanotube Films And Articles”的美国专利No.6706402中描述，为了所有目的通过引用将其全部内容合并于此。
在一些实施例中，CNT层12可以具有大约1纳米到大约1微米(或甚至几十微米)且更优选大约10到20纳米的厚度，虽然可以使用其他CNT材料厚度。CNT层12中的各个管的密度可以是例如大约6.6x103到大约1x106CNT/微米2，且更优选至少大约6.6x104CNT/微米2，虽然可以使用其他密度。例如，优选在CNT层12中具有至少大约10CNT且更优选至少大约100CNT(虽然可以使用更少的CNT、诸如1、2、3、4、5等或更多的CNT、诸如多于100)。
为了改进CNT层12的可逆电阻率切换特性，在一些实施例中，可能优选CNT层12的至少大约50％且更优选至少大约2/3的碳纳米管是半导电的。多壁CNT通常是金属的，而单壁CNT可以是金属的或半导电的。在一个或多个实施例中，可能优选CNT层12主要包括半导电的单壁CNT。在其他实施例中，CNT层12的少于50％的CNT可以是半导电的。
垂直对齐的CNT允许很少或没有横向导电的垂直电流。为了防止在相邻存储器单元之间形成横向或桥接导电路径，在一些实施例中，可以将CNT层12的各个管制造为基本上垂直对齐(例如，从而减少和/或防止存储器单元的状态被相邻存储器单元的状态和/或编程影响或“干扰”)。注意，该垂直对齐可以或可以不延伸过CNT层12的整个厚度。例如，在初始生长阶段期间，各个管的一些或大多数可以是垂直对齐的(例如，不接触)。但是，随着各个管在长度上垂直地增加，这些管的部分可以变得彼此接触，且甚至变为缠住或缠绕。
在一些实施例中，可能在CNT材料中有意建立缺陷来改进或另外调整CNT材料的可逆电阻率切换特征。例如，在形成了CNT材料层12之后，可以向CNT材料中注入氩、氮、O2或其他种类以在CNT材料中建立缺陷。在第二例子中，CNT材料可以经过或暴露于氩、氯、氮或O2等离子体(偏压的或化学的)以在CNT材料中有意建立缺陷。
在根据本发明的一些实施例中，在形成CNT层12之后，可以在沉积介电材料之前进行退火步骤。具体地，在真空中或出现一个或多个形成气体时，在从大约350℃到大约900℃的范围中的温度下进行退火大约30到大约180分钟。优选在大约80％(N2)∶20％(H2)混合物的合成气体中，在大约625℃进行退火大约一个小时。
适当的合成气体可以包括N2、Ar和H2中的一个或多个，而优选的合成气体可以包括具有高于大约75％N2或Ar以及低于大约25％H2的混合物。或者，可以使用真空。适当的温度的范围可以从大约350℃到大约900℃，而优选的温度的范围可以从大约585℃到大约675℃。适当的持续时间的范围可以从大约0.5小时到大约3小时，而优选的持续时间的范围可以从大约1小时到大约1.5小时。适当的压力的范围可以从1mT到大约760T，而优选的压力的范围可以从大约300mT到大约600mT。
在退火和电介质沉积之间优选的大约2小时的等待时间优选伴随退火的使用。斜向上的(ramp up)持续时间的范围可以从大约0.2小时到1.2小时，且优选在大约0.5小时和0.8小时之间。类似地，斜向下的持续时间的范围也可以从大约0.2小时到大约1.2小时，且优选在大约0.5小时和0.8小时之间。
虽然不想要被任何具体理论束缚，但是认为CNT材料可以随时间从空气中吸收水分。同样，认为潮湿可能增加CNT材料分层的可能性。在某些情况下，从CNT生长的时间到介电沉积、完全跳过退火具有2小时的等待时间也可能是可接受的。
并入这种在CNT形成后的退火优选考虑到在包括CNT材料的器件上存在的其他层，因为这些其他层也将经过退火。例如，在上述优选的退火参数将损坏其他层的情况下，退火可以省略，或可以调整其参数。可以在导致去除湿气而不损坏被退火的器件的层的范围内调整退火参数。例如，可以调整温度以停留在被形成的器件的整体热预算内。类似地，可以使用适合于具体器件的任何适当的合成气体、温度和/或持续时间。通常，可以用任何基于碳的层或包含碳的材料、诸如具有CNT材料、石墨、石墨烯(graphene)、无定形碳等的层来使用这种退火。
如先前讨论的，CNT材料通常具有粗糙的表面外形，具有明显的厚度变化，比如很多峰(peak)以及谷(valley)或空隙。因此，CNT材料可能难以蚀刻。另外，如果在CNT材料上方沉积诸如氮化钛的导电材料，导电材料可能渗透在CNT材料的表面中的空隙，并导致在导电材料和CNT材料下方的导体之间出现垂直短路。虽然可以通过平坦化来消除CNT材料的表面上的峰，但是在平坦化之后仍存在的任何谷或空隙可能阻碍存储器单元的制造。
因此，根据本发明，在CNT层的顶部上沉积介电层112，如图4E所示。例如，可以沉积近似100到1200埃、且在一些实施例中是微米的或更多的二氧化硅。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其他介电材料和/或其他介电层厚度。示例的低K电介质包括掺杂碳的氧化物、硅碳层等。
介电层112覆盖CNT层12，且基本上填充在CNT层12中的暴露的空隙中。在形成介电层112之后，使用平坦化处理来移除介电层112的部分，且平坦化CNT层12的表面。如图4F所示，平坦化步骤暴露了介电层58b和仍然在形态136内的CNT层12的部分。例如，可以使用CMP或回蚀(etchback)处理来平坦化介电层112和CNT层12。仍然在形态136中的CNT层12的部分将形成可逆电阻切换元件12。如图4F所示，在平坦化之后，CNT层12内的空隙仍然主要用介电材料112填充。
现在形成每个存储器单元的二极管结构。参考图4G，在可逆电阻切换元件12和介电层58b上方形成阻挡层24。阻挡层24可以是大约20到大约500埃、且优选大约100埃的氮化钛或诸如氮化钽、氮化钨的另一适当的阻挡层、一个或多个阻挡层的组合、与诸如钛/氮化钛、钽/氮化钽或钨/氮化钨堆栈结合的阻挡层等。可以使用其他阻挡层材料和/或厚度。
在沉积阻挡层24之后，用来形成每个存储器单元的二极管的半导体材料的沉积开始(例如，在图2A和图3中的二极管14)。每个二极管可以是如先前描述的垂直p-n或p-i-n二极管。在一些实施例中，从诸如多晶硅、多晶硅-锗合金、多晶锗或任何其他适当的材料的多晶半导体材料形成每个二极管。为了方便，在此描述多晶硅、向下指向的二极管的形成。将理解可以使用其他材料和/或二极管配置。
参考图4G，在形成阻挡层24之后，在阻挡层24上沉积重度掺杂的n+硅层14a。在一些实施例中，n+硅层14a在沉积时处于在非晶状态。在其他实施例中，n+硅层14a在沉积时处于多晶状态。可以使用CVD或另一适当处理来沉积n+硅层14a。在至少一个实施例中，例如可以从大约100到大约1000埃、优选大约100埃的具有大约1021cm-3的掺杂浓度的掺杂磷或砷的硅来形成n+硅层14a。可以使用其他层厚度、掺杂类型和/或掺杂浓度。例如可以通过在沉积期间使施主(donor)气体流动而就地掺杂n+硅层14a。可以使用其他掺杂方法(例如注入)。
在沉积n+硅层14a后，在n+硅层14a上形成轻度掺杂的本征的和/或无意掺杂的硅层14b。在一些实施例中，本征硅层14b在沉积时处于非晶状态。在其他实施例中，本征硅层14b在沉积时处于多晶状态。可以使用CVD或另一适当的沉积方法来沉积本征硅层14b。在至少一个实施例中，本征硅层14b可以是大约500到大约4800埃、优选大约2500埃的厚度。可以使用其他本征层厚度。
可以在沉积本征硅层14b之前在n+硅层14a上形成薄的(例如，几百埃或更少)锗和/或硅-锗合金层(未示出)，以防止和/或减少掺杂物从n+硅层14a移动到本征硅层14b中。这种层的使用在例如2005年12月9日提交的题为“Deposited Semiconductor Structure To Minimize N-Type Dopant DiffusionAnd Method Of Making”的美国专利申请序列号11/298,331(“331申请”)中描述，为了所有目的在此通过全部引用将其合并于此。
重度掺杂的p-型硅通过离子注入被沉积和掺杂，或者在沉积期间被就地掺杂以形成p+硅层14c。例如，可以使用地毯式(blanket)p+注入来将硼注入本征硅层14b中预定深度。示例的可注入的分子离子包括BF2，BF3，B等。在一些实施例中，可以使用大约1-5×1015离子/cm2的注入剂量。可以使用其他注入种类和/或剂量。另外，在一些实施例中，可以使用扩散处理。在至少一个实施例中，得到的p+硅层14c具有大约100-700埃的厚度，虽然可以使用其他p+硅层尺寸。
在形成p+硅层14c后，在p+硅层14c上沉积硅化物形成金属层52。示例的硅化物形成金属包括溅射(sputter)或另外沉积的钛或钴。在一些实施例中，硅化物形成金属层52具有大约10到大约200埃、优选大约20到大约50埃且更优选大约20埃的厚度。可以使用其他硅化物形成金属层材料和/或厚度。
在硅化物形成金属层52上方形成第一金属层18a，其可以包括氮化钛、氮化钽、氮化钨等，并形成第二金属层18b，其可以包括例如钨。金属层18a和18b可以用作在形成二极管14期间的硬模。金属硬模的使用在例如2006年5月13日提交的题为“Conductive Hard Mask To Protect Patterned FeaturesDuring Trench Etch”的美国专利申请序列号11/444,936(″′936申请″)中描述，为了所有目的在此通过全部引用将其合并于此。
在金属层18b上沉积阻挡层33。阻挡层33可以是大约20到大约500埃、且优选大约100埃的氮化钛或诸如氮化钽、氮化钨的另一适当的阻挡层、一个或多个阻挡层的组合、与诸如钛/氮化钛、钽/氮化钽或钨/氮化钨堆叠的其他层组合的阻挡层等。可以使用其他阻挡层材料和/或厚度。
然后，阻挡层33、硬模金属层18a-18b、硅化物形成金属层52、硅层14a-14c和阻挡层24被构图并被蚀刻到柱(pillar)132中，得到图4H所示的结构。例如，首先，蚀刻阻挡层33和硬模金属层18a-18b。蚀刻继续，蚀刻硅化物形成金属层52、硅层14a-c和阻挡层24。阻挡层33和硬模金属层18a-18b在硅蚀刻期间用作硬模。硬模是用于对下面层的蚀刻构图的被蚀刻层。以此方式，在单个光刻步骤中形成柱132。可以使用传统的平版印刷术技术和湿或干蚀刻处理来形成柱132。在图4A-4J中示出的实施例中，每个柱132包括p-i-n、向下指向的二极管14。可以类似地形成向上指向p-i-n二极管。
在形成了柱132之后，在柱132上沉积介电层58c来填充柱132之间的空隙。例如，可以沉积近似800到4500埃的二氧化硅，然后使用CMP或回蚀处理将其平坦化来形成平坦表面，得到图4I所示的结构。平坦表面包括由介电材料58c(如所示)分离的柱132的暴露的顶部表面。可以使用诸如氮化硅、氧氮化硅、低K电介质等的其他介电材料和/或其他介电层厚度。示例的低K电介质包括掺杂碳的氧化物、硅碳层等。
参考图4J，以与形成底部组的导体20相似的方式，可以在柱132上方形成第二组导体22。例如，如图4J所示，在一些实施例中，可以在沉积导电层40用于形成上部的第二组导体22之前在柱132上沉积一个或多个阻挡层和/或粘合层26。
可以由诸如通过任何适当的方法(例如，CVD、PVD等)沉积的钨、另一适当的金属、重度掺杂的半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等的任何适当的导电材料来形成导电层140。可以使用其他导电层材料。阻挡层和/或粘合层26可以包括氮化钛或诸如氮化钽、氮化钨的另一适当的层、一个或多个层的组合或任何其他适当的材料。沉积的导电层140和阻挡和/或粘合层26可以被构图并被蚀刻以形成第二导体22。在至少一个实施例中，第二导体22是在不同于第一导体20的方向上延伸的基本并行、基本共面的导体。
在本发明的其他实施例中，可以使用镶嵌处理来形成第二导体22，其中被形成、构图且蚀刻介电层以建立第二导体22的开口或空隙。导电层140和阻挡层26可以在形成第二导体22的开口或空隙期间减轻这种介电层的过度蚀刻的影响，防止二极管14的意外短路。可以用粘合层26和导电层140(如需要、和/或导电晶种、导电填充物和/或阻挡层)填充开口或空隙。然后，可以将粘合层26和导电层140平坦化以形成平坦表面。
在形成第二导体22之后，可以对得到的结构退火以结晶二极管14的沉积的半导体材料(和/或通过硅化物形成金属层52与p+区域14c的反应来形成硅化物区域)。在至少一个实施例中，可以在氮中以大约600到800℃、且优选在大约650和750℃之间的温度进行退火大约10秒钟到大约2分钟。可以使用其他退火时间、温度和/或环境。由于每个硅化物形成金属层区域52与p+区域14c反应而形成的硅化物区域可以在对形成二极管14的下面沉积的半导体材料退火(例如，将任何非晶半导体材料改变为多晶半导体材料和/或改进二极管14的整体晶体属性)期间用作“结晶模板”或“晶种”。从而提供了较低电阻率二极管材料。
上述描述仅公开了本发明的示例实施例。落入本发明的范围内的对以上公开的装置和方法的修改对本领域技术人员将时非常明显的。例如，在任何上述实施例中，CNT层12可以位于二极管14上方。
因此，虽然已经结合本发明的示例实施例公开了本发明，但是应该理解，其他实施例可以落入本发明的精神和范围内，如随后的权利要求所限定的。

Claims (23)

1.一种形成用在存储器单元中的平坦碳纳米管(“CNT”)电阻率切换材料的方法，所述方法包括：
沉积第一介电材料；
对第一介电材料构图；
蚀刻该第一介电材料来形成在该第一介电材料内的形态(feature)；
在该第一介电材料上沉积CNT电阻率切换材料，以用该CNT电阻率切换材料至少部分地填充该形态；
在该CNT电阻率切换材料上沉积第二介电材料；以及
平坦化该第二介电材料和该CNT电阻率切换材料以暴露在所述形态内的该CNT电阻率切换材料的至少一部分。
2.如权利要求1的方法，其中，在第一介电材料上沉积CNT电阻率切换材料包括使用喷射涂覆技术。
3.如权利要求1的方法，其中在第一介电材料上沉积CNT电阻率切换材料包括使用旋转涂覆技术。
4.如权利要求1的方法，其中在第一介电材料上沉积CNT电阻率切换材料包括：
在该第一介电材料上方形成籽晶层；以及
在该籽晶层上形成CNT电阻率切换材料。
5.如权利要求1的方法，其中，所述CNT电阻率切换材料包括具有空隙或谷的表面，且沉积第二介电材料包括基本填充所述空隙或谷。
6.如权利要求5的方法，其中，在平坦化之后，所述空隙或谷仍然基本用第二介电材料来填充。
7.如权利要求1的方法，还包括形成耦接于所述CNT电阻率切换材料的操控元件。
8.如权利要求7的方法，其中，所述操控元件包括薄膜晶体管。
9.如权利要求7的方法，其中，所述操控元件包括薄膜二极管。
10.一种使用权利要求1的方法而形成的存储器单元。
11.一种形成存储器单元的方法，所述方法包括：
在衬底上方形成形态；
通过以下步骤形成包括碳纳米管(“CNT”)电阻率切换材料的存储器元件：
在所述形态中形成CNT电阻率切换材料，其中，所述CNT电阻率切换材料的表面包括空隙或谷；以及
在该CNT电阻率切换材料上方形成介电材料，其中，所述介电材料基本上填充所述空隙或谷；以及
在所述衬底上方形成操控元件，其中，所述操控元件耦接于所述CNT电阻率切换材料。
12.如权利要求11的方法，还包括：
在所述衬底上方形成介电层；以及
在介电层中形成所述形态。
13.如权利要求11的方法，其中，所述存储器元件包括可逆电阻切换元件。
14.如权利要求11的方法，其中，所述操控元件包括p-n或p-i-n二极管。
15.如权利要求11的方法，其中，所述操控元件包括多晶二极管。
16.如权利要求11的方法，其中，形成所述CNT电阻率切换材料包括使用喷射涂覆技术。
17.如权利要求11的方法，其中，形成所述CNT电阻率切换材料包括使用旋转涂覆技术。
18.如权利要求11的方法，其中，形成所述CNT电阻率切换材料包括：
在所述衬底上方形成籽晶层；以及
在所述籽晶层上形成CNT电阻率切换材料。
19.如权利要求11的方法，其中所述操控元件包括一层或多层的硅，所述方法还包括在所述操控元件上方形成一个或多个金属层。
20.如权利要求19的方法，还包括蚀刻所述一个或多个金属层以及所述一层或多层的硅。
21.一种使用权利要求11的方法而形成的存储器单元。
22.一种使用权利要求11的方法而形成的存储器单元的阵列。
23.一种存储器单元，包括：
在衬底上方的形态；
在所述形态中的CNT电阻率切换材料，其中，所述CNT电阻率切换材料的表面包括空隙或谷；
在所述CNT电阻率切换材料上方的介电材料，其中，所述介电材料基本上填充所述空隙或谷；以及
在所述衬底上方的操控元件，其中，所述操控元件耦接于所述CNT电阻率切换材料。
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