TW201001629A - Memory cell that includes a carbon nano-tube reversible resistance-switching element and methods of forming the same - Google Patents

Memory cell that includes a carbon nano-tube reversible resistance-switching element and methods of forming the same Download PDF

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TW201001629A
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resistivity
forming
dielectric
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April D Schricker
Mark H Clark
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Sandisk 3D Llc
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Description

201001629 六、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體，且更拉 尺将疋而&係關於— 種包含一碳奈米管可逆電阻開關元件之 ά「思早疋及其形成 方法。 本申請案主張2008年4月U曰提出申請且題目為「在非 揮發性記憶體中碳奈米管膜之鑲嵌整合方法及由該方法开》 成之記憶體」之序列號為61/044,328之美國臨時專利申請 案之權益，該專利申請案出於各種目的而以全文引用的= 式併入本文中。 【先前技術】 已知由碳奈米管(CNT)材料形成之非揮發性記憶體。舉 例而言，以下專利申請案閣述一種包含-與-由CNT材料 形成之可逆電阻率開關元件串聯耦合 柄σ之一極體之可重寫非 揮發性記憶單元：2007年12月31曰楹Φ 月9徒出申請且題目為「採 用形成於底部導體上之選擇性製 一 &心峡余米官可逆電阻開 關元件之記憶單元及其形成方法 , ^成万法」之序列號為1 1,968,156 之美國專利申請案（「丨j 56申請宰 ._ 系」）该專利申請案出於 各種目的而以全文引用的方式併入本文中。 =而’由CNT材料製造記憶體裝置具有技術挑戰性，且 期望形成採用CNT材料之記憶體裝置之經改良之方法。 【發明内容】 中 根據本發明之一第一態樣，提供— 之平面CNT電阻率開關材料之方法 種形成用於記憶單元 ’該方法包含：（1)沈 139749.doc 201001629 積第-介電材料’⑺圖案化 第一介雷从财、 "电材枓，（3)蝕刻該 材枓，以在該第—介電材料内 — CNT電阻率門龆私h a /成特徵，（4)將 “羊開關材料沈積於該第一介電材料上，以 分地用該CNT電阻率開關材料填充該特徵，(5)將第二公電 材料沈積於該CNT電阻率開關材# ；， 电丨午開關材科上，及（6)平坦 "電材料及該CNT電阻率開關&料 ，士 關材枓，以曝露至少一部分該 特徵内之該CNT電阻率開關材料在。 β 方;據本發明之—第二態樣，提供—種形成-記憶單元之 =牛該方法包含··⑴在—基板上形成-龍，⑺藉由 乂下步驟形成一包括CNT電阻率開關材料之記憶元件⑷ 在該特徵中形成CNT電阻率開關材料，其中該咖電阻率 Z材料之一表面包括空洞或谷’及⑻在該CNT電阻率開 :材料上形成一介電材料’其中該介電材料實質上填充該 :洞或谷’及⑺在該基板上形成一引導元件，其中該引導 凡件係耦合至該CNT電阻率開關材料。 依據以下詳細說明、隨时請專利範圍及附圖，本發明 之其他特徵及態樣將變得更加顯而易見。 【實施方式】 已顯示某些CNT材料展示出可適合在非揮發性記憶體中 ^用之可逆電率開關特性。⑼，#(：Ντ材料用於形成 -記憶單元時’所沈積或生長之CNT材料通常具有一粗糙 表面形貌，其具有顯著之厚度變化，例如眾多峰及谷。 CNT材料之粗糙表面形貌可使得難以形成一記憶單元。舉 例而s，CNT材料之粗糙表面形貌可使得不過多蝕刻下伏 139749.doc 201001629 基扳便難以姓刻CNT材料，從而增加與其在積體電路中之 使用相關聯之製造成本及複雜性。另外，沈積於該CN丁材 料上之導電材料可穿透⑽材料之表面中之空洞且致使發 生垂直短路。雖然可藉由平坦化來移除CNT材料之表面: 之峰’但在平坦化之後保留之杯行欠+ 元之，造 何合或二洞可阻礙記憶單 根據本發明之實例性方法 攻種包含一由CNT材料形 成己憶元件之記憶單元。特定而言，根據本發明之實例 =法=以下步驟形成一記憶單元：形成一第一介電材 二@案化及蝕刻該第一介電層，以在該第一介電層内 形成一特徵，例如一通孔咬—，
一 溝軋，在该特徵中形成CNT 材料，在該CNT材料上形成_第：介電㈣層， CNT材料之表面中之空 ， 及平坦化該第二介電層及該 CNT材料，以曝露至少— s及肩 、 刀在β亥特妓内之該CNT材料。
以此方式’無需姓刻該CNT材料。該⑽材料可包含CNT 可逆電阻率開關材料(舉例而言)且包用於形成可逆 關元件。一引導元株 _ J如一極體）可被形成且係耦合 CNT材料。 口王成 些實施例中，藉由將—⑽懸浮液喷塗或旋塗 …"電層上及該特徵中以形成隨機CNT材料而形成 5亥⑽材料已知使用一喷塗技術來形成CNT材料及使用 一旋塗技術來形成CNT材粗。认杜、 m ;斗。於替代實例性實施例令， 由化學乳相沈積(「CVD」）、電漿增強CVD(「PECVD」）、 雷射蒸發、電弧放電或類似方法在一形成於該特徵中之 I39749.doc 201001629 CNT晶種層上選擇性地生長CNT材料。 實例性發明性記憶單元 圖1係-根據本發明所提供之—實例性記憶單元1〇之干 意性圖解。記憶單元10包含一輕合至—引導 電阻開關元件12。 j疋 獨顯电阻開關70件12包含一可逆電阻率開關材料(未單 Γ ::)，該可逆電阻率開關材料具有-可在兩個或更多 们狀恶之間進行可逆地切換之電阻率。舉例而言，元㈣ 之了逆電阻率開關材料在製造時可處. 初始低電阻率狀 彳/%加一第一電壓及/或電流時，該材料可切換至 阻率狀態。施加-第二電壓及/或電流可使該可逆 、， 臥电丨且手狀悲。另一選擇係，可 边電阻開關元件12在製造時可處y ' 一 太u奴 辰以呤了處於—初始高電阻狀態中， 在施加適當電壓及/或 ^ 拖5 , 電夺該円電阻狀態可逆地可切 換至一低電阻狀態。當用 態可表示—二元「。 己〖…中時’-個電阻狀 Γ1 一 〇」，而另一電阻狀態可表示一二元 」’但可使用兩個以上的資料/電 阻開關元件之々，1·咅留- 休用J逆％ 。U早7L之眾多可逆電率 闡述於（舉例而士 ηηπς & 午開關材枓及作業 ΐιΛΓ 月9日提出申請且題目為「包括 一桎體及電阻開關材料 11/125 _ , (]室寫5己憶早兀」之序列號為 ，之美國專利申請案（「，939申請案 申請案出於各種目的而 〜' 王乂）丨用的方式併入本文中。 使用之至少某些實施例中，使用一鑲嵌整合技術來 -積或生長之CNT材料形成可逆電阻開關元件 139749.doc 201001629 12。如下文將進一步闡述，使用—鑲嵌整合技術來形成該 CNT材料消除钱刻該CNT材料之需要。藉此簡化可逆電阻 開關7L件1 2之製造。 IV元件14可包含一薄膜電晶體、一二極體或藉由選擇 性地限制跨越及/或流經可逆電阻開關元件12之電壓及/或 電流而展示出非歐姆傳導之另—適合引導元件。以此方 式°己隐單70 10可用作一二或三維記憶體陣列之一部分且 可在不影響該陣列中其他記憶單元狀態之情形下將資料寫 入至記憶單元10及/或自記憶單元10讀取資料。 下文將參妝圖2A-3闡述記憶單元丨〇、可逆電阻開關元件 12及引導元件Μ之實例性實施例。 一 §己憶單元之實例性實施例 圖jA係:根據本發明之一實例性記憶單元…之簡化透視 圖。記憶單元10包含與二極體14串聯輕合於第一導體2〇與 第二導體22之間的可逆電阻開關元件12。記憶單元1〇亦包 含在製造期間可用作金屬硬遮罩之區域Η。於某些實施例 中可在可逆電阻開關元件12與二極體1 4之間形成一障壁 層24。另外，於某些實施例中，可在二極體14與硬遮罩區 域18之間形成-障壁層28，且可在硬遮罩區域18與第二導
體2 2之間形成一隆辟® 1 2 iriL 战P早土層33。障壁層24、28及33可包含氮化 鈦氮化纽、氮化鶴等等或其他適合障壁層。 曰可逆電阻開關元件12可包含一以碳為主之材料（未單獨 嘁不）’該以碳為主之材料具有一可在兩個或更多個狀態 之間進行可逆地切換之電阻率。於圖2A之實施例中，可逆 139749.doc 201001629 電阻開關元件12包含一 CNT可重寫電阻率開關材料。於某 二κ知例中，形成可逆電阻開關元件12之cNT材料中僅— 部分（例如一或多個細絲）可切換及/或係可切換的。
二極體14可包含任一適合二極體，例如一垂直多晶 或p i-n一極體（不淪疋该二極體之_n區域位於一 p區域上 (上指），或是該二極體之一 p區域位於—n區域上（下指））。 舉例而言，二極體Μ可包含一重摻雜η+多晶矽區域Ma、 一位於n+多晶石夕區域14a上之輕摻雜或一本徵（非故意摻雜） 多晶矽區域14b及一位於本徵區域14b面之重摻雜p+多晶矽 區域14c。應理解，可反轉n + &p+區域之位置。下文將參 照圖3闡述一極體14之實例性實施例。 於某些實施例中，硬遮罩區域18可包含：第一金屬層 18a，其可包含氮化鈦、氮化组、氮化鶴等等；及第二金 屬層⑽，其可包含嫣(舉例而言)。如下文將進一步闡述： 硬遮罩層心及撕可在二極體14形成期間用作一硬遮罩。 金屬硬遮罩之使用闡述於（舉例而言）以下專利申請案中： 2006年5月13曰提出申請且題目為「在溝槽蝕刻期間用以 保護經圖案化特徵之導電硬遮罩」之序列號為"/444州 之美國專利中請案（「，936巾請案」），該專利巾請案出於 各種目的而以全文引用的方式併入本文中。 第一及/或第二導體20、22可舍合权、在人·音 J岜3任一適合導電材料， 例如嫣、任-適當金屬、重摻雜半導體材料、—導带石夕化 物、一導電石夕化物-鍺化物、-導電鍺化物或類似：料。 於圖2A之實施财，第—及第：導體2q、22係軌道形狀且 139749.doc 201001629 沿不同方向延伸（例如，實質上彼此垂直）。可使用其他導 體形狀及/或組態。於某些實施例中，障壁層、黏合層、 抗反射塗層及/或類似層（未顯示）可與第一及/或第二導體 20、22—起使用以改良裝置效能及/或幫助裝置製造。 圖2B係一由複數個記憶單元i 〇(例如，圖2A之記憶單元 10)形成之一第一記憶體層級30之一部分之簡化透視圖。 為簡明起見，不單獨顯示可逆電阻開關元件12、二極體Μ 及障壁層24、28與33。記憶體陣列3〇係一「交叉點」陣 列，其包含耦合以多個記憶單元之複數個位元線（第二導 體22)及字線（第一導體2〇)(如圖所示）^可使用其他記憶體 陣列組態’如可使用多個記憶體層級。 舉例而言，圖2C係一單片三維陣列4〇a之一部分之一簡 化透視圖，該單片三維陣列包含一定位於一第二記憶體層 級44下面之第一記憶體層級42。記憶體層級42及料各自二 含成一交又點陣列之複數個記憶單元1〇。熟習此項技術= 應理解’第一與第二記憶體層級42與44之間可存在額外層 (例如’ -層間電介質），但為簡明起見未將其顯示於圖二 中。可使用其他記憶體陣列組態，如可使用額外記憶體層 級。於圖2C之實施例中，所有二極體可「指」向同一方向 (例如向上或向下，此取決於所採用之p_i-n二極體在該等 二極體底部還是頂部上具有一p型摻雜區域 :， } 促而間化二 極體製造。 舉例而言，於某些實施例中，可如題目為「a ^ 鬲密度三維 把fe單元」之第6,952,〇3〇號美國專利中所閣述來形成該等 139749.doc -10- 201001629 己u體層、.及4專利出於各種目的*以全文引用的方式併 入本文中。例如，一第一記憶體層級之上部導體可用作一 定位於該第一記憶體層級上面之第二記憶體層級之下部導 體，如圖2D中所圖解闡釋之替代實例性三維陣列4肋中所 示。於此等實施例中，毗鄰記憶體層級上之二極體較佳指 向相反方向，如以下美國專利申請案中所闡述：2〇〇7年3 月27日提出申請且題目為「具有大且均勻電流之大上指p_ ι-η二極體陣列」之序列號為1 1/692，151之美國專利申請案 (「’151申請案」）’該專利申請案出於各種目的而以全文 引用的方式併入本文中。舉例而言，如圖2D中所示，第一 記憶體層級4 2之二極體可係如箭頭a丨所指示的上指二極體 (例如，其中P區域位於該等二極體底部處），而第二記憶體 層級44之二極體可係如箭頭A2所指示的下指二極體（例 如，其中η區域位於該等二極體底部處），反之亦然。 一單片二維記憶體陣列係一種其中多個記憶體層級形成 於一單個基板（例如一晶圓）上而無需中間基板之記憶體陣 列。形成一個記憶體層級之層直接沈積或生長在一現有層 級或若干層級之層上。相反，已藉由在單獨基板上形成記 憶體層級並將該等記憶體層級黏合於彼此頂部上來構造堆 疊記憶體’如在Leedy的題目為「三維結構記憶體」之第 5,9 1 5,1 67號美國專利中所闡述。可在接合之前將該等基板 變薄或自該等記憶體層級移除，但由於該等記憶體層級初 始係形成於單獨基板上，因此此等記憶體並非真正的單片 三維記憶體陣列。 139749.doc 201001629 圖3係一圖2 A之記憶單元1 〇之一實例性實施例之剖視 圖° §己憶單元1 〇包含可逆電阻開關元件丨2、二極體丨4及第 一與第二導體2〇、22。可逆電阻開關元件丨2包含使用一下 文更§羊細闡述之鑲嵌整合技術形成之若干Cnt。 在可逆電阻開關元件12上形成二極體14。如上所述，二 極體14可係一垂直p_n或p_i_n二極體，其可係上指或下 指。於圖2D之實施例中（其中毗鄰記憶體層級共享導體）， 毗鄰記憶體層級較佳具有指向相反方向之二極體，例如一 第一記憶體層級之下指p_i_n:極體及一毗鄰之第二記憶體 層級之上指p-i-n二極體（反之亦然）。 右一極體14係由沈積矽（例如，非晶或多晶）形成，則可 在二極體14上形成一矽化物層5〇以使該沈積矽在製造時處 於-低電阻率狀態中。此一低電阻率狀態允許更容易地程 式化記憶單元1〇’ &乃因將該沈積矽切換至一低電阻率狀 態並不需要-大電壓。舉例而言’可將一石夕化物形成金屬 層52(例如鈦或鈷）沈積於p+多晶矽區域】4〇上。在一用以將 該沈積石夕（其形成二極體14)結晶之後續退火步驟（闡述於下 文中）期間，石夕化物形成金屬層52與二極心之沈積之石夕 相互作用以形成矽化物層50，從而消耗所有或一部分 物形成金屬層52。 …7 视艰攻金屬層52上
一金屬硬遮罩區域18。舉例A J而Q可在矽化物形成金 52上形成一障壁層18a及/或一導帝恳, 又 V电層18b。障壁層18a 含氮化鈦、氮化组、氮化物等等， ^ 且V電層18b可包 139749.doc -12- 201001629 或另一適合金屬層。 如下文將進一步闡述，障壁層18a及/或導電層i8b可在 一極體14形成期間用作_硬遮罩且可減輕在頂部導體η形 成期間可能發生之任一過蝕刻（如先前併入之，936申請案中 • 所闡述）。舉例而言，障壁層18a及導電層18b可經圖案化 . 及蝕刻，且隨後在蝕刻二極體14期間用作一遮罩。 在硬遮罩區域18上形成障壁層33。障壁層33可包含氮化 ζ ； 欽、氮化组、氮化鎮等等或其他適合材料。 在障壁層33上形成第二導體22。於某些實施例中，第二 導體22可包含一或多個障壁層及/或黏合層％以及一導電 層 1 40。 用於一記憶單元之實例性製造製程 圖4 AdK圖解闡釋在製造根據本發明之一第一記憶體層 級期間之一基板1〇〇之一部分之剖視圖。如下文將闡述， 該第一記憶體層級包含複數個記憶單元，每一記憶單元包 U 含一藉由在一基板上選擇性地製造CNT材料而形成之可逆 電阻開關元件。可在該第一記憶體層級上製造額外記憶體 層級（如先前參照圖2C-2D所闡述）。 參,¾圖4Α，圖中將基板1 〇〇顯示為已經歷數個處理步 驟。基板1 0 0可係任一適合基板，例如一石夕、錯、碎-鍺、 未摻雜、摻雜、體、絕緣體上矽（rSOI」）基板或者具有 或不具有額外電路之其他基板。舉例而言，基板1〇〇可包 含一.或多個η井或p井區域（未顯示）。 在基板100上形成一隔離層102。於某些實施例中，隔離 139749.doc -13- 201001629 層102可係—二夤 一 適合絕緣層。@1切、減切層或任一其他 在隔離層⑽形成之後，在隔離層⑽ 1〇4(例如，蕻Α榀饰尸上 风 4 δ層 丄藉由物理氣相沈積〇」）或另一方 例而言，黏合層彳1 # + 之㈠… 约至約500埃、且較佳約1 〇〇埃 …鈦或另一適合黏合層，例如氮化组、氮化鶴、—或 多㈣合層之組合或類似層。可採用其他黏合層材料及/ 或厚度。於某些實施例中，黏合層104可係可選的。 在黏合層104形成之後’將-導電層⑽沈積於黏合層 104上。導電層1〇6可包含任一適合導電材料，例如鎢或另 一適當金屬、重摻雜半導體材料、一導電矽化物、一導電 矽化物-鍺化物、一導電鍺化物或藉由任一適合方法（2 如，CVD、pVD等等）沈積之類似材料。於至少一個實施 例中，導電層106可包括約200至約2500埃之鎢。可使用其 他導電層材料及/或厚度。 在導電層106形成之後，圖案化及蝕刻黏合層ι〇4及導電 層106。舉例而言，可藉助一軟或硬遮罩使用習用微影技 術及濕式或幹式蝕刻處理來圖案化及蝕刻黏合層1〇4及導 電層1 06。於至少一個實施例中，黏合層！ 〇4及導電層〗〇6 經圖案化及触刻以形成實質上平行、實質上共面導體 20(如圖4A中所示）。導體2〇之實例性寬度及/或導體2〇之間 的間距介於自約200至約2500埃之範圍内，但可使用其他 導體寬度及/或間距。 在已形成導體20之後’在基板上形成一介電層58a以 139749.doc •14- 201001629 填充導體2 0之間的空洞’如圖4 A申所示。舉例而言，可將 約3000-7000埃之二氧化矽沈積於基板1〇〇上並使用化學機 械研磨（「CMP」）或一回蝕製程將其平坦化以形成一平面 表面110。平面表面1〇〇包含由介電材料58a分離之導體2〇 之已曝露頂表面（如圖所示）。可使用其他介電材料（例如氮 化石夕、氧氮化碎、低K電介質等等）及/或其他介電層厚 度。貫例性低K電介質包含摻碳氧化物、矽碳層或類似 層0
於本發明之其他實施财，彳使用—镶嵌製程來形成導 體20 ’於δ亥鑲後製程中，形成、圖案化及姓刻介電層w 以形成導體20之開口或空洞。隨後可用黏合層丨〇4及導電 層1〇6(及/或-導電晶種、導電填料及以障壁層（若需要）） 來填充該等開口或空洞。隨後可平坦化黏合層1〇4及導電 層H)6以形成平面表面⑴。於此—實施例中黏合層⑽ 將給每一開口或空洞之底部或側壁加襯。 在平U匕之後，使用一鑲嵌整合技術來形成可逆電阻開 關 7C 件 12。常 jp. -a- , _ 58b “ 表面U〇上形成-介電層 58b，如圖4B中所示。舉例而 j將、勺20〇%至約1微米 沈積於基板100上以形成介電層58b 他介電材料（例如氮切、氧氮切、低吏L、 或其他介電岸戶 ;丨夤寺寺）及/ 層厗度。貫例性低K電介質包含摻碳氧化物 矽碳層或類似層。 反虱化物、 參照圖4C，圖案化及韻刻介電層58 支 使用任-適合方法來形成特徵136。於至„。可 孓主夕—個實施例 139749.doc 15 201001629 中，將一光阻劑層（未顯示）沈積於介電層58b上，且使用一 遮罩來圖案化介電層58b頂部上之光阻劑。使經圖案化光 阻劑顯影以在該光阻劑中形成一㈤σ (例如，—溝槽），透 過該開口蝕刻介電層58b直至曝露出下伏導體2〇〇隨後移 除該光阻劑，從而留下介電材料58b及特徵丨36。 參如、圖4D，藉由在介電層58b上及至少部分地在特徵ι36 内形成CNT而形成_可逆電阻開關元件12。在剩餘之論述 中，可逆電阻開關元件12亦將稱為匚]^丁層丨2。 可藉由任—適合方法來形成CNT層12。於某些實施例 中可藉由將一 CNT晶種層（未顯示）沈積於特徵丨36底部上 且在垓CNT SB種層上選擇性地製造cNT材料來形成cNT層 12。该CNT晶種層可係一促進cNT形成之層，例如經粗糙 化孟屬氮化物之一單個層’例如經表面粗糙化之氮化鈦或 氮化由塗佈有一金屬觸媒之光滑或經表面粗趟化 之金屬氮化物形成之多層結構、一金屬觸媒（例如鎳、 鈷、鐵等等）之一單個層，或一非金屬矽_鍺晶種層。本文 中所用矽-鍺或r Si/Ge」指代一包含任一比率之矽 (Sl」）與錯（「Ge」）之沈積或以其他方式形成之材料或 包含呈任一次序之富Si及富Ge層之薄膜或奈米微粒島之分 層壓層。用於在CNT晶種層上選擇性地製造CNT材料之實 例性技術闇述於以下專利申請案中：2〇〇9年3月25日提出 申β且題目為「採用選擇性製造之碳奈米管可逆電阻開關 兀件之§己憶單元及其形成方法」之序列號為12/410,771之 美國專利申請案；2〇〇9年3月25日提出申請且題目為「採 139749.doc •16· 201001629 用形成於底部導體上之選擇性製造之碳奈米 管可逆電阻開 關元件之δ己憶單元及其形成方法」之序列號為1 1 〇 7的 之吳國專利申請案；2007年12月31日提出申請且題目為 知用形成於底部導體上之選擇性製造之碳奈米管可逆電 阻開關元件之記憶單元及其形成方法」之序列號為 1 1/968,156之美國專利申請案；2〇〇7年12月31日提出申請 且題目為「具有平坦碳奈米管層之記憶單元及其形成方 法」之序列號為^/96^59之美國專利申請案；及2〇〇7年 12月31日提出申請且題目為「採用選擇性製造之碳奈米管 可逆電阻開關元件之記憶單元及其形成方法」之序列號為 1 1/968,154之美國專利申請案，該等專利申請案中之每一 者出於各種目的而以全文引用的方式併入本文中。 於一個實例性實施例中，可在一約675至7〇〇t：之溫度 下，於以一約100 sccm之流率之二甲苯、氬氣、氫氣、及/ 或二茂鐵中持續約30分鐘，藉由CVD在一 TiN晶種層上形 成CNT。可使用其他溫度、氣體、流率及/或生長時間。 於另一實例性實施例中，可在一約65(rc之溫度下，於 在一約5.5托之壓力下之約2〇。/。之乙烯及8〇%之氬氣中持續 約20分鐘，藉由CVD在一鎳觸媒層上形成CNT。可使用其 他溫度、氣體、比率、壓力及/或生長時間。 於又一實施例中，可在一約600至9〇(rc之溫度下，於使 用一約100-200瓦特之RF功率之用約80〇/〇之氬氣、氫氣及/ 或氨氣稀釋之約20〇/。之甲烷、乙烯、乙炔或另—烴中持續 約8-30分鐘，使用PECVD在一金屬觸媒晶種層（例如鎳、 139749.doc 17 201001629 姑、鐵等等）上形成CNT。可使用其他溫度、氣體、比 率、功率及/或生長時間。 於再—實施例中’可使用CVD或PECVD在一 Si/Ge晶種 層上开》成CNT。為使用植入碳之Si/Ge晶種來生長cnt，可 在約850°C、使用以％氣體稀釋之甲烷、持續約1〇分鐘而 使用一 CVD技術。亦可使用其他碳前驅物來形成CNT。可 使用任何其他適合之CNT形成技術及/或處理條件。 於另-實施例中’可將— CNT懸浮液噴塗或旋塗於介電 層58b上來形成（：>^丁層12。舉例而言，使用噴塗或旋塗技 術來形成CNT材料之技術闡述於Rueckes 米管膜及物件」之第6风術號美國專利中，該=出: 各種目的而以全文引用的方式併入本文中。 於某些實施例中’咖層12可具有^奈米至…微米 (且甚至數十微米）、且更佳約邮⑽奈米之厚度， 使用其他CNT材料厚度。c_2中個別管之密度兴 例而言）約_〇3至約lxl〇6cNTs/微米2、且更至少: :6xl:4CNTs/微米2,但可使用其他密度。舉例而J 佳之情形係衝層12中具有至少約1G個CNT、a。 約100個CNT(但可採用更少CNT(例如i2、3更佳至少 等）或更多CNT(例如100個以上））。 3、4、5個等 為改良CNT層12之可逆電阻率開關特性， 中，⑽層12之碳奈米管中，較佳至少約5。。』貫細例 少約2/3係半導電的。多壁CNT通常係 二且更佳至 係金屬的或半導電的。於—或：而—可 貫轭例中，對於CNT層 139749.doc -18- 201001629 12而言較佳之情形可係主要包含半導電之單壁CNT。於其 他實施例中’ CNT層12中少於50%之CNT可係半導電的。 垂直對準之CNT允許幾乎不橫向傳導之垂直電流。為防 止在®th鄰記憶單元之間形成橫向或橋接傳導路徑，於某此 實施例中，可將<：]^丁層丨2之個別管製造為實質上垂直對準 (例如，藉此減少及/或防止一記憶單元之狀態受毗鄰記憶 單兀之狀態及/或程式化影響或「干擾」）。應注意，此垂 直對準可或可不延伸CNT層12之整個厚度。舉例而言，在 初始生長階段期間，該等個別管中之一些或大多數可係垂 直對準（例如，不觸及）。然而，隨著該等個別管之長度垂 直增加，該等管之若干部分可彼此接觸，且甚至纏結或纏 繞在一起。 於某些實施例中，可故意在該CNT材料中形成缺陷以改 良或以其他方式調整該CNT材料之可逆電阻率開關特性。 舉例而5 ’在已形成CNT材料層12之後，可將氬氣、氮 氣、〇2或另一物種植入至該CNT材料中以在該cNT材料中 形成缺陷。於一第二實例中，可使該CNTM料經受或曝露 至一氬氣、氣氣、氮氣或〇2電漿（偏壓的或化學的）以故意 在5亥CNT材料中形成缺陷。 於根據本發明之某些實施例中，在(：^^丁層丨2形成之後， 可在沈積介電材料之前執行一退火步驟。特定而言，可在 一自約350°C至約900t之範圍中之溫度下，在一真空中或 存在一或多種形成氣體之情形下執行該退火持續約3 〇至約 180分鐘。較佳在約625°C下，在約8〇%(n2) : 2〇%(h2)之形 139749.doc •19· 201001629 成氣體混合物巾執行該退火持續約-個小時。 適合形成氣體可包含N2、ArAH2中之—或多者，而較佳 ^成氣體可包含一具有高於約75%之N2或Ar及低於約25% 之Η?之此&物。另一選擇係，可使用一真空。適合溫度可 "於自約350 C至約_°C之範圍θ，而較佳溫度可介於自 約585 C至約675。(：之範圍内❶適合持續時間可介於自約 0.5小時至約3小時之範圍内，而較佳持續時間可介於自約 1小時至約1.5小時之範圍内。適合壓力可介於自約丨爪丁至 約760 T之範圍内，而較佳壓力可介於自約3〇〇瓜丁至約 mT之範圍内。 退火與電介質沈積之間的較佳約為2小時之一排隊等待 時間較佳伴隨著該退火之使用。一斜升持續時間可介於自 約0.2小時至約u小時之範圍内且較佳在約〇 5小時與〇.8小 日可之間。類似地’一斜降持續時間亦可介於自約〇.2小時 至約1.2小時之範圍内且較佳在約〇.5小時與〇.8小時之間。 雖然並不期望受限於一特定理論，但據信Cnt材料可隨 時間自空氣中吸收水分。同樣，據信濕氣可增加CNT材料 之脫層之可能性。於某些情形中，具有自CNT生長之時至 電介質沈積（完全跳過退火）之為2小時之一排隊等待時間亦 係可接受的。 併入此一 CNT形成後退火較佳考量存在於包含該CNT材 料之裝置上之其他層’此乃因此等其他層將亦經受該退 火。舉例而言，可省略該退火或可調節其參數，其中上述 車父佳退火參數將損壞其他層。可在導致濕氣之移除而不損 139749.doc •20- 201001629 壞經退火裝置之層的範 j祀固内調即該等退火參 將溫度調節為保持在一裝 σ，可
.被形成之一總體熱預算内。同 樣’可使用適於_特宗驻 J …主“ 特疋裝置之任何適合形成氣體、溫声及 或持4間。—般而言，此—退火可 : 層或含碳材料(例如具有CNT材料、石墨、 碳等等之層）一起使用。 土烯、非日日 如先前所論述’ CNT材料 a ^ e5.. r 、吊具有一粗糙表面形貌，其
具有顯者之厚度變化，例如 ^ ^ k |夕竽以及合或空洞。因此， 可難以蝕刻CNT材料。另外，—、曾 ★ 1 外右一導電材料（例如氮化鈦） 沈積於該CNT材料上，|,j # ^ π ' 主^ 則D玄導電材料可穿透該CNT材料之 之空洞且致使該導電材料與該CNT材料下方之一莫 體之間發生垂直短路。雖 ' j糟由千坦化來移除CNT材料 上之峰’但在平坦化之後保留之任何谷或空 礙記憶單元之製造。 1 因此’根據本發明’將一介電層m沈積於CNT層頂部 上’如圖4E中戶斤示。舉例而言，可沈積約ι〇〇至約咖 埃、且於某些實施例中-微米或更多之二氧化矽。可使用 其他介電材料（例如氮化碎、氧氮化石夕、低κ電介質等等） 及/或其他介電層厚度。實例性低Κ電介質包含摻碳氧化 物、矽碳層或類似層。 2電層112覆蓋0^丁層12且實質上填充CN 丁層12中之已 曝露空洞。在介電層112形成之後”吏用—平坦化製程來 移除介電層112之若干部分且平坦化之表面。如 圖4F中所示，該平坦化步驟曝露介電層58b及CNT層12中 139749.doc 201001629 保留在特徵136内之部分 蝕製程來平坦化介電層】 在特徵1 3 6中之部分將形 中所示，在平坦化之後， 料112實質上填充。 。舉例而言，可使用CMP或一回 12及⑶丁層12。CNT層12中保留 成可逆電阻開關元件]2。如圖4F CNT層12内之空洞保持由介電材 現在已形成每一記憶單元之_ 心一極體結構。參照圖4G，在 可逆電阻開關元件1 2及介電a μ π上 包層58b上形成一障壁層24。障 壁層24可係約20至約500埃、日护，Λ 疾且較佳約埃之氮化鈦或另 一適合障壁層’例如氮化紐、氮化鶴、-或多個障壁居之 組合、組合其他層之障壁層（例如鈦/氮化鈦、组/氮化组或 鎢/氮化鎢堆疊或類似堆疊）。可 J J抓用其他障壁層材料及/或 厚度。 在沈積障壁層24之後，開始沈積用以形成每-記憶單元 之二極體之半導體材料（例如’圖2从3中之二極體⑷。 每一二極體可係如先前所闡述 . 土直Ρ-η或p+n二極 體。於某些實施例中，每一— —極體由一多晶半導體材料 (例如多晶…多晶石夕-鍺合金、乡晶鍺)或任-其他適合 材料形成。為方便起見，本文中闡述一多晶矽下指二極體 之形成。應理解’可使用其他材料及/或二極體植態。 參照圖4G，在障壁層24形成之後，將一重換雜Μ石夕層 Ua沈積於障壁層24上。於某些實施例中，叫層…在沈 積時處於-非晶狀態中。於其他實施例中，n烤層—在 沈積時處於—多晶狀態中。可採用cvd或另—適合製程來 沈積n+矽層14a。於至少-個實施例中，矽層14a可由 139749.doc •22· 201001629 (舉例而言）具有一約〗〇21 ,3 ^ 埃、| Cm之摻雜濃度之約丨〇〇至約丨〇〇〇 度、^約⑽埃之摻磷或珅之石夕形成。可使用其他層厚 又 > 雜類型及/或摻雜濃度。 雜，舉例對夕層…進行原位推 装Μ 3猎由在沈積期間流人-施主氣體。可使用 其他摻雜方法（例如，植入）。 之後’在…14a上形成一輕摻雜、 Μ 4 = 1意摻㈣層14 b。於某些實施例中，本徵石夕 禮 1石夕声&積時處於—非晶狀態中。於其他實施例中，本 l、^、4b在沈積時處於—多晶狀態中。可採用CVD或另 、：沈積方法來沈積本徵石夕層i 4 b。於至少—個實施例 ’本徵石夕们4b之厚度可係約5〇〇至約_ 测埃。可使用其他本徵層厚度。 仏約 可在沈積本徵石夕層14b之前於n+石夕層14a上形成一薄（例 如’數百埃或更少）鍺及/切-鍺合金層（未顯示）以防止及/ 或減少摻雜劑自叫層14a遷移至本财層⑽中。此—層 之^ M述於（舉例而言）以下專利申請案中：2005年12月9 提出申π且題目為「用以最小化N型摻雜劑擴散之沈積 半導體結構及其製作方法」之序列號為li/298,33i之 專利申凊案（「’331申請案」）’該申請案出於各種目的而 以全文引用的方式併入本文中。 藉由離子植入來沈積重摻雜p型矽並對其進行摻雜或在 沈積期間對其進行原位摻雜以形成一 P+石夕層14c。舉例而 5，可採用—毯覆P+植入將硼植入本徵矽層14b内達—預 定深度。實例性可植入分子離子包含BF2、BF3、B等等。 139749.doc •23- 201001629 於某些實施例中，可採用— η · 旦 1 5χ1υ - lons/cm之植入劍 里。可使用其他植入物種及/或 X 里。此外，於某些實施 例中，可採用一擴散製程。於 .n ^ ^ ^ 芏〆一個貫施例中，所產峰 之P+矽層14c具有一約100_7〇〇埃 矽層尺寸。 、之厗度，但可使用其他P + 在PW形成之後，將1夕化物形成金屬層52沈積 :::層14c上。實例㈣化物形成金屬包含_或以其 他方式沈積之鈦或鈷。於某此眚 、 ^ 呆二只施例中，矽化物形成金屬 盾52具有—約1〇至約200埃、魴 r ^ 鉸佳約20至約50埃且更佳約 度。、度。可使用其切化物形成金屬層材料及/或厚 舉例而言，在石夕化物形成金屬層52上形成—第 叫其可包含氮化鈦、氮化鈕、氮化鹤等等）及—第二全^ 層18b(其可包含鎢）。金屬層18& ,, Λ ^ 了在一極體14形成期 曰1用作一硬遮罩。金屬硬遮罩 .早之使用闡述於（舉例而言）以 下專利申請案中：2006年5月13a捭山* 4 月13日棱出申請且題目為「在 溝槽蝕刻期間用以保護經圖案化特徵之導電硬遮罩」之序 列號為1 1/444,936之美國專利申請幸「 m 月案（936申請案」），該 J申δ月案出於各種目的而以全文$丨+ ^王文引用的方式併入本文 tp 〇 將一障壁㈣沈積於金屬層1813上。障壁層33可係約2〇 約_埃、且較佳約1〇〇埃之氣化欽或另一適合障壁層， 例如氮化钽、氮化鎢、一或多個障壁 θ <、、且合、組合其他 曰之障壁層（例如鈇/氮化鈦、鈕/氮化钽 ~ 4鶴/亂化嫣堆疊 139749.doc -24 - 201001629 或類似堆疊）。可採用其他障壁層材料及/或厚度。 隨後將障壁層33、硬遮罩金屬層^讣、矽化物形成 金屬層52、矽層14a_14c及障壁層以圖案化及蝕刻成柱 ⑴，從而形成圖4H中所示之結構。舉例而言，首先，蝕 刻障壁層33及硬遮罩金屬層18a韻。繼續錢刻以兹刻 石夕化物形成金屬層52、石夕層14a_c及障壁層“。障壁層Μ 及硬遮罩金屬層l8a_18b在矽蝕刻期間用作一硬遮罩。一 硬遮罩係-用於圖案化—下伏層之㈣之經㈣層。以此 方式’在一單個光微影步驟中形成柱132。可採用習用微 影技術及濕式或幹式㈣處理來形成柱⑴。於圖4Α·Μ中 所圖解闡釋之實施例中，每一柱132包含一 一下指二極 體14。可以類似方式形成上指^丨心二極體。 在已形成柱132之後，將一介電層58c沈積於柱132上以 填充柱U2之間的空洞。舉例而言，可沈積約8〇〇4埃 ϋ 之二氧化矽且隨後使用CMP或一回蝕製程將其平坦化以形 成一平面表面，從而形成圖41中所圖解闡釋之結構。該平 面表面包含由介電材料58c分離之柱132之已曝露頂表面 (如圖所不）。可使用其他介電材料（例如氮化矽、氧氮化 夕低K屯貝等等）及/或其他介電層厚度。實例性低κ電 介質包含摻碳氧化物、矽碳層或類似層。 參照圖4J，可以一類似於形成底組導體2〇之方式在柱 132上形成一第二組導體22。舉例而言，如圖〇中所示， 於某些實施例中，可在沈積—用以形成上部、第二組導體 22之導電層140之前將一個或多個障壁層及/或黏合層％沈 139749.doc •25- 201001629 積於柱132上。 導電層140可由任一適合導電材料（例如鶴、另—適人金 屬、重摻雜半導體材料、—導電⑦化物、—導切化口物-鍺化物、-導電鍺化物或藉由任一適合方法(例如， CVD、PVD料）沈積之類似材料）形 <。可使用1他導電 層材料。障壁層及/或黏合層26可包含氮化鈦或另一適合 層，例如氮化钽、氮化鎢、一或多個層之組合、或任何装 他適合材料。可圖案化及#刻沈積導電層14〇以及障壁及/ 或黏合層26以形成第二導體22。於至少—個實施例中，第 二導體22係沿一不同於第一導體2〇之方向延伸 行、實質上共面導體。 、、 於本發明之其他實施例中，可使用—鑲嵌製程來形成第 二導體22 ’於該鑲嵌製程中，形成、圖案化及蝕刻一介電 層以形成第二導體22之開口或空洞。導電層14〇及障壁層 2 6可在第二導體2 2之開口或空洞形成期間減輕過触刻此一 介電層之影響，從而防止二極體14之意外短接。可用黏合 層26及‘包層14〇(及/或一導電晶種、導電填料及/或障壁 層（若而要））來填充該等開口或空洞。隨後可平坦化黏合層 26及導電層14〇以形成一平面表面。 在第一導體22形成之後，可將所產生之結構退火以使二 極體14之沈積半導體材料結晶（及/或藉由矽化物形成金屬 層52與p+區域14c之反應而形成矽化物區域）。於至少一個 實施例中，可在—約600至800。〇、且更佳約65〇與75〇。(：之 間的溫度下於氮氣中執行該退火持續約1〇秒至約2分鐘。 139749.doc -26· 201001629 可使用其他退火時間、溫度及/或環境。因々— 成金屬層區域52與p+區域〗4c反應而形 母矽化物形 在退火期間用作下伏的沈積半導體#料^化物區域可 之「結晶模板」或「晶種」（例如，將任;/成曰二極體14) 料改變至多曰车道脚u』丨 ' 非晶半導體材 科文山…體材料及/或改良二極體“之整 特性）。猎此提供更低電阻率之二極體材料。 曰曰 上文說明僅揭示本發明之實例 e ^ η Λ j f Λ鈀例。熟習此項技術 者將易於明瞭歸屬於本發明範田壽内之對以上所揭示設備及 方法之修改。例如，於以上實施例中之任一者中，CNT層 12可位於二極體14上。 口此雖然本文已結合本發明之實例性實施例來揭示本 發明’但應理解’其他實施例可歸屬於由以下中請專利範 圍界定之本發明精神及範疇内。 【圖式簡單說明】 依據結合以下圖式考量之以上詳細說明，可更清楚地理 解本舍明之特徵’所有圖式中相同之參考編號表示相同之 元件，且圖式申： 圖1係一根據本發明之一實例性記憶單元之圖示； 圖2Α係一根據本發明之一實例性記憶單元之簡化透視 圖； 圖2Β係一由複數個圖2八之記憶單元形成之一第一實例 性記憶體層級之—部分之簡化透視圖； 圖2C係一根據本發明之一第一實例性三維記憶體陣列之 一部分之簡化透視圖； 139749.doc -27- 201001629 圖2D係-根據本發明之一第二實例性三維記憶體陣列之 一部分之簡化透視圖； 圖3係-根據本發明之一記憶單元之—實例性實施例之 刮視圖；及 圖4A-4J隨闡釋在根據本發明之_單個記憶體層級之 —貝例性製造期間之一基板之一部分之剖視圖。 【主要元件符號說明】 10 記憶單元 12 可逆電阻開關元件 14 引導元件 14a 重摻雜n+多晶矽區域 14b 輕摻雜或本徵（非故意 14c 重摻雜p+多晶矽區域 18 硬遮罩區域 18a 第一金屬層 18b 第二金屬層 20 第一導體 22 第二導體 24 障壁層 26 障壁層及/或黏合層 28 障壁層 30 第一記憶體層級 33 障壁層 40a 單片三維陣列 晶石夕區域 139749.doc -28- 201001629 40b 三維陣列 42 記憶體層級 44 記憶體層級 50 矽化物層 52 石夕化物形成金屬層 58 介電層 58a 介電層 58b 介電層 58c 介電層 100 基板 102 隔離層 104 黏合層 106 導電層 110 平面表面 112 介電層 132 柱 136 特徵 140 導電層 139749.doc - 29 -

Claims (1)

  1. 201001629 七、申請專利範圍： 1 ·種形成—用於記愴單开> 1 開關材料之方法，”二之平面碳奈米管㈣電阻率 必方法包括： 沈積第一介電材料； 圖案化該第一介電材料； 蝕刻該第一介電材料 特徵； 该第—介電材料内形成— 將CNT電阻率開關材料 至少邱八仏《 …亥弟—介電材料上，以 芏^邛分地用該C：N1^ 上以 將第二入Μ 關材料填充該特徵； —7丨電材料沈積於該CNT電阻率開 平坦仆兮》_入 手開關材料上；及 一化該弟—介電材料及該cNT 曝露至少一邛八/ i 率開關材料，以 2.如請求項丨之方本NT電阻率開關材料。 項1之方法，其中將CNT電阻 ^ +開關材料沈積於該 電材料上包括使用一噴塗技術。 3·如叫求項1之方法，其中將CNT電阻率η 第—開關材料沈積於該 丨電材料上包括使用一旋塗技術。 4. 如請求項丨之方法，將cnt ^入〜 +開關材料沈積於該 弟一介電材料上包括·· 在δ亥第一介電材料上形成一晶種層；及 在該晶種層上形成CNT電阻率開關材料。 5. 如請求们之方法’其中該CNT電阻率開關材料包括一呈 有空洞或谷之表面，且沈積該第二介電材料包括實質上 填充該空洞或谷。 、、 6. 如請求項5之方法，其中在平坦化 便’该空洞或谷保 139749.doc 201001629 持貝貝上由該第二介 ,^ , 1電材料填充。 如Μ未項1之方法，龙 ., L1 “進—步包括形成一耦合至該CNT電 8. 9. 阻羊開關材料之弓丨導元件。 包 如請求項7之方法’其 ^ t# t II 7 ^ °〆引導兀件包括一薄膜電晶體。 戈口月承項7之方法， 體。 ，、中該引導元件包括一薄膜二極 10·—種使用如請求項} η 接f 之方法形成之記憶單元。 π·—種形成一記憶 之方法，該方法包括： 在—基板上面形成—特徵； 藉由以下步驟开；士、 材料之記憶元件/ ~匕括碳奈米管（CNT)電阻率開關 電阻Ϊ:材徵Γ成CNT電阻率開關材料，*中該咖 革開關材科之表面包括空洞或谷；及 ，八Γ亥CNT電阻率開關材料上形成-介電材料，” §亥介電材料實質上填充該空洞或谷；及 ^ 在該基板上形成—引道— ,Γχττ 丨νπ件，其中該引導元件係耦合 至邊CNT電阻率開關材料。 祸 12_如請求項11之方法，其進-步包括： 在該基板上形成一介電層；及 在该介電層中形成該特徵。 13.如請求項11之方法，1由 元件 "中該s己憶元件包括可逆電阻開關 M·如請求項u之方法，其 引導元件包括p-n或p-卜n二極 體。 1 139749.doc 201001629 15. 16. 如請求項11之方法， 如請求項11之方法， 括使用~喷塗技術。 其中該引導元件包括多晶二極體。 其中形成該CNT電阻率開關材料包 阻率開關材料包 阻率開關材料包 1 7·如請求項1丨之方法’其中形成該Cnt電 括使用一旋塗技術。 1 8.如請求項丨丨之方法，其中形成該CNT電 括： 在该基板上面形成一晶種層；及 在該晶種層上形成CNT電阻率開關材料。 19.如请求項丨丨之方法，其中 爲Ή V兀件包括一或多個矽 屬層。 ¥7C件上形成一或多個金 2〇_:請求項19之方法，其進-步包括餘刻該一或多個金屬 層及β亥一或多個秒層。 _ " 21. 一種使用如請求項u之方法形成之記憶單元。 22. 一：使：如請求項Μ方法形成之記憶單元陣列。 23. —種&己憶單元，其包括： 位於基板上之特徵； ^於該特徵巾之⑽電阻” 阻率開關材料之-表面包括空洞或谷；上亥⑽電 位於該CNT電阻率開關材 心 電材料實質上填充該Π㈣；及” 4料’其中該介 位於該基板上之引導元 該CNT電阻率開關材料。 、中該引導元件係搞合至 139749.doc
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