KR100855975B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 저항성 메모리 재료막을 이용한 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명의 실시예에 따른 반도체 메모리 소자는 기판 상에 형성된 라인 형태의 제 1 배선; 제 1 배선의 상부 표면을 노출시키는 제 1 비아홀을 구비하는 제 1 층간 절연막; 제 1 비아홀 내에 형성되고 제 1 배선과 전기적 연결되며, 일정한 높이를 갖는 복수의 저항성 메모리 재료막들; 및 저항성 메모리 재료막들과 전기적으로 연결된 라인 형태의 제 2 배선을 포함하며, 저항성 메모리 재료막들은, 각각 인접한 저항성 메모리 재료막들이 기판에 대하여 수직한 방향으로 서로 다른 비저항 프로파일을 갖도록 배치된다.
저항성 메모리 소자, 교차점(cross point) 구조, 비휘발성 메모리 소자
Description
도 1a는 저항성 메모리 재료를 이용한 종래의 비휘발성 메모리 소자를 나타내는 사시도이며, 도 1b는 도 1a의 선(ⅠB-ⅠB)을 따라 절취한 단면도이다.
도 2a는 본 발명의 실시예들에 따른 저항성 메모리 재료막(300)을 포함하는 반도체 메모리 소자를 나타내는 사시도이며, 도 2b는 도 2a의 선(ⅡA-ⅡA)을 따라 절취한 단면도이다. 도 2c 및 도 2d는 본 발명의 실시예에 따른 저항성 메모리 재료막의 비저항 프로파일을 나타내는 그래프이다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 방법을 나타내는 사시도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 도시하는 사시도이다.
도 5a는 본 발명의 다른 실시예들에 따른 저항성 메모리 재료막을 포함하는 반도체 메모리 소자를 나타내는 사시도이며, 도 5b는 도 5a의 선(ⅤA-ⅤA)을 따라 절취한 단면도이다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 방법을 나타내는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 기판 200: 제 1 배선
300: 저항성 메모리 재료막 400: 제 2 배선
500: 층간 절연막 PV: 프로그래밍 영역
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 재료막을 이용한 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍이 가능한 비휘발성 메모리로서 일괄 소거가 가능한 플래시 메모리 소자가 널리 사용되고 있다. 이러한 플래시 메모리 소자는 플로팅 게이트 상에 제어 게이트를 중첩시킴으로써, 단일 MOS 트랜지스터형 메모리 셀을 실현할 수 있는 점에서 저비용의 고집적 메모리 소자를 제공할 수 있는 이점이 있다. 그러나, 메모리 소자에 대한 제조 비용의 절감과 고집적화에 대한 요구는 플래시 메모리만으로 충족되지 않으며, 최근 제조 비용을 더욱 절감시키고 집적도를 증가시킬 수 있는 저항성 메모리 재료를 이용한 새로운 메모리 셀 구조를 갖는 메모리 소자가 활발하게 연구되고 있다.
저항성 메모리 재료란 2 가지 안정한 저항성 상태(bi-stable resistive state)를 갖는 재료이다. 저항성 메모리 재료는 인가되는 전기적 펄스에 의해 발생하는 주울열(Joule heat)로 인하여 비정질 또는 결정질 상태를 갖게 되어, 저항성 상태가 가역적으로 스위칭될 수 있는 재료이다. 저항성 메모리 재료에 있어서, 비정질 상태는 전기 저항이 크고, 결정질 상태는 전기 저항이 작기 때문에, 이러한 저항 차이는 읽기 모드에서 프로그래밍 상태 또는 소거 상태인지를 검출하는데 이용될 수 있다.
도 1a는 저항성 메모리 재료를 이용한 종래의 비휘발성 메모리 소자(60)를 나타내는 사시도이며, 도 1b는 도 1a의 선(ⅠB-ⅠB)을 따라 절취한 단면도이다.
도 1a 및 도 1b를 참조하면, 종래의 비휘발성 메모리 소자(60)는 반도체 기판(10) 상에 형성된 라인 타입의 워드 라인(20) 상에 제 1 배선(20)에 전기적으로 연결된 저항성 메모리 재료막(40)을 구비한다. 저항성 메모리 재료막(40)은 층간 절연막(50)의 비아홀(H) 내에 국소적으로 형성되고, 층간 절연막(50) 상에 형성된 라인 타입의 비트 라인(40)에 전기적으로 연결된다.
이와 같이 워드 라인(20)과 비트 라인(40)이 교차하는 위치(cross point; 이하 교차점이라 함)에 저항성 메모리 재료막(30)이 배치되는 어레이 구조를 갖는 반도체 메모리 소자(60)를, 일반적으로, 교차점 비휘발성 메모리 소자라 한다. 디자인룰의 축소에 의해 교차점 사이의 간격이 감소됨에 따라, 선택된 교차점(a)에서 수행되는 프로그래밍 또는 소거 동작시 발생하는 주울열은 층간 절연막(50) 또는 워드 라인(20) 또는 비트 라인(40)을 통하여 인접하는 다른 교차점(b)에도 전달될 수 있다.
예를 들면, 비정질 상태의 인접한 다른 교차점(b)이 선택된 교차점(a)으로부터 전달된 주울열에 의해 결정질 상태가 되어, 선택되지 않는 교차점(b)에서 소거 동작이 수행될 수 있다. 이와 같이, 인접하는 교차점들(a, b) 사이에서 발생하는 열간섭 효과는 교차점 비휘발성 메모리 소자의 집적도를 증가시키는 데에 있어서 중대한 장해 요인이 되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 프로그래밍 또는 소거 동작시 발생하는 주울열에 의해 인접하는 교차점들 사이에서 발생할 수 있는 간섭 효과를 개선할 수 있는 저항성 메모리 재료막을 이용한 비휘발성 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 프로그래밍 또는 소거 동작시 발생하는 주울열에 의해 인접하는 교차점들 사이에서 발생할 수 있는 간섭 효과를 개선할 수 있는 저항성 메모리 재료막을 이용한 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 소자는, 기판 상에 형성된 라인 형태의 제 1 배선; 상기 제 1 배선의 상부 표면을 노출시키는 비아홀을 구비하는 제 1 층간 절연막; 및 상기 비아홀 내에 형성되고 상기 제 1 배선과 전기적 연결되며 일정한 높이를 갖는 복수의 저항성 메모리 재료 막들을 포함하며, 상기 저항성 메모리 재료막들은, 각각 인접한 상기 저항성 메모리 재료막들이 상기 기판에 대하여 수직한 방향으로 서로 다른 비저항 프로파일을 갖도록 배치될 수 있다.
본 발명의 일부 실시예에서, 상기 복수의 저항성 메모리 재료막은 하부 측에 높은 비저항 영역을 가지는 저항성 메모리 재료막과 상부 측에 높은 비저항 영역을 갖는 저항성 메모리 재료막이 서로 인접하도록 배치될 수 있다. 본 발명의 일부 실시예에 있어서, 상기 저항성 메모리 재료막의 상기 비저항 프로파일은 저항성 메모리 재료막에 주입된 불순물의 농도 프로파일에 의해 결정될 수 있다.
본 발명의 일부 실시예에서, 상기 저항성 메모리 재료막은 GeSbTe계 합금 재료로 이루어질 수 있다. 일부 실시예에서, 상기 불순물은 저항성 메모리 재료막 내에 서로 다른 깊이에 주입된 비금속 원소 또는 금속 원소일 수 있다.
본 발명의 일부 실시예에서, 상기 저항성 메모리 재료막들은 복수의 행들과 복수의 열들로 이루어진 어레이 형태로 배치되며, 홀수 행들과 홀수 열들의 교차점 및 짝수 행들과 짝수 열들의 교차점에는 상기 저항성 메모리 재료막의 제 1 깊이에 높은 비저항 영역이 형성되고, 홀수 행들과 짝수 열들의 교차점 및 짝수 행들과 홀수 열들의 교차점에는 상기 저항성 메모리 재료막의 상기 제 1 깊이와 다른 제 2 깊이에 높은 비저항 영역이 형성될 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 인접하는 저항성 메모리 재료막들 사이에 상기 기판에 수직한 방향으로 상기 저항성 메모리 재료막의 비저항 프로파일이 다르기 때문에, 서로 인접하는 저항성 메모리 재료막의 프로그래밍 영역 사이 의 거리가 증가된다.
본 발명의 일부 실시예에서, 상기 반도체 메모리 소자는 상기 비아홀 내에 상기 제 1 배선과 상기 저항성 메모리 재료막 사이에 배치된 하부 전극을 더 포함할 수 있다. 또한, 본 발명의 일부 실시예에서, 상기 반도체 메모리 소자는 상기 비아홀 내에 상기 제 1 배선과 상기 저항성 메모리 재료막 사이에 도전성 플러그 또는 다이오드를 더 포함할 수도 있다. 또한, 본 발명의 일부 실시예에서, 반도체 메모리 소자는 상기 저항성 메모리 재료막과 상기 제 2 배선 사이에 형성된 상부 전극을 더 포함할 수 있다. 본 발명의 일부 실시예에 따르면, 저항성 메모리 재료막에 의한 열적 간섭 효과를 억제할 수 있을 뿐만 아니라, 다이오드에 의해 전기적 간섭 효과를 억제할 수 있는 이점이 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 상부에 라인 형태의 제 1 배선이 형성된 기판을 제공하는 단계; 상기 제 1 배선 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 내에 상기 제 1 배선의 상부 표면을 노출시키는 비아홀을 형성하는 단계; 및 상기 비아홀 내에, 상기 기판에 대하여 수직한 방향으로 서로 다른 비저항 프로파일을 갖는 복수의 저항성 메모리 재료막을 형성하는 단계를 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 저항성 메모리 재료막을 형성하는 단계는, 상기 비아홀을 매립하는 저항성 메모리 재료층을 증착하는 단계; 상기 층간 절연막의 상부 표면이 노출되도록 상기 저항성 메모리 재료층을 평탄화하는 단계; 및 상기 평탄화된 저항성 메모리 재료층들 내에 서로 다른 깊이를 갖는 불순물층을 형성 하는 단계를 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 서로 다른 깊이를 갖는 불순물층을 형성하는 단계는, 상기 층간 절연막 상에 상기 저항성 메모리 재료층의 상부를 교번하여 노출시키는 제 1 홀을 갖는 제 1 마스크막을 형성하는 단계; 이온주입 마스크로서 상기 제 1 마스크막을 사용하여 노출된 저항성 메모리 재료층의 제 1 깊이에 불순물층을 형성하는 단계; 상기 제 1 깊이에 불순물층이 형성된 저항성 메모리 재료층에 인접하는 저항성 메모리 재료층의 상부 표면을 노출시키는 제 2 홀을 갖는 제 2 마스크막을 형성하는 단계; 및 이온주입 마스크로서 상기 제 2 마스크막을 사용하여, 노출된 저항성 메모리 재료막 내에 제 1 깊이와 다른 제 2 깊이로 불순물층을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에서, 상기 서로 다른 깊이를 갖는 불순물층을 형성하는 단계는, 상기 층간 절연막 상에 상기 저항성 메모리 재료층의 상부를 교번하여 노출시키는 제 3 홀을 갖는 제 3 마스크막을 형성하는 단계;
스크린 이온주입 마스크로서 상기 제 3 마스크막을 사용하여, 상기 제 3 홀에 의해 노출된 상기 저항성 메모리 재료층과 상기 노출된 저항성 메모리 재료층에 인접하는 저항성 메모리 재료층 내에, 각각 제 1 깊이 및 상기 제 1 깊이보다 작은 제 2 깊이에 불순물층을 동시에 형성하는 단계를 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 저항성 메모리 재료층은 GeSbTe계 합금 재료로 이루어질 수 있다. 일부 실시예에서, 상기 불순물은 상기 저항성 메모리 재료층 내에 서로 다른 깊이에 주입된 비금속 원소일 수 있다. 다른 실시예에서, 상 기 불순물은 상기 저항성 메모리 재료층 내에 서로 다른 깊이에 주입된 금속 원소일 수 있다.
본 발명의 일부 실시예에서, 상기 복수의 저항성 메모리 재료막을 형성하는 단계 이전에, 상기 비아홀 내에 하부 전극을 형성하는 단계를 더 수행할 수 있다. 또한, 본 발명의 일부 실시예에서, 상기 비아홀 내에 하부 전극을 형성하는 단계 이전에, 상기 비아홀 내에 상기 제 1 배선과 전기적으로 연결되는 도전성 플러그 또는 다이오드를 형성하는 단계를 더 수행할 수도 있다.
또한, 본 발명의 일부 실시예에서, 복수의 저항성 메모리 재료막을 형성하는 단계 이후에, 상기 저항성 메모리 재료막 상에 상기 저항성 메모리 재료막과 전기적으로 연결된 라인 형태의 제 2 배선을 형성하는 단계를 더 수행할 수도 있다. 또한, 상기 라인 형태의 제 2 배선을 형성하는 단계 이전에, 상기 저항성 메모리 재료막 상에 상부 전극을 형성하는 단계를 더 포함할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것 이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 2a는 본 발명의 실시예들에 따른 저항성 메모리 재료막(300)을 포함하는 반도체 메모리 소자(1000)를 나타내는 사시도이며, 도 2b는 도 2a의 선(ⅡA-ⅡA)을 따라 절취한 단면도이다. 도 2c 및 도 2d는 본 발명의 실시예에 따른 저항성 메모리 재료막(310, 320)의 비저항 프로파일을 나타내는 그래프이다.
도 2a 및 도 2b를 참조하면, 반도체 메모리 소자(1000)는 기판(100) 상에 형성된 라인 형태의 제 1 배선(200); 제 1 배선(200)의 상부 표면을 노출시키는 비아홀(H)을 구비하는 층간 절연막(500), 비아홀(H) 내에 형성되어 제 1 배선(200)과 전기적으로 연결되고 일정한 높이를 갖는 복수의 저항성 메모리 재료막(300) 및 저항성 메모리 재료막(300)과 전기적으로 연결된 라인 형태의 제 2 배선(400)을 포함한다. 제 1 배선(200)과 제 2 배선(400)은 교차되어 각각 워드 라인 및 비트 라인 으로 이용될 수 있다.
도 2a 및 도 2b에 도시된 서로 인접하는 저항성 메모리 재료막들(310, 320)은 각각 도 2c 및 도 2d에 도시된 바와 같이, 기판(100)에 대하여 수직한 방향, 즉, 저항성 메모리 재료막(300)의 높이에 따라, 서로 다른 비저항 프로파일을 가질 수 있다. 본 발명의 일부 실시예에서, 복수의 저항성 메모리 재료막(300) 중 일부(310)는 저항성 메모리 재료막(310)의 하부 측에 높은 비저항 영역을 가질 수 있으며, 이들(310)에 인접한 다른 저항성 메모리 재료막들(320)은 상부 측에 높은 비저항 영역을 가질 수 있다.
일반적으로, 저항성 메모리 재료막이 반도체 기판에 대하여 수직한 방향으로 균일한 비저항 프로파일을 갖는 경우에 프로그래밍 영역은 저항성 메모리 재료막의 중간 영역이 될 수 있다. 그러나, 본 발명의 일부 실시예에서와 같이, 저항성 메모리 재료막(300)의 비저항 프로파일이 균일하지 않은 경우에는, 상대적으로 높은 비저항을 갖는 영역에서 프로그래밍 또는 소거 동작이 수행될 수 있다. 따라서, 일부 저항성 메모리 재료막(310)에서는 하부 측이 프로그래밍 영역(PV)이 되며, 인접하는 다른 저항성 메모리 재료막(320)에서는 상부 측이 프로그래밍 영역(PV)이 된다.
본 발명의 일부 실시예에 따르면, 서로 인접하는 저항성 메모리 재료막(310, 320)의 프로그래밍 영역(PV) 사이의 거리(L)는 저항성 메모리 재료막(310, 320) 사이의 간격(D)보다 더 증가될 수 있다. 식 1은 본 발명의 일부 실시예에 따른 프로그래밍 영역(PV) 사이의 거리(L)를 정량화하는 식이다.
[식 1]
L = (D2 + Δh2)1/2, 여기서 D는 인접하는 저항성 메모리 재료막(310, 320) 사이의 거리이며, Δh는 프로그래밍 영역(PV)의 높이 차이이다.
식 1에 나타낸 바와 같이, 프로그래밍 영역(PV)의 높이 차이(Δh)는 프로그래밍 영역의 열전달 경로를 증가시킬 수 있는 인자가 될 수 있다. 예를 들면, 인접하는 저항성 메모리 재료막들(310, 320)의 프로그래밍 영역(PV)의 높이 차이(Δh)가 인접하는 저항성 메모리 재료막들(310, 320) 사이의 거리(D)와 동등한 경우, 프로그래밍 영역(PV) 사이의 거리는 저항성 메모리 재료막들(310, 320) 사이의 거리(D)에 비하여 40 % 이상 증가될 수 있다.
이와 같이, 증가된 프로그래밍 영역(PV) 사이의 거리(L)는 인접한 저항성 메모리 재료막들(310, 320) 사이의 열전달 경로를 실질적으로 증가시켜, 선택된 저항성 메모리 재료막(a)에서 프로그래밍 동작 또는 소거 동작이 일어날 때, 선택되지 않은 인접한 저항성 메모리 재료막(b)에서 발생할 수 있는 프로그래밍 동작 또는 소거 동작과 같은 오동작을 방지할 수 있다.
다시, 도 2a를 참조하면, 서로 다른 비저항 프로파일을 갖는 저항성 메모리 재료막들(310, 320)이 인접하는 어레이를 갖는 반도체 메모리 소자를 제공하기 위하여, 본 발명의 일부 실시예에 따르면, 홀수 행들(..., M2n -1, M2n +1,...)과 홀수 열들(..., N2n -1, N2n +1, N2n +3,...)의 교차점(a) 및 짝수 행들(..., M2n, M2n +2,...)과 짝수 열들(..., N2n, N2n +2, N2n +4,...)의 교차점(a)에는 하부 측에 프로그래밍 영역(PV) 을 갖는 저항성 메모리 재료막(310)들이 배치되고, 홀수 행들(..., M2n -1, M2n +1,...)과 짝수 열들(..., N2n, N2n +2, N2n +4,...)의 교차점(b) 및 짝수 행들(..., M2n, M2n+2,...)과 홀수 열들(..., N2n -1, N2n +1, N2n +3,...)의 교차점(b)에는 상부 측에 프로그래밍 영역(PV)을 갖는 저항성 메모리 재료막들(320)이 배치될 수 있다.
본 발명의 일부 실시예에서, 저항성 메모리 재료막(300)으로서 비정질상과 결정질상 사이에 가역적으로 스위칭이 가능한 GeSbTe계 재료, 예를 들면, GeSb2Te3, Ge2Sb2Te5, GeSb2Te4를 사용할 수 있다. 이외에도, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2Te3Sb, GeSbTePd, AgInSbTe 등이 저항성 메모리 재료막(300)에 적용될 수 있다.
상기 저항성 메모리 재료 내에 불순물 원소로서 비금속 원소, 예를 들면, B, C, N, O, Si 또는 이들로 조합된 원소들를 첨가함으로써, 저항성 메모리 재료막(300)의 높이 방향에 따라 비저항 프로파일을 변화시킬 수 있다. 또는, 상기 GeSbTe계 재료 내에 불순물 원소로서, 금속 원소인 Ta, Sn, In, Ti 또는 이들로 조합된 원소들을 첨가함으로써 저항성 메모리 재료막(300)의 높이 방향에 따라 비저항 프로파일을 변화시킬 수도 있다. 이와 같이 서로 다른 비저항 프로파일을 갖는 저항성 메모리 재료막을 포함하는 반도체 메모리 소자는 다음과 같은 제조 방법에 의해서 제조될 수 있다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 방법을 나타내는 사시도이다.
도 3a를 참조하면, 먼저, 기판(100) 상에 예를 들면, 알루미늄 또는 텅스텐과 같은 금속 재료로 이루어진 라인 형태의 제 1 배선(200)을 형성한다. 이후, 제 1 배선(200) 상에 층간 절연막(500)을 형성하고, 제 1 배선(200)의 상부 표면을 노출시키는 비아홀(도 2b의 H 참조)을 형성한다. 다음으로, 비아홀(H)을 매립하도록 저항성 메모리 재료층을 증착한다. 이후, 층간 절연막(500)의 상부 표면이 노출될 때까지 상기 저항성 메모리 재료층을 화학기계적연마(CMP) 공정 또는 에치백 공정에 의해 평탄화한다. 이후, 후술하는 바와 같이, 평탄화된 저항성 메모리 재료층들(300L) 내에 서로 다른 깊이를 갖는 불순물층을 형성하여 서로 다른 비저항 프로파일을 갖는 저항성 메모리 재료막을 형성할 수 있다.
도 3b를 참조하면, 본 발명의 일부 실시예에서, 평탄화된 저항성 메모리 재료층들(300L) 내에 서로 다른 깊이를 갖는 불순물층을 형성하기 위하여, 먼저 층간 절연막(500) 상에 상기 저항성 메모리 재료층(300L)을 교번하여 노출시키는 홀(h)을 갖는 제 1 마스크막(M1)을 형성할 수 있다. 예를 들면, 홀수 행들(..., M2n -1, M2n+1,...)과 짝수 열들(..., N2n, N2n +2, N2n +4,...)의 교차점(b) 및 짝수 행들(..., M2n, M2n +2,...)과 홀수 열들(..., N2n -1, N2n +1, N2n +3,...)의 교차점(b)에 배치된 저항성 메모리 재료층(300L)을 노출시키는 홀(h)을 갖도록 제 1 마스크막(M1)을 형성할 수 있다. 제 1 마스크막((M1)은 포토레지스트로 이루어질 수 있다.
이후, 이온주입 마스크로서 제 1 마스크막(M1)을 사용하여, 노출된 저항성 메모리 재료층(300L), 예를 들면, 교차점(b)에 배치된 저항성 메모리 재료층(300L)의 제 1 깊이, 예를 들면, 상부 측에 불순물층을 형성할 수 있다.
도 3c를 참조하면, 이후, 제 1 마스크막(M1)을 제거하고, 층간 절연막(500) 상에, 상기 제 1 깊이에 불순물층이 형성된 저항성 메모리 재료막(320)에 인접하는 저항성 메모리 재료층(300L), 예를 들면, 홀수 행들(..., M2n -1, M2n +1,...)과 홀수 열들(..., N2n -1, N2n +1, N2n +3,...)의 교차점(a) 및 짝수 행들(..., M2n, M2n +2,...)과 짝수 열들(..., N2n, N2n +2, N2n +4,...)의 교차점(a)에 배치된 저항성 메모리 재료층(300L)을 노출시키는 홀(h)을 갖도록 제 2 마스크막(M2)을 형성할 수 있다. 제 2 마스크막(M2)은 포토레지스트로 이루어질 수 있다.
이후, 이온주입 마스크로서 제 2 마스크막(M2)을 사용하여, 노출된 저항성 메모리 재료층(300L), 예를 들면, 교차점(a)에 배치된 저항성 메모리 재료층(300L)에 상기 제 1 깊이와 다른 제 2 깊이로, 예를 들면, 하부 측에 불순물층을 형성할 수 있다. 그 결과, 서로 다른 비저항 프로파일을 갖는 복수의 저항성 메모리 재료막들(310, 320; 300)을 형성할 수 있다. 이후, 상기 불순물층을 활성화하기 위한 열처리가 더 수행될 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 도시하는 사시도이다.
도 4를 참조하면, 본 발명의 다른 실시예에서는, 층간 절연막(500) 상에 상기 저항성 메모리 재료층(300L)을 교번하여 노출시키는 홀(h)을 갖는 제 3 마스크막(M3)을 형성할 수 있다. 예를 들면, 홀수 행들(..., M2n -1, M2n +1,...)과 홀수 열들(..., N2n -1, N2n +1, N2n +3,...)의 교차점(a) 및 짝수 행들(..., M2n, M2n +2,...)과 짝수 열들(..., N2n, N2n +2, N2n +4,...)의 교차점(a)에 배치된 저항성 메모리 재료층(300L)을 노출시키는 홀(h)을 갖도록 제 3 마스크막(M3)을 형성할 수 있다. 제 3 마스크막은, 예를 들면, 당해 기술분야에서 잘 알려진 바와 같이, 실리콘 질화물 또는 실리콘 산화물등으로 이루어질 수 있다.
이후, 스크린 이온주입 마스크로서 제 3 마스크막(M3)을 사용하여, 불순물을 저항성 메모리 재료층(300L) 내에 서로 다른 깊이의 불순물층을 동시에 형성할 수 있다. 예를 들면, 한번의 이온주입에 의해 주입되는 불순물이 동일한 에너지를 갖더라도 제 3 마스크막(M3)의 스크린 효과에 의해, 상부에 제 3 마스크막(M3)이 덮고 있는 교차점(b)의 저항성 메모리 재료층(300L)은 상부 측에 불순물층이 형성되며, 상부가 제 3 마스크막(M3)의 홀(h)에 의해 노출된 교차점(a)의 저항성 메모리 재료층(300L)은 하부 측에 불순물층이 형성될 수 있다.
이후, 층간 절연막(500) 상에 저항성 메모리 재료막(300L)과 전기적으로 연결된 라인 형태의 제 2 배선(400)을 형성하여, 기판에 대하여 수직한 방향으로 서로 다른 비저항 프로파일을 갖는 복수의 저항성 메모리 재료막(300)을 포함하는 반 도체 메모리 소자를 제공할 수 있다.
이하, 도 2a 및 도 2b를 참조하여 개시된 실시예들와 같이, 인접하는 저항성 메모리 재료막(310, 320) 사이의 열간섭 효과를 억제할 수 있는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 개시한다.
도 5a는 본 발명의 다른 실시예들에 따른 저항성 메모리 재료막(300)을 포함하는 반도체 메모리 소자(2000)를 나타내는 사시도이며, 도 5b는 도 5a의 선(ⅤA-ⅤA)을 따라 절취한 단면도이다.
도 5a 및 도 5b를 참조하면, 본 발명의 일부 실시예에 따른 반도체 메모리 소자(2000)의 저항성 메모리 재료막들(310, 320)은 각각 도 2c 및 도 2d를 참조하여 상술한 바와 같이, 기판(100)에 대하여 수직한 방향, 즉, 저항성 메모리 재료막(300)의 높이에 따라, 서로 다른 저항 프로파일을 가질 수 있다. 본 발명의 일부 실시예에서, 복수의 저항성 메모리 재료막(300) 중 일부(310)는 저항성 메모리 재료막(310)의 하부 측에 높은 비저항 영역을 가질 수 있으며, 이들(310)에 인접한 다른 저항성 메모리 재료막들(320)은 상부 측에 높은 비저항 영역을 가질 수 있다.
본 발명의 일부 실시예에서, 반도체 메모리 소자(2000)는 도 2a 및 도 2b에 도시된 반도체 메모리 소자(1000)와 달리, 제 1 배선(200)과 저항성 메모리 재료막(300) 사이에 하부 전극(210)을 더 포함할 수 있다. 본 발명의 일부 실시예에서, 하부 전극(210)은, 사용되는 저항성 메모리 재료막(300)과 접촉 특성 및 전기적 특성을 고려하여 귀금속계 재료, 예를 들면, 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어질 수 있다. 또한, 본 발명의 다른 실시예에서는, 하부 전극(210)은 폴리실리콘, 텅스텐(W), 타이타늄 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어질 수 있다.
또한, 반도체 메모리 소자(2000)는 제 1 배선(200)과 저항성 메모리 재료막(300) 사이에 좌측 도면에 도시된 도전성 플러그(220) 또는 우측 도면에 도시된 다이오드(230)를 더 포함할 수 있다. 선택된 교차점(a)에서 프로그래밍 또는 소거 동작이 수행될 때, 누설 전류에 의해 선택되지 않은 인접 교차점(b)에서 프로그래밍 또는 소거를 위한 전류가 누설될 수 있다. 이와 같이 선택되지 않은 인접 교차점(b)으로 누설 전류가 흐르면, 실제 선택된 교차점(a)에 충분한 전류가 흐르지 못하여 선택된 교차점(a)의 프로그래밍 또는 소거 동작이 실패될 수 있다.
본 발명의 일부 실시예들에서는, 제 1 배선(200)과 저항성 메모리 재료막(300) 사이에 다이오드(230)를 직렬 연결시킴으로써 누설 전류에 의한 오동작을 방지할 수 있다. 본 발명의 실시예에 따른 반도체 메모리 소자는 제 1 배선(100)과 저항성 메모리 재료막(300) 사이에 다이오드(230) 대신에 서로 직렬 연결된 도전성 플러그(220) 및 다이오드(230)를 포함할 수도 있다. 다이오드와 같이 정류 작용을 할 수 있는 다른 소자들이 적용될 수도 있다.
본 발명의 일부 실시예에 따르면, 기판(100)에 대하여 수직한 방항에 따라 비저항 프로파일이 서로 다른 저항성 메모리 재료막들을 인접 배치하고, 제 1 배선과 저항성 메모리 재료막 사이에 다이오드(220)를 더 배치함으로써 선택된 교차점(a)과 선택되지 않은 인접하는 교차점(b) 사이의 열적 및 전기적 간섭이 억제될 수 있다. 본 발명의 실시예에 따라 서로 다른 비저항 프로파일을 갖는 저항성 메모리 재료막(300) 및 다이오드(220)를 포함하는 반도체 메모리 소자(2000)는 다음과 같이 제조될 수 있다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 6a를 참조하면, 기판(100) 상에 라인 형태의 제 1 배선(200) 및 층간 절연막(500)을 형성하고, 이후 제 1 배선(200)의 상부 표면을 노출시키는 비아홀(H)을 형성한다. 다음으로, 좌측 도면에 도시된 바와 같이 층간 절연막(500) 상에 도전성 폴리실리콘과 같은 도전층을 증착하여 비아홀(H)을 매립하고, 이후 플라즈마 식각 공정을 수행하여 도전성 플러그(220)를 형성할 수 있다.
또는, 우측 도면에 도시된 바와 같이, 층간 절연막(500) 상에 폴리실리콘과 같은 반도성 재료층을 증착하여 비아홀(H)을 매립하고, 이후, 플라즈마 식각 공정을 수행하여 비아홀(H) 바닥의 일부를 매립하는 반도성 재료막을 형성한다. 이후, N 형 및 P 형 불순물 이온을 순차 주입하여 P-N 접합을 갖는 다이오드(230)를 형성할 수 있다. 이후, 주입된 불순물 이온을 활성화하기 위해 열처리 공정을 더 수행할 수도 있다.
도 6b를 참조하면, 도전성 플러그(220) 또는 다이오드(230) 상에 하부 전극(210)을 더 형성할 수 있다. 전술한 도전성 플러그(220)의 형성 공정과 유사하게, 예를 들면, 층간 절연막(500) 상에 비아홀(H)을 매립하는 하부 전극층을 형성한 후, 상기 하부 전극층에 대한 플라즈마 식각 공정을 수행하여 비아홀(H) 내에 리세스된 하부 전극(210)을 형성할 수 있다.
도 6c를 참조하면, 하부 전극(210) 상에 비아홀(H)을 매립하도록 저항성 메모리 재료층을 증착할 수 있다. 이후, 화학기계적연마(CMP) 공정 또는 에치백 공정에 의해 층간 절연막(500)의 상부 표면이 노출될 때까지 상기 저항성 메모리 재료층을 평탄화한다. 이후, 도 3a 내지 도 4를 참조하여 설명한 바와 같이, 적합한 마스크막 및 이온 주입 공정에 의해 기판(100)에 대하여 수직한 방향에 따라 서로 다른 비저항 프로파일을 갖는 저항성 메모리 재료막들(310, 320; 300)을 형성할 수 있다.
본 발명의 다른 실시예에서는, 상기 저항성 메모리 재료층에 대한 플라즈마 식각 공정 등에 의해 비아홀(H) 내의 상기 저항성 메모리 재료층을 리세스시키는 공정을 더 수행할 수 있다. 그 결과, 도시된 바와 같이, 비아홀 내에 상부 전극(240)을 형성하기 위한 공간을 더 확보할 수도 있다. 이후, 저항성 메모리 재료막(300) 상에 상부 전극(240)을 더 형성할 수도 있다.
다시, 도 5a 및 도 5b를 참조하면, 본 발명의 일부 실시예에서, 상부 전극(240)을 층간 절연막(500) 내에 국소적으로 형성할 수 있다. 본 발명의 다른 실시예에서는, 저항성 메모리 재료막이 상술한 바와 같이 평탄화 공정에 의해 층간 절연막(500)과 균일한 높이를 갖는 경우 상부 전극(240)은 층간 절연막(500) 상에 제 2 배선(400)과 동일한 형태로 라인 형태로 형성될 수도 있다.
본 발명의 일부 실시예에서, 상부 전극(240)은 사용되는 저항성 메모리 재료막(300)과 접촉 특성을 고려하여 귀금속계 금속, 예를 들면, 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어질 수 있다. 또한, 본 발명의 다른 실시예에서는, 상부 전극(240)은 폴리실리콘, 텅스텐(W), 타이타늄 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어질 수 있다. 이후, 층간 절연막(500) 상에 상부 전극(240)과 전기적으로 연결된 제 2 배선(400)을 형성할 수 있다.
도 2a 내지 도 6c를 참조하여 개시된 본 발명의 실시예들에서, 제 1 배선과 제 2 배선은 서로 직교하는 것으로 도시되고 있으나, 본 발명의 범위는 이에 한정되지 아니하며, 당업자에게 제 1 배선과 제 2 배선이 다이아고날(diagonal)형으로 교차되는 반도체 메모리 소자도 본 발명의 범위에 포함될 수 있음은 자명하다. 또한, 본 발명의 실시예들에 있어서, 도전성 플러그, 다이오드, 상부 전극 및 하부 전극의 구성은 예를 들면, 저항성 메모리 재료막이 국소적으로 형성된 층간 절연막 내에 형성될 수도 있으며, 층간 절연막의 외부에 형성될 수도 있으며, 이들은 각각 순서를 달리하여 연결될 수 있다.
따라서, 당업자에게 있어서, 본 발명의 범위가 도전성 플러그, 다이오드, 상부 전극 및 하부 전극의 다양한 구성을 포함할 수 있음은 자명하다. 또한, 당업자에게 있어서, 본 발명의 실시예들에서 인접하는 저항성 메모리 재료막의 비저항 프로파일을 변경하는 방법은 불순물의 이온 주입에 한정되지 않음은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 게 있어 명백할 것이다.
본 발명의 반도체 메모리 소자는 서로 인접하는 복수의 저항성 메모리 재료막들이 기판에 대하여 수직한 방향으로 서로 다른 비저항 프로파일을 갖도록 배치됨으로써, 인접하는 저항성 메모리 재료막의 프로그래밍 영역의 거리가 증가되어 인접하는 교차점들 사이에서 발생하는 열간섭 효과를 개선하여 집적도를 증가시킬 수 있다.
또한, 본 발명의 반도체 메모리 소자의 제조 방법은 기판에 대하여 수직한 방향으로 서로 다른 비저항 프로파일을 갖는 복수의 저항성 메모리 재료막을 형성하는 공정을 수행함으로써, 선택된 저항성 메모리 재료막의 프로그래밍 또는 소거 동작시 발생하는 주울열에 의해 선택되지 않은 인접 교차점들에 발생할 수 있는 열간섭 효과를 개선할 수 있다.
Claims (35)
- 기판 상에 형성된 라인 형태의 제 1 배선;상기 제 1 배선의 상부 표면을 노출시키는 제 1 비아홀을 구비하는 제 1 층간 절연막;상기 제 1 비아홀 내에 형성되고 상기 제 1 배선과 전기적 연결되며, 일정한 높이를 갖는 복수의 저항성 메모리 재료막들; 및상기 저항성 메모리 재료막들과 전기적으로 연결된 라인 형태의 제 2 배선을 포함하며,상기 저항성 메모리 재료막들은, 각각 인접한 상기 저항성 메모리 재료막들이 상기 기판에 대하여 수직한 방향으로 서로 다른 비저항 프로파일을 갖도록 배치되는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 복수의 저항성 메모리 재료막들은 하부 측에 높은 비저항 영역을 갖는 저항성 메모리 재료막과 상부 측에 높은 비저항 영역을 갖는 저항성 메모리 재료막이 서로 인접하도록 배치되는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 저항성 메모리 재료막들의 상기 비저항 프로파일은 저항성 메모리 재료 막에 주입된 불순물의 농도 프로파일에 의해 결정되는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 저항성 메모리 재료막들의 상기 비저항 프로파일은 교번하는 패턴을 갖는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 저항성 메모리 재료막은 GeSbTe계 합금 재료 및 상기 GeSbTe계 합금 재료 내의 서로 다른 깊이에 주입된 비금속 원소를 포함하는 반도체 메모리 소자.
- 제 5 항에 있어서,상기 비금속 원소는 B, C, N, O 및 Si 중 어느 하나 또는 이들의 조합인 반도체 메모리 소자.
- 제 1 항에 있어서,상기 저항성 메모리 재료막은 GeSbTe계 합금 재료 및 상기 GeSbTe계 합금 재료 내의 서로 다른 깊이에 주입된 금속 원소를 포함하는 반도체 메모리 소자.
- 제 7 항에 있어서,상기 금속 원소는 Ta, Sn, In 및 Ti 중 어느 하나 또는 이들의 조합인 반도 체 메모리 소자.
- 제 1 항에 있어서,상기 저항성 메모리 재료막들은 복수의 행들과 복수의 열들로 이루어진 어레이 형태로 배치되며,홀수 행들과 홀수 열들의 교차점 및 짝수 행들과 짝수 열들의 교차점에는 상기 저항성 메모리 재료막의 제 1 깊이에 높은 비저항 영역이 형성되고, 홀수 행들과 짝수 열들의 교차점 및 짝수 행들과 홀수 열들의 교차점에는 상기 저항성 메모리 재료막의 상기 제 1 깊이와 다른 제 2 깊이에 높은 비저항 영역이 형성되는 반도체 메모리 소자.
- 제 9 항에 있어서,상기 제 1 깊이는 상기 저항성 메모리 재료막의 하부 측이고, 상기 제 2 깊이는 상기 저항성 메모리 재료막의 상부 측이거나,상기 제 1 깊이는 상기 저항성 메모리 재료막의 상부 측이고, 상기 제 2 깊이는 상기 저항성 메모리 재료막의 하부 측인 반도체 메모리 소자.
- 제 1 항에 있어서,상기 비아홀 내에 상기 제 1 배선과 상기 저항성 메모리 재료막 사이에 배치된 하부 전극을 더 포함하는 반도체 메모리 소자.
- 제 11 항에 있어서,상기 하부 전극은 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어진 반도체 메모리 소자.
- 제 11 항에 있어서,상기 하부 전극은 폴리실리콘, 텅스텐(W), 타이타늄 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어진 반도체 메모리 소자.
- 제 1 항에 있어서,상기 비아홀 내에 상기 제 1 배선과 상기 저항성 메모리 재료막 사이에 도전성 플러그 또는 다이오드를 더 포함하는 반도체 메모리 소자.
- 제 14 항에 있어서,상기 다이오드는 불순물 도핑된 폴리실리콘막으로 이루어진 반도체 메모리 소자.
- 제 1 항에 있어서,상기 저항성 메모리 재료막과 상기 제 2 배선 사이에 형성된 상부 전극을 더 포함하는 반도체 메모리 소자.
- 제 16 항에 있어서,상기 상부 전극은 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어진 반도체 메모리 소자.
- 제 16 항에 있어서,상기 상부 전극은 폴리실리콘, 텅스텐(W), 타이타늄 질화막(TiN) 및 타이타늄 알루미늄 질화막(TiAlN) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어진 반도체 메모리 소자.
- 제 16 항에 있어서,상기 상부 전극은 상기 층간 절연막의 비아홀 내에 국소적으로 형성된 반도체 메모리 소자.
- 제 1 항에 있어서,상기 제 1 배선은 워드 라인이고, 상기 제 2 배선은 비트 라인인 반도체 메모리 소자.
- 상부에 라인 형태의 제 1 배선이 형성된 기판을 제공하는 단계;상기 제 1 배선 상에 층간 절연막을 형성하는 단계;상기 층간 절연막 내에 상기 제 1 배선의 상부 표면을 노출시키는 비아홀을 형성하는 단계;상기 비아홀 내에, 상기 기판에 대하여 수직한 방향으로 서로 다른 비저항 프로파일을 갖는 복수의 저항성 메모리 재료막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 21 항에 있어서, 상기 저항성 메모리 재료막을 형성하는 단계는,상기 층간 절연막 상에 상기 비아홀을 매립하는 저항성 메모리 재료층을 증착하는 단계;상기 층간 절연막의 상부 표면이 노출되도록 상기 저항성 메모리 재료층을 평탄화하는 단계; 및상기 평탄화된 저항성 메모리 재료층들 내에 서로 다른 깊이를 갖는 불순물층을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 22 항에 있어서, 상기 서로 다른 깊이를 갖는 불순물층을 형성하는 단계는,상기 층간 절연막 상에 상기 저항성 메모리 재료층의 상부를 교번하여 노출시키는 제 1 홀을 갖는 제 1 마스크막을 형성하는 단계;이온주입 마스크로서 상기 제 1 마스크막을 사용하여 노출된 저항성 메모리 재료층의 제 1 깊이에 불순물층을 형성하는 단계;상기 제 1 깊이에 불순물층이 형성된 저항성 메모리 재료층에 인접하는 저항성 메모리 재료층의 상부 표면을 노출시키는 제 2 홀을 갖는 제 2 마스크막을 형성하는 단계; 및이온주입 마스크로서 상기 제 2 마스크막을 사용하여, 노출된 저항성 메모리 재료막 내에 제 1 깊이와 다른 제 2 깊이로 불순물층을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 22 항에 있어서, 상기 서로 다른 깊이를 갖는 불순물층을 형성하는 단계는,상기 층간 절연막 상에 상기 저항성 메모리 재료층의 상부를 교번하여 노출시키는 제 3 홀을 갖는 제 3 마스크막을 형성하는 단계;스크린 이온주입 마스크로서 상기 제 3 마스크막을 사용하여, 상기 제 3 홀에 의해 노출된 상기 저항성 메모리 재료층과 상기 노출된 저항성 메모리 재료층에 인접하는 저항성 메모리 재료층 내에, 각각 제 1 깊이 및 상기 제 1 깊이보다 작은 제 2 깊이에 불순물층을 동시에 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 23 항 또는 제 24 항에 있어서,상기 저항성 메모리 재료층은 GeSbTe계 합금 재료로 이루어진 반도체 메모리 소자의 제조 방법.
- 제 25 항에 있어서,상기 불순물은 GeSbTe계 합금 재료 내에 서로 다른 깊이에 주입된 비금속 원소인 반도체 메모리 소자의 제조 방법.
- 제 26 항에 있어서,상기 비금속 원소는 B, C, N, O 및 Si 중 어느 하나 또는 이들의 조합인 반도체 메모리 소자.
- 제 25 항에 있어서,상기 불순물은 GeSbTe계 합금 재료 내에 서로 다른 깊이에 주입된 금속 원소인 반도체 메모리 소자의 제조 방법.
- 제 28 항에 있어서,상기 금속 원소는 Ta, Sn, In 및 Ti 중 어느 하나 또는 이들의 조합인 반도체 메모리 소자의 제조 방법.
- 제 21 항에 있어서, 상기 복수의 저항성 메모리 재료막을 형성하는 단계 이전에,상기 비아홀 내에 하부 전극을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
- 제 30 항에 있어서, 상기 비아홀 내에 하부 전극을 형성하는 단계 이전에,상기 비아홀 내에 상기 제 1 배선과 전기적으로 연결되는 도전성 플러그 또는 다이오드를 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
- 제 21 항에 있어서, 복수의 저항성 메모리 재료막을 형성하는 단계 이후에,상기 저항성 메모리 재료막 상에 상기 저항성 메모리 재료막과 전기적으로 연결된 라인 형태의 제 2 배선을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
- 제 32 항에 있어서, 상기 라인 형태의 제 2 배선을 형성하는 단계 이전에,상기 저항성 메모리 재료막 상에 상부 전극을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
- 제 30 항에 있어서,상기 하부 전극은 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어진 반도체 메모리 소자의 제조 방법.
- 제 33 항에 있어서,상기 상부 전극은 이리듐(Ir), 백금(Pt) 및 루테늄(Ru) 중 어느 하나 또는 이들을 포함하는 화합물로 이루어진 반도체 메모리 소자의 제조 방법.
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