KR20030055390A - 마그네틱 램 - Google Patents

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KR20030055390A
KR20030055390A KR1020010084902A KR20010084902A KR20030055390A KR 20030055390 A KR20030055390 A KR 20030055390A KR 1020010084902 A KR1020010084902 A KR 1020010084902A KR 20010084902 A KR20010084902 A KR 20010084902A KR 20030055390 A KR20030055390 A KR 20030055390A
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    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Abstract

본 발명은 다수의 저항변화소자가 구비되는 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 ) 에 관한 것으로,
직렬 또는 병렬로 다수의 저항변화소자가 연결되어 다중 레벨의 데이터를 저장하여 소자의 고집적화를 가능하게 하고 그에 따른 소자의 특성을 향상시킬 수 있는 효과를 제공하는 기술이다.

Description

마그네틱 램{Magnetic random access memory}
본 발명은 마그네틱 램에 관한 것으로, 특히 SRAM 보다 빠른 속도, DRAM 과 같은 집적도 그리고 플레쉬 메모리 ( flash memory ) 와 같은 비휘발성 메모리의 특성을 갖되, 하나의 트랜지스터에 다수의 저항변화소자가 연결되는 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 ) 에 관한 것이다.
대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용하는 MRAM 의 개발을 하고 있다.
상기 MRAM 은 강자성 박막을 다층으로 형성하여 각 박막의 자화방향에 따른 전류 변화를 감지함으로써 정보를 읽고 쓸 수 있는 기억소자로서, 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적화를 가능하게 할뿐만 아니라, 플레쉬 메모리와 같이 비 휘발성 메모리 동작이 가능한 소자이다.
상기 MRAM 은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항 ( giant magnetoresistive, GMR ) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현하는 방법이 있다.
상기 거대자기 저항(GMR) 현상을 이용한 MRAM 은, 비자성층을 사이에 둔 두자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 GMR 자기 메모리 소자를 구현하는 것이다.
상기 스핀 편극 자기 투과 현상을 이용한 MRAM 은, 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 자기 투과접합 메모리 소자를 구현하는 것이다.
그러나, 상기 MRAM 에 대한 연구는 현재 초기 단계에 있으며, 주로 다층 자성 박막의 형성에 집중되어 있고, 단위 셀 구조 및 주변 감지 회로 등에 대한 연구는 아직 미비한 실정이다.
도 1 은 종래기술의 제1실시예에 따른 마그네틱 램으로 MRAM 을 공정순으로 형성한 것을 도시한 단면도이다.
도 1 을 참조하면, 반도체기판(11) 상부에 게이트전극(15), 즉 제1워드라인을 형성한다. 이때, 상기 게이트전극(15)은 상기 반도체기판(31)과의 계면에 게이트산화막(13)이 구비된다.
그리고, 상기 워드라인(15)의 양측 반도체기판(11)에 소오스/드레인 접합영역(17a,17b)을 형성하여 MOSFET을 형성하고, 상기 소오스/드레인 접합영역(17a,17b)에 각각 접속되는 기준전압선(19a)과 제1도전층(19b)을 형성한다. 이때, 상기 기준전압선(19a)은 상기 제1도전층(19b) 형성공정시 형성한다.
그 다음, 전체표면 상부를 평탄화시키는 제1층간절연막(21)을 형성하고 상기 제1도전층(19b)을 노출시키는 제1콘택플러그(23)를 형성한다.
그리고, 상기 제1콘택플러그(23)에 접속되는 하부리드층(25)인 제2도전층을패터닝한다.
전체표면상부를 평탄화시키는 제2층간절연막(27)을 형성하고 상기 제2층간절연막(27) 상부에 라이트라인(29)인 제2워드라인을 형성한다.
그리고, 상기 라이트라인(29)인 제2워드라인 상부를 평탄화시키는 제3층간절연막(31)을 형성한다.
그리고, 상기 제3층간절연막(31)을 통하여 상기 하부리드층(25)에 콘택되는 제2콘택플러그(33)를 형성한다.
그리고, 상기 제2콘택플러그(33)에 접속되는 씨드층(35)을 형성한다. 이때, 상기 씨드층(35)은 상기 제2콘택플러그(33) 상측으로부터 상기 라이트라인(27) 상측에 중첩되도록 형성한다.
그 다음, 상기 씨드층(35) 상부에 반강자성층(도시안됨), 고정 강자성층(pinned ferromagnetic)(39), 터널 장벽층(tunnel barrier layer)(41) 및 자유 강자성층(free ferromagnetic)(43)을 적층하여 MTJ ( magnetic tunnel junction ) 셀(49)을 형성하되, 상기 라이트라인(29) 만큼의 패턴 크기로 중첩하여 형성한다.
여기서, 상기 반 강자성층은 고정층의 자화 방향이 변하지 않도록 하는 역할을 하며, 이에 따른 상기 고정 강자성층(39)은 자화 방향이 한 방향으로 고정되어 있는 것이다. 그리고, 상기 자유 강자성층(43)은 발생된 자장에 의해 자화 방향이 바뀌어 지며, 상기 자유 강자성층(43)의 자화 방향에 따라 "0" 또는 "1" 의 정보를 기억할 수 있다.
그 다음, 전체표면상부에 제4층간절연막(45)을 형성하여 평탄화식각하여 상기 자유 강자성층(45)을 노출시키고, 상기 자유 강자성층(45)에 접속되는 상부리드층, 즉 비트라인(47)을 형성한다.
한편, 상기 도 1 을 참조하여 상기 MRAM 의 구조 및 동작을 설명하면 다음과 같다.
먼저, MRAM 의 단위 셀은 정보를 읽을 때 사용되는 리드라인인 제1워드라인(15)이 구비되는 전계효과트랜지스터 한 개와 MTJ 셀(49), 전류를 가하여 외부 자기장을 형성하여 MTJ 셀에 자화 방향을 결정하는 라이트라인인 제2워드라인(29), MTJ 셀에 수직 방향으로 전류를 가하여 자유층의 자화방향을 알 수 있게 하는 상부리드층인 비트라인(47)으로 이루어진다.
여기서, 상기 MTJ 셀 내의 정보를 읽는 동작은, 상기 리드라인인 제1워드라인(15)에 전압을 가해 전계효과 트랜지스터를 동작시키고 상기 비트라인(47)에 전류를 가할 때 흐르는 전류의 크기를 감지함으로써 MTJ 셀 내의 자유 강유전층의 자화 방향으로 체크하는 것이다.
상기 MTJ 셀 내에 정보를 기억시키는 동작은, 전계효과 트랜지스터를 오프(off) 상태로 유지한 채, 상기 라이트라인인 제2워드라인(29)과 비트라인(47)에 전류를 가해 발생되는 자기장으로 자유 강자성층(43)의 자화방향을 제어하는 것이다.
이때, 상기 비트라인(47)과 라이트라인(29)에 동시에 전류를 가하는 이유는, 두 금속선이 수직으로 교차하는 지점의 한 셀을 선택할 수 있기 때문이다.또한,상기 MRAM 내부에서의 MTJ 셀의 동작을 설명하면 다음과 같다.
먼저, 상기 MTJ 셀에 수직 방향으로 전류가 흐를 경우 절연층을 통한 터널링 전류가 흐르게 되고,
터널 장벽층과 자유 강자성층의 자화 방향이 같으면 이 터널링 전류가 커지며,
터널 장벽층과 자유 강자성층의 자화 방향이 반대이면 터널링 전류가 작아진다. 이를 TMR ( tunneling magnetoresistance ) 효과라 한다.
그리고, 상기 TMR 효과에 의한 전류 크기를 감지하여 자유 강자성층의 자화 방향을 감지하고 그에 따라 셀에 저장된 정보를 알 수 있다.
상기한 바와같이 종래기술에 따른 마그네틱 램은, 비트라인으로의 콘택이 MTJ 셀을 통하여 이루어지므로 공정이 복잡하고 셀 면적이 증가되어 소자의 고집적화를 어렵게 하고 그에 따른 소자의 생산성을 저하시키는 문제점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해소하기 위하여, MTJ 셀을 직렬이나 병렬로 두 개 이상의 연결하여 MTJ 셀이 하나일 때 보다 많은 비트를 한셀에 저장시킬 수 있어 소자의 고집적화를 가능하게 하고 그에 따른 소자의 특성을 향상시킬 수 있는 마그네틱 램을 제공하는데 그 목적이 있다.
도 1 은 종래기술의 실시예에 따른 마그네틱 램을 도시한 단면도.
도 2 내지 도 7 은 본 발명의 제1실시예 내지 제6실시예에 따른 마그네틱 램을 도시한 단면도.
< 도면의 주요주분에 대한 부호의 설명 >
11,51,91,201,301,401,501 : 반도체기판
13,53,93,203,303,403,503 : 반도체기판
15,55,95,205,305,405,505 : 게이트전극, 워드라인
17a/17b,57a/57b,97a/97b,207a/207b,307a307b,407a/407b,507a/507b : 소오스/드레인 접합영역
19a,59a,99a,209a,309a,409a,509a : 기준전압선
19b,59b,99b,209b,309b,409b,509b : 제1도전층
21,61,101,211,311,411,511 : 제1콘택플러그
25,65,105,215,315,515 : 하부리드층, 제2도전층
27,67,107,217,317,417,517 : 제2층간절연막
29,519 : 라이트라인
31,71,111,221,321,421,521 : 제3층간절연막
33,73,113,223,323,423,523 : 제2콘택플러그
35,75,325,525 : 씨드층
39 : 고정강자성층41 : 터널장벽층
43 : 자유강자성층
45,85,117,227,327,427,527 : 제4층간절연막
47,87,127 : 비트라인49 : MTJ 셀,저항변화소자
69a,109,219,319a,419 : 제1라이트라인
69b,143,239,319b,447 : 제2라이트라인
79a,119,229,329a,429,529 : 제1고정강자성층
79b,129,251,329b,457,539 : 제2고정강자성층
81a,121,231,331a,431,531 : 터널장벽층
81b,131,253,331b,459,541 : 터널장벽층
83a,123,233,333a,433,533 : 제1자유강자성층
83b,133,255,333b,461,543 : 제2자유강자성층
89a,145,340a,470,550 : 제1MTJ셀
89b,147,340b,480,560 : 제2MTJ셀
115,225,425 : 제1씨드층
125,235,335,435,535 : 제5층간절연막
135,439,545 : 제6층간절연막137,441 : 제3콘택플러그
139,245,453 : 제2씨드층141,445 : 제7층간절연막
237,337a,437,537 : 제1비트라인259,337b,465,547 : 제2비트라인
415 : 제1하부리드층, 제2도전층443 : 제2하부리드층, 제3도전층
451 : 제4콘택플러그463 : 제8층간절연막
상기 목적 달성을 위해 본 발명에 따른 마그네틱 램은,
마그네틱 램에 있어서,
직렬 또는 병렬로 다수의 저항변화소자가 연결되어 다중 레벨의 데이터를 저장하는 것과,
상기 저항변화소자로 자기저항소자나 상변화 소자가 사용되되,
상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 제1특징으로 한다.
또한, 상기 목적 달성을 위해 본 발명에 따른 마그네틱 램은,
반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
상기 소오스 접합영역에 접속되는 기준전압선과,
상기 드레인 접합영역에 일측이 접속되는 씨드층과,
상기 씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
상기 드레인 접합영역가 접속되는 상기 씨드층의 일측과 상기 제1 저항변화소자 셀 사이의 상기 씨드층 상부에 구비되는 제2 저항변화소자 셀과,
상기 제1 저항변화소자 셀 및 제2 저항변화소자 셀 하측의 상기 씨드층 하부에 각각 구비되는 제1라이트라인 및 제2라이트라인과,
상기 제1 저항변화소자 셀과 제2 저항변화소자 셀에 콘택되는 비트라인으로 구성되는 것과,
상기 저항변화소자로 자기저항소자나 상변화 소자가 사용되되,
상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 제2특징으로 한다.
또한, 상기 목적 달성을 위해 본 발명에 따른 마그네틱 램은,
반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
상기 소오스 접합영역에 접속되는 기준전압선과,
상기 드레인 접합영역에 일측이 접속되는 제1씨드층과, 상기 제1씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
상기 제1씨드층의 타측 하측에 구비되는 제1라이트라인과,
상기 제1 저항변화소자 셀에 접속되는 비트라인과,
상기 비트라인 상부의 상기 제1 저항변화소자 셀 상측에 구비되는 제2 저항변화소자 셀과,
상기 제2 저항변화소자 셀 상부에 타측이 접속되고 일측이 상기 제1씨드층에 접속되는 제2씨드층과, 상기 제2씨드층의 타측 상측에 구비되는 제2라이트라인으로 구성되는 것과,
상기 저항변화소자로 자기저항소자나 상변화 소자가 사용되되,
상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 제3특징으로 한다.
또한, 상기 목적 달성을 위해 본 발명에 따른 마그네틱 램은,
반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
상기 소오스 접합영역에 접속되는 기준전압선과, 상기 드레인 접합영역에 일측이 접속되는 제1씨드층과,
상기 제1씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
상기 제1씨드층의 타측 하측에 구비되는 제1라이트라인과,
상기 제1 저항변화소자 셀에 접속되는 제1비트라인과,
상기 제1비트라인 상측에 제1씨드층과 일측이 접속된 제2씨드층과,
상기 제2씨드층의 타측 하부에 구비되는 제2라이트라인과,
상기 제2라이트라인 상측의 상기 제2씨드층의 상부에 구비되는 제2 저항변화소자 셀과,
상기 제2 저항변화소자 셀에 접속되는 제2비트라인으로 구성되는 것과,
상기 저항변화소자로 자기저항소자나 상변화 소자가 사용되되,
상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 제4특징으로 한다.
또한, 상기 목적 달성을 위해 본 발명에 따른 마그네틱 램은,
반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
상기 소오스 접합영역에 접속되는 기준전압선과,
상기 드레인 접합영역에 일측이 접속되는 씨드층과,
상기 씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
상기 드레인 접합영역가 접속되는 상기 씨드층의 일측과 상기 제1 저항변화소자셀 사이의 상기 씨드층 상부에 구비되는 제2 저항변화소자 셀과,
상기 제1 저항변화소자 셀 및 제2 저항변화소자 셀 하측의 상기 씨드층 하부에 각각 구비되는 제1라이트라인 및 제2라이트라인과,
상기 제1 저항변화소자 셀과 제2 저항변화소자 셀에 각각 콘택되는 제1비트라인 및 제2비트라인으로 구성되는 것과,
상기 저항변화소자로 자기저항소자나 상변환 소자가 사용되되,
상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는것을 제5특징으로 한다.
또한, 상기 목적 달성을 위해 본 발명에 따른 마그네틱 램은,
반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
상기 소오스 접합영역에 접속되는 기준전압선과,
상기 드레인 접합영역에 일측이 접속되는 제1씨드층과,
상기 제1씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
상기 제1씨드층의 타측 하측에 구비되는 제1라이트라인과,
상기 제1 저항변화소자 셀에 접속되는 제1비트라인과,
상기 제1비트라인 상측에 일측이 접속되는 제2씨드층과,
상기 제2씨드층의 타측 하부에 구비되는 제2라이트라인과,
상기 제2라이트라인 상측의 상기 제2씨드층의 상부에 구비되는 제2 저항변화소자 셀과,
상기 제2 저항변화소자 셀에 접속되는 제2비트라인으로 구성되는 것과,
상기 저항변화소자로 자기저항소자나 상변환 소자가 사용되되,
상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 제6특징으로 한다.
또한, 상기 목적 달성을 위해 본 발명에 따른 마그네틱 램은,
마그네틱 램에 있어서,
반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
상기 소오스 접합영역에 접속되는 기준전압선과,
상기 드레인 접합영역에 일측이 접속되는 제1씨드층과,
상기 제1씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
상기 제1씨드층의 타측 하측에 구비되는 제1라이트라인과,
상기 제1 저항변화소자 셀에 접속되는 제1비트라인과,
상기 제1비트라인 상부의 상기 제1 저항변화소자 셀 상측에 구비되는 제2 저항변화소자 셀과, 상기 제2 저항변화소자 셀에 접속되는 제2비트라인으로 구성되는 것과,
상기 저항변화소자로 자기저항소자나 상변환 소자가 사용되되,
상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 제7특징으로 한다.
한편, 본 발명의 원리는 다음과 같다.
종래기술에서 하나의 트랜지스터와 하나의 저항변화소자 ( magneto-resistance device ) 로 이루어진 마그네틱 램은 리드/라이트 동작이 105∼ 106정도의 횟수 정도만 이루어져 사용에 제한을 받게 되므로 소자의 성능을 향상시키기 위하여 다수의 저항변화소자가 구비되는 MRAM를 형성하기 위하여 다수의 저항변화소자를 직렬 또는 병렬로 연결한 MRAM을 제공하는 것이다.
여기서, 상기 저항변화소자는 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속(준금속)/반도체 복합구조, CMR ( Colossal Magneto-Resistance ), 등과 같은 자화 또는 자성에 의하여 저항값이 변하는 자기저항소자와, 전기신호에 의한 물질 상변환에 의하여 저항값이 변하는 상변환 소자를 말하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2 내지 도 7 은 본 발명의 제1실시예 내지 제6실시예에 따라 형성되는 다수의 MTJ 셀이 구비되는 마그네틱 램을 도시한 단면도이다.
도 2 및 도 3 은 본 발명의 제1실시예와 제2실시예를 도시한 단면도로서, 두 개의 MTJ 셀을 병렬로 연결하여 하나의 비트라인으로 센싱하도록 형성한 것이다.
도 2 를 참조하면, 상기 마그네틱 램은 반도체기판(51)과, 반도체기판(51)의 활성영역에 구비되는 소오스/드레인 접합영역(57a,57b)과, 상기 소오스/드레인 접합영역(57a,57b)에 걸쳐 채널영역 상부에 구비되는 게이트산화막(53) 및 워드라인(55) 적층구조와, 상기 소오스 접합영역(57a)에 접속되는 기준전압선(59a)과, 상기 드레인 접합영역(59b)에 일측이 접속되는 씨드층(75)과, 상기 씨드층(75)의 타측 상부에 구비되는 제1 MTJ 셀(89a)과, 상기 드레인 접합영역(57b)이 접속되는 상기 씨드층(75)의 일측과 상기 제1 MTJ셀(89a) 사이의 상기 씨드층(75) 상부에 구비되는 제2 MTJ 셀(89b)과, 상기 제1 MTJ 셀(89a) 및 제2 MTJ 셀(89b) 하측의 상기 씨드층(75) 하부에 각각 구비되는 제1라이트라인(69a) 및 제2라이트라인(69b)과, 상기 제1 MTJ 셀(89a)과 제2 MTJ 셀(89b)에 콘택되는 비트라인(87)으로 구성된 것이다.
상기 도 2에 따른 MRAM 은, 라이팅 ( writing ) 동작을 실시하기 위해서 각 MTJ 셀마다 하나씩 라이트라인(69a,69b)을 필요로 한다.
상기 MTJ 셀의 자유 강자성층과 고정 강자성층의 자화방향이 평행이냐 반평행이냐에 따라 저항이 두 가지로 달라지므로, 똑같은 두 개의 MTJ를 삽입한다면 하나의 셀에 2개의 비트가 저장될 수 있다.
두 개의 MTJ 저항값을 다르게 한다면 한 셀에 3개의 비트가 저장될 수도 있다.
만약, 3개 이상의 MTJ를 이와 같이 병렬로 연결한다면 더 많은 비트를 한 셀에 저장시킬 수 있게 된다.
도 3 을 참조하면, 상기 마그네틱 램은 반도체기판(91)과, 반도체기판(91)의 활성영역에 구비되는 소오스/드레인 접합영역(97a,97b)과, 상기 소오스/드레인 접합영역(97a,97b)에 걸쳐 채널영역 상부에 구비되는 게이트산화막(93) 및 워드라인(95) 적층구조와, 상기 소오스 접합영역(97a)에 접속되는 기준전압선(99a)과, 상기 드레인 접합영역(99b)에 일측이 접속되는 제1씨드층(115)과, 상기 제1씨드층(115)의 타측 상부에 구비되는 제1 MTJ 셀(145)과, 상기 제1씨드층(115)의 타측 하측에 구비되는 제1라이트라인(109)과, 상기 제1 MTJ 셀(145)에 접속되는 비트라인(127)과, 상기 비트라인(127) 상부의 상기 제1 MTJ 셀(145) 상측에 구비되는 제2 MTJ 셀(147)과, 상기 제2 MTJ 셀(147) 상부에 타측이 접속되고 일측이 상기 제1씨드층(115)에 접속되는 제2씨드층(139)과, 상기 제2씨드층(139)의 타측 상측에 구비되는 제2라이트라인(143)으로 구성된다.
도 4 및 도 5 는 본 발명의 제3실시예와 제4실시예를 도시한 단면도로서, 두 개의 MTJ 셀을 각각 별도의 비트라인으로 센싱하도록 형성한 것이다.
이들의 라이팅 ( writing ) 동작을 위해서 각 MTJ 셀 마다 각각의 비트라인과 라이팅 워드라인인 라이트라인이 필요하며, MTJ 셀의 자유강자성층과 고정 강자성층의 자화방향이 평행이냐 반평행이냐에 따라 저항이 두 가지로 달라지므로, 2개의 비트가 저장될 수 있다. 만약 3개 이상의 MTJ 셀을 이와같이 연결한다면 더 많은 비트를 한셀에 저장시킬 수 있다.
상기 도 4를 참조하면, 마그네틱 램은 반도체기판(201)과, 반도체기판(201)의 활성영역에 구비되는 소오스/드레인 접합영역(207a,207b)과, 상기 소오스/드레인 접합영역(207a,207b)에 걸쳐 채널영역 상부에 구비되는 게이트산화막(203) 및 워드라인(205) 적층구조와, 상기 소오스 접합영역(207a)에 접속되는 기준전압선(209a)과, 상기 드레인 접합영역(209b)에 일측이 접속되는 제1씨드층(225)과, 상기 제1씨드층(225)의 타측 상부에 구비되는 제1 MTJ 셀(270)과, 상기 제1씨드층(225)의 타측 하측에 구비되는 제1라이트라인(219)과, 상기 제1MTJ 셀(270)에 접속되는 제1비트라인(237)과, 상기 제1비트라인(237) 상측에 제1씨드층(225)과 일측이 접속된 제2씨드층(245)과, 상기 제2씨드층(245)의 타측 하부에 구비되는 제2라이트라인(239)과, 상기 제2라이트라인(239) 상측의 상기 제2씨드층(245)의 상부에 구비되는 제2 MTJ 셀(280)과, 상기 제2 MTJ 셀(280)에 접속되는 제2비트라인(259)으로 구성된다.
상기 도 5를 참조하면, 상기 마그네틱 램은 반도체기판(301)과, 반도체기판(301)의 활성영역에 구비되는 소오스/드레인 접합영역(307a,307b)과, 상기 소오스/드레인 접합영역(307a,307b)에 걸쳐 채널영역 상부에 구비되는 게이트산화막(303) 및 워드라인(305) 적층구조와, 상기 소오스 접합영역(307a)에 접속되는 기준전압선(309a)과, 상기 드레인 접합영역(309b)에 일측이 접속되는 씨드층(325)과, 상기 씨드층(325)의 타측 상부에 구비되는 제1 MTJ 셀(340a)과, 상기 드레인 접합영역(307b)가 접속되는 상기 씨드층(325)의 일측과 상기 제1 MTJ셀(340a) 사이의 상기 씨드층(325) 상부에 구비되는 제2 MTJ 셀(340b)과, 상기 제1 MTJ 셀(340a) 및 제2 MTJ 셀(340b) 하측의 상기 씨드층(325) 하부에 각각 구비되는 제1라이트라인(319a) 및 제2라이트라인(319b)과, 상기 제1 MTJ 셀(340a)과 제2 MTJ 셀(340b)에 각각 콘택되는 제1비트라인(337a) 및 제2비트라인(337b)으로 구성된 것이다.
도 6 은 본 발명의 제5실시예에 따른 마그네틱 램을 도시한 단면도이다.
상기 마스네틱 램은, 반도체기판(401)과, 반도체기판(401)의 활성영역에 구비되는 소오스/드레인 접합영역(407a,407b)과, 상기 소오스/드레인 접합영역(407a,407b)에 걸쳐 채널영역 상부에 구비되는 게이트산화막(403) 및 워드라인(405) 적층구조와, 상기 소오스 접합영역(407a)에 접속되는 기준전압선(409a)과, 상기 드레인 접합영역(409b)에 일측이 접속되는 제1씨드층(425)과, 상기 제1씨드층(425)의 타측 상부에 구비되는 제1 MTJ 셀(470)과, 상기 제1씨드층(425)의 타측 하측에 구비되는 제1라이트라인(419)과, 상기 제1 MTJ 셀(470)에 접속되는 제1비트라인(437)과,
상기 제1비트라인(437) 상측에 일측이 접속되는 제2씨드층(453)과, 상기 제2씨드층(453)의 타측 하부에 구비되는 제2라이트라인(447)과, 상기 제2라이트라인(447) 상측의 상기 제2씨드층(453)의 상부에 구비되는 제2 MTJ 셀(480)과, 상기 제2 MTJ 셀(480)에 접속되는 제2비트라인(465)으로 구성된다.
도 7 은 본 발명의 제6실시예에 따른 마그네틱 램을 도시한 단면도이다.
상기 마스네틱 램은, 반도체기판(501)과, 반도체기판(501)의 활성영역에 구비되는 소오스/드레인 접합영역(507a,507b)과, 상기 소오스/드레인 접합영역(507a,507b)에 걸쳐 채널영역 상부에 구비되는 게이트산화막(503) 및 워드라인(505) 적층구조와, 상기 소오스 접합영역(507a)에 접속되는 기준전압선(509a)과, 상기 드레인 접합영역(509b)에 일측이 접속되는 제1씨드층(525)과, 상기 제1씨드층(525)의 타측 상부에 구비되는 제1 MTJ 셀(550)과, 상기 제1씨드층(525)의 타측 하측에 구비되는 제1라이트라인(519)과, 상기 제1 MTJ 셀(550)에 접속되는 제1비트라인(537)과, 상기 제1비트라인(537) 상부의 상기 제1 MTJ 셀(550) 상측에 구비되는 제2 MTJ 셀(560)과, 상기 제2 MTJ 셀(560)에 접속되는 제2비트라인(547)으로 구성된다.
본 발명의 또 다른 실시예는, 상기 MTJ 셀(221) 대신 AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속(준금속)/반도체 복합구조, CMR ( Colossal Magneto-Resistance ), 등과 같은 자화 또는 자성에 의하여 저항값이 변하는 모든 종류의 자기저항 소자를 적용하거나, 전기신호에 의한 물질 상변환에 따라 저항값이 변하는 상변환 소자를 적용하는 것이다.
아울러, 본 발명을 마그네틱 하드 디스크 헤드 ( magnetic hard disk head ) 와 마그네틱 센서 ( magnetic sensor ) 와 같이 자기장을 검출하는 소자에 응용할 수도 있다.
또한, 본 발명에 따른 MRAM 소자의 하부구조는 종래기술과 같이 모스펫 ( MOSFET ) 구조의 소오스/드레인 접합영역에 기준전압선과 하부리드층이 각각 콘택되는 형태로 형성된 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 마그네틱 램은, 하나의 트랜지스터와 다수의 저항변화소자로 MRAM을 형성하여 단위 셀에서 두 개 이상의 비트를 저장할 수 있도록 함으로써 소자의 고집적화를 가능하게 하고 그에 따른 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (21)

  1. 마그네틱 램에 있어서,
    직렬 또는 병렬로 다수의 저항변화소자가 연결되어 다중 레벨의 데이터를 저장하는 것을 특징으로 하는 마그네틱 램.
  2. 제 1 항에 있어서,
    상기 저항변화소자로 자기저항소자나 상변화 소자가 사용되는 것을 특징으로 하는 마그네틱 램.
  3. 제 2 항에 있어서,
    상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 특징으로 하는 마그네틱 램.
  4. 반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
    상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
    상기 소오스 접합영역에 접속되는 기준전압선과,
    상기 드레인 접합영역에 일측이 접속되는 씨드층과,
    상기 씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
    상기 드레인 접합영역가 접속되는 상기 씨드층의 일측과 상기 제1 저항변화소자 셀 사이의 상기 씨드층 상부에 구비되는 제2 저항변화소자 셀과,
    상기 제1 저항변화소자 셀 및 제2 저항변화소자 셀 하측의 상기 씨드층 하부에 각각 구비되는 제1라이트라인 및 제2라이트라인과,
    상기 제1 저항변화소자 셀과 제2 저항변화소자 셀에 콘택되는 비트라인으로 구성되는 것을 특징으로 하는 마그네틱 램.
  5. 제 4 항에 있어서,
    상기 저항변화소자로 자기저항소자나 상변화 소자가 사용되는 것을 특징으로 하는 마그네틱 램.
  6. 제 5 항에 있어서,
    상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 특징으로 하는 마그네틱 램.
  7. 반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
    상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
    상기 소오스 접합영역에 접속되는 기준전압선과,
    상기 드레인 접합영역에 일측이 접속되는 제1씨드층과, 상기 제1씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
    상기 제1씨드층의 타측 하측에 구비되는 제1라이트라인과,
    상기 제1 저항변화소자 셀에 접속되는 비트라인과,
    상기 비트라인 상부의 상기 제1 저항변화소자 셀 상측에 구비되는 제2 저항변화소자 셀과,
    상기 제2 저항변화소자 셀 상부에 타측이 접속되고 일측이 상기 제1씨드층에 접속되는 제2씨드층과, 상기 제2씨드층의 타측 상측에 구비되는 제2라이트라인으로 구성되는 것을 특징으로 하는 마그네틱 램.
  8. 제 7 항에 있어서,
    상기 저항변화소자로 자기저항소자나 상변화 소자가 사용되는 것을 특징으로 하는 마그네틱 램.
  9. 제 8 항에 있어서,
    상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 특징으로 하는 마그네틱 램.
  10. 반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
    상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
    상기 소오스 접합영역에 접속되는 기준전압선과, 상기 드레인 접합영역에 일측이 접속되는 제1씨드층과,
    상기 제1씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
    상기 제1씨드층의 타측 하측에 구비되는 제1라이트라인과,
    상기 제1 저항변화소자 셀에 접속되는 제1비트라인과,
    상기 제1비트라인 상측에 제1씨드층과 일측이 접속된 제2씨드층과,
    상기 제2씨드층의 타측 하부에 구비되는 제2라이트라인과,
    상기 제2라이트라인 상측의 상기 제2씨드층의 상부에 구비되는 제2 저항변화소자 셀과,
    상기 제2 저항변화소자 셀에 접속되는 제2비트라인으로 구성되는 것을 특징으로 하는 마그네틱 램.
  11. 제 10 항에 있어서,
    상기 저항변화소자로 자기저항소자나 상변화 소자가 사용되는 것을 특징으로하는 마그네틱 램.
  12. 제 11 항에 있어서,
    상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 특징으로 하는 마그네틱 램.
  13. 반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
    상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
    상기 소오스 접합영역에 접속되는 기준전압선과,
    상기 드레인 접합영역에 일측이 접속되는 씨드층과,
    상기 씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
    상기 드레인 접합영역가 접속되는 상기 씨드층의 일측과 상기 제1 저항변화소자셀 사이의 상기 씨드층 상부에 구비되는 제2 저항변화소자 셀과,
    상기 제1 저항변화소자 셀 및 제2 저항변화소자 셀 하측의 상기 씨드층 하부에 각각 구비되는 제1라이트라인 및 제2라이트라인과,
    상기 제1 저항변화소자 셀과 제2 저항변화소자 셀에 각각 콘택되는 제1비트라인 및 제2비트라인으로 구성되는 것을 특징으로 하는 마그네틱 램.
  14. 제 13 항에 있어서,
    상기 저항변화소자로 자기저항소자나 상변환 소자가 사용되는 것을 특징으로 하는 마그네틱 램.
  15. 제 14 항에 있어서,
    상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 특징으로 하는 마그네틱 램.
  16. 반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
    상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
    상기 소오스 접합영역에 접속되는 기준전압선과,
    상기 드레인 접합영역에 일측이 접속되는 제1씨드층과,
    상기 제1씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
    상기 제1씨드층의 타측 하측에 구비되는 제1라이트라인과,
    상기 제1 저항변화소자 셀에 접속되는 제1비트라인과,
    상기 제1비트라인 상측에 일측이 접속되는 제2씨드층과,
    상기 제2씨드층의 타측 하부에 구비되는 제2라이트라인과,
    상기 제2라이트라인 상측의 상기 제2씨드층의 상부에 구비되는 제2 저항변화소자 셀과,
    상기 제2 저항변화소자 셀에 접속되는 제2비트라인으로 구성되는 것을 특징으로 하는 마그네틱 램.
  17. 제 16 항에 있어서,
    상기 저항변화소자로 자기저항소자나 상변환 소자가 사용되는 것을 특징으로 하는 마그네틱 램.
  18. 제 17 항에 있어서,
    상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 특징으로 하는 마그네틱 램.
  19. 마그네틱 램에 있어서,
    반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,
    상기 소오스/드레인 접합영역에 걸쳐 채널영역 상부에 구비되는 게이트산화막 및 워드라인 적층구조와,
    상기 소오스 접합영역에 접속되는 기준전압선과,
    상기 드레인 접합영역에 일측이 접속되는 제1씨드층과,
    상기 제1씨드층의 타측 상부에 구비되는 제1 저항변화소자 셀과,
    상기 제1씨드층의 타측 하측에 구비되는 제1라이트라인과,
    상기 제1 저항변화소자 셀에 접속되는 제1비트라인과,
    상기 제1비트라인 상부의 상기 제1 저항변화소자 셀 상측에 구비되는 제2 저항변화소자 셀과, 상기 제2 저항변화소자 셀에 접속되는 제2비트라인으로 구성되는 것을 특징으로 하는 마그네틱 램.
  20. 제 19 항에 있어서,
    상기 저항변화소자로 자기저항소자나 상변환 소자가 사용되는 것을 특징으로 하는 마그네틱 램.
  21. 제 20 항에 있어서,
    상기 자기저항 소자로 MTJ, AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드구조, III-V족 자성 반도체 복합구조, 금속/반도체 복합구조, 준금속/반도체 복합구조 및 CMR 로 이루어진 군에서 임의의 한가지가 사용되는 것을 특징으로 하는 마그네틱 램.
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