JP2005340468A - 半導体装置 - Google Patents

Abstract

【課題】 大容量データを記録可能な半導体装置を提供する。
【解決手段】 ＭＲＡＭ１０を、１メモリセルが２個のＭＴＪ素子１，２と単一のＭＯＳトランジスタ８を含み、各ＭＴＪ素子１，２を、それぞれに対応した２本の書き込みワード線４ａ，４ｂと、両者に共通の１本の共通ビット線３との交差位置に配置して構成する。この書き込みワード線４ａ，４ｂおよび共通ビット線３に電流を流して磁場を発生させ、その合成磁場によって各ＭＴＪ素子１，２のスピン配置を変化させる。それにより、ＭＴＪ素子１，２がいずれも低抵抗、いずれかが低抵抗、いずれも高抵抗の３種類の状態を作り出すことができ、１メモリセルで３値のデータを取り扱うことが可能になり、記録密度の向上を図ることができる。
【選択図】 図１

Description

本発明は半導体装置に関し、特に磁気抵抗素子を用いてデータを記録する半導体装置に関する。

磁気半導体記憶装置である磁気ランダムアクセスメモリ（Magnetic Random Access Memory，ＭＲＡＭ）は、トンネル磁気抵抗（Tunnel Magneto Resistance，ＴＭＲ）効果を示す磁気トンネル接合（Magnetic Tunnel Junction，ＭＴＪ）素子に、磁気を利用してデータを書き込み、ＭＴＪ素子の抵抗が磁化によるそのスピン配置によって異なることを利用してデータを読み出す。

ＭＴＪ素子は、強磁性層／非磁性層／強磁性層が積層されたトンネル接合を有している。ＭＴＪ素子の一方の強磁性層は、これに反強磁性層を積層させてそのスピンを回転しにくくしたスピン固定層（ピン層）であり、もう一方の強磁性層は、そのスピンの方向を可変にしたフリー層である。

図１９は従来のＭＲＡＭのメモリセル断面構造の一例である。
ＭＴＪ素子２００は、ピン層２０１とフリー層２０２が薄いトンネルバリア層２０３で隔てられたトンネル接合構造を有している。ピン層２０１は、例えば、ＣｏＦｅ膜（膜厚３ｎｍ）の間にＲｕ膜（膜厚０．９ｎｍ）を挟んで積層して形成される。フリー層２０２は、例えば、ＣｏＦｅ膜（膜厚２ｎｍ）とＮｉＦｅ膜（膜厚４ｎｍ）を積層して形成される。トンネルバリア層２０３は、例えば、ＡｌＯ_x膜（膜厚１ｎｍ）により形成される。ピン層２０１のトンネルバリア層２０３と反対の側には、例えばＰｔＭｎ膜（膜厚２０ｎｍ）の反強磁性層が形成され、これにより、ピン層２０１のスピン回転が抑えられるようになっている。また、反強磁性層側にはＮｉＦｅ膜（２ｎｍ）を介してＴａ膜で下部電極層が形成され、フリー層２０２側にはＴａ膜でＣＡＰ層兼上部電極層が形成される。

このような構成を有するＭＴＪ素子２００が、ビット線とワード線の交差位置に、通常、両配線に挟まれた状態で配置され、アクセストランジスタに接続されてＭＲＡＭ３００が構成される。

一般に、ＭＲＡＭ３００は、ＭＴＪ素子２００が、図中左右方向に延びるビット線３０１と図中表裏面方向に延びる書き込みワード線３０２の間に配置され、さらに、このＭＴＪ素子２００が、配線層３０３およびプラグ３０４を介して、アクセストランジスタとして機能するＭＯＳ（Metal Oxide Semiconductor）トランジスタ３０５に接続されて構成される。プラグ３０４は、ＭＯＳトランジスタ３０５のソース／ドレイン領域３０６に接続され、また、ＭＯＳトランジスタ３０５のゲート電極はＭＲＡＭ３００の読み出しワード線３０７として機能するようになっている。

このように、図２０に示したＭＲＡＭ３００は、１個のＭＴＪ素子２００と１個のＭＯＳトランジスタ３０５が組み合わされて各メモリセルが構成される。
ＭＲＡＭ３００のデータの書き込みは、ＭＯＳトランジスタ３０５をオフにして、ビット線３０１と書き込みワード線３０２に流す電流で作る合成磁場で選択したメモリセルにおけるＭＴＪ素子２００のフリー層２０２のスピンを反転させることにより行われる。その際、ＭＲＡＭ３００では、ＭＴＪ素子２００のピン層２０１とフリー層２０２のスピン配置が平行のときと反平行のときの２種類の状態を例えば‘０’，‘１’の２値にそれぞれ対応させ、いずれかの１ビットのデータが記録される。

一方、ＭＲＡＭ３００のデータの読み出しは、スピン配置に応じてＭＴＪ素子２００の抵抗値が変化することを利用して行われる。読み出しの場合には、読み出しワード線３０７に電圧をかけてＭＯＳトランジスタ３０５をオンさせてから、ビット線３０１に電流を流すことにより、ＭＴＪ素子２００の抵抗値を検出する。

ＭＲＡＭは、不揮発性、高速性、高書き換え回数、低コスト、高集積化が可能な万能的なメモリとして、開発が急ピッチで進められている。今後、集積度を上げて大容量化すればＤＲＡＭ（Dynamic Random Access Memory）との置き換えも可能になるメモリとして期待されている。

また、従来、ＭＲＡＭに関しては、例えば、１個のトランジスタに対し複数のＭＴＪ素子を直列または並列に接続したサブセルを、更に複数直列または並列に接続してメモリセルを構成し、この複数のＭＴＪ素子を有するメモリセルで１ビットのデータを記録するようにしたものも提案されている（特許文献１参照）。この提案では、１メモリセル内の各ＭＴＪ素子に流れる電流密度を、それまでの１個のＭＴＪ素子で記録する場合に比べて小さくし、また、１メモリセル内のいずれかのＭＴＪ素子の抵抗値変化が小さい場合でも、そのメモリセル全体で抵抗値変化の減少を抑え、それによって記録信頼性の向上や高集積化に対応する試みがなされている。
特開２００２−２３０９６５号公報

しかし、従来のＭＲＡＭは、上記のように、各メモリセルに、磁気抵抗素子として１個または２個以上のＭＴＪ素子と、単一のアクセストランジスタとを有していて、ＭＴＪ素子のスピン配置に応じて１メモリセルにつき１ビットのデータを記録する構成になっている。したがって、ＭＲＡＭの記録密度を向上させるためには、横方向にメモリセル数を増加させたり層数を増やして縦方向にメモリセル数を増加させたりすることが考えられるが、これらは装置の大型化を招いてしまう。トランジスタの縮小化やメモリセルの高集積化には限界があり、装置自体を大型化させることなく、その大容量化を図れることが望ましい。

本発明はこのような点に鑑みてなされたものであり、ＭＴＪ素子を用いて大容量のデータを記録可能な半導体装置を提供することを目的とする。

本発明では上記課題を解決するために、図１に例示する構成で実現可能な半導体装置が提供される。本発明の半導体装置は、磁気抵抗素子を有する半導体装置において、複数の磁気抵抗素子と単一のアクセストランジスタとを含むメモリセルを有し、前記複数の磁気抵抗素子がワード線と前記複数の磁気抵抗素子に接続された共通の共通ビット線との交差位置に配置されて、前記ワード線と前記共通ビット線に流れる電流によって発生する磁場に応じ前記複数の磁気抵抗素子の抵抗値がそれぞれ変化することを特徴とする。

図１に例示する半導体装置によれば、メモリセルが、複数の磁気抵抗素子と単一のアクセストランジスタ、例えば２個のＭＴＪ素子１，２と単一のＭＯＳトランジスタ８を含み、各ＭＴＪ素子１，２が、書き込みワード線４ａ，４ｂと共通ビット線３の交差位置に配置されている。この書き込みワード線４ａ，４ｂおよび共通ビット線３に電流が流れると、それによって磁場が発生し、その磁場に応じてＭＴＪ素子１，２のスピン配置がそれぞれ変化し、その抵抗値が変化するようになる。２個のＭＴＪ素子１，２が１メモリセルに含まれている場合、それによって、ＭＴＪ素子１，２がいずれも低抵抗、いずれかが低抵抗、いずれも高抵抗となるような３種類の状態を作り出すことができ、１メモリセルにつき３値のデータを取り扱うことが可能になる。

本発明では、１メモリセルに複数の磁気抵抗素子と単一のアクセストランジスタを有し、各磁気抵抗素子の抵抗値をそれぞれ変化させることができるように構成して、１メモリセルにつき３値以上の多値データの記録が行えるようにした。これにより、装置自体を大型化させることなく、記録密度の向上を図ることができ、大容量データの記録が可能な半導体装置を実現することができる。

以下、本発明の実施の形態を、磁気半導体記憶装置であるＭＲＡＭを例に、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。

図１は第１の実施の形態のＭＲＡＭのメモリセル断面構造の一例、図２はメモリセルの回路図である。
この図１に示す第１の実施の形態のＭＲＡＭ１０では、磁気抵抗素子である２つのＭＴＪ素子１，２が、それらが共に接続された図中左右方向に延びる共通の共通ビット線（ＢＬ）３と、各ＭＴＪ素子１，２の直下をそれぞれ通るように図中表裏面方向に延びる２本の書き込みワード線（ＷＷＬ）４ａ，４ｂの間に配置されている。このように、第１の実施の形態において、２つのＭＴＪ素子１，２は、共通ビット線３と書き込みワード線４ａ，４ｂの交差位置に、両配線に挟まれた状態で並列に配置されている。

ＭＴＪ素子１，２はそれぞれ、トンネルバリア層１ａ，２ａを隔てて、スピンの方向を固定するピン層１ｂ，２ｂと、スピンの方向が可変のフリー層１ｃ，２ｃを有している。このようなＭＴＪ素子１，２は、例えば次の図３に示すような磁性多層膜構造により形成することができる。

図３はＭＴＪ素子の構成例である。
ＭＴＪ素子１は、そのトンネルバリア層１ａが、例えば、ＡｌＯ_x膜（膜厚１ｎｍ）により形成される。ピン層１ｂは、例えば、ＣｏＦｅ膜（膜厚３ｎｍ）の間にＲｕ膜（膜厚０．９ｎｍ）を挟んで積層して形成される。フリー層１ｃは、例えば、ＮｉＦｅ膜（膜厚４ｎｍ，６ｎｍ）の間にＲｕ膜（膜厚０．９ｎｍ）を挟んで積層して形成される。ピン層１ｂのトンネルバリア層１ａと反対の側には、例えばＰｔＭｎ膜（膜厚２０ｎｍ）の反強磁性層１ｄが形成され、これにより、ピン層１ｂのスピン回転が抑えられるようになっている。反強磁性層１ｄには、このほかＩｒＭｎ膜等も用いることができる。また、反強磁性層１ｄ側にはＮｉＦｅ膜（２ｎｍ）を介してＴａ膜で下部電極層１ｅが形成され、フリー層１ｃ側にはＴａ膜で上部電極層１ｆが形成される。ＭＴＪ素子２もこれと同じ構成とすることができる。ＭＴＪ素子１，２の上部電極層は、共通ビット線３に接続される。

ＭＴＪ素子１，２の素子サイズが小さくなった場合、反磁界の影響により、そのスピンを反転させるためのスイッチング磁場は大きくなる。そこで、消費電力低減の点から、フリー層１ｃ，２ｃに、図３に例示したような層間の相互作用が反強磁性結合した多層膜（ＳＦＦ（Synthetic Ferri Free）膜）を導入してスイッチング磁場が小さくなるような構造にする。ＳＦＦ膜を用いると、実効的な強磁性層の膜厚がキャンセルできるため、反磁界の影響が軽減されるようになる。

そして、図１，図２に示したように、これらのＭＴＪ素子１，２が、下部電極層、配線層５およびプラグ６を介して、ゲート電極を読み出しワード線（ＲＷＬ）７とするアクセストランジスタとしてのＭＯＳトランジスタ（Ｔｒ）８に形成されたソース／ドレイン領域９に接続されている。

このような構成を有するＭＲＡＭ１０において、データの書き込みは、ＭＯＳトランジスタ８をオフにして、共通ビット線３と各書き込みワード線４ａ，４ｂに同時に電流を流し、それによって発生する合成磁場により行う。例えば、ＭＴＪ素子１，２と書き込みワード線４ａ，４ｂとの間の距離を１００ｎｍとし、書き込みワード線４ａ，４ｂにＮｉＦｅのクラッド層を設けた場合、約１ｍＡの電流を流すことにより、約７０Ｏｅ〜８０Ｏｅ（１Ｏｅ＝７９．５８Ａ／ｍ）の磁場を発生させることが可能である。ＭＴＪ素子１，２のスイッチング磁場を５０Ｏｅ以下にすれば、１ｍＡ以下の電流によって書き込みを行うことが可能になる。

図４はピン層とフリー層のスピン配置と抵抗値の関係を示す図であって、（Ａ）はスピンの向きが平行の状態、（Ｂ）はスピンの向きが反平行の状態である。また、図５は第１の実施の形態に係るアステロイド曲線の一例である。

ここで、共通ビット線３に流れる電流によって発生する磁場を磁化容易軸、書き込みワード線４ａ，４ｂに流れる電流によって発生する磁場を磁化困難軸とする。例えば一方のＭＴＪ素子１について、図４（Ａ）に示すように、ピン層１ｂとフリー層１ｃのスピンの向きが平行である場合には、このＭＴＪ素子１は低抵抗（ｌｏｗ）状態になる。また、図４（Ｂ）に示すように、ピン層１ｂとフリー層１ｃのスピンの向きが図４（Ａ）とは逆に反平行である場合には、ＭＴＪ素子１は高抵抗（ｈｉｇｈ）状態になる。もう一方のＭＴＪ素子２についても同じである。

そして、図５に示すように、横軸を共通ビット線３による磁場、縦軸を書き込みワード線４ａ，４ｂによる磁場として、ＭＴＪ素子１，２のアステロイド曲線がこの図５に示したようなものである場合、例えば、ＭＴＪ素子１，２の双方にＡ点の大きさの磁場を印加すると、ＭＴＪ素子１，２の抵抗を共にｌｏｗ状態にすることができる。また、ＭＴＪ素子１にＡ点の大きさの磁場を印加し、ＭＴＪ素子２にＢ点の大きさの磁場を印加すると、ＭＴＪ素子１の抵抗をｌｏｗ状態に、ＭＴＪ素子２の抵抗をｈｉｇｈ状態にすることができ、逆に、ＭＴＪ素子１にＢ点の大きさの磁場を印加し、ＭＴＪ素子２にＡ点の大きさの磁場を印加すると、ＭＴＪ素子１をｈｉｇｈ状態に、ＭＴＪ素子２をｌｏｗ状態にすることができる。さらに、ＭＴＪ素子１，２の双方にＢ点の大きさの磁場を印加すると、ＭＴＪ素子１，２の抵抗を共にｈｉｇｈ状態にすることができる。これらの関係を表１に示す。

印加する磁場に応じて各ＭＴＪ素子１，２の抵抗値を変化させ、この表１に示したように、ＭＴＪ素子１，２の抵抗を共にｌｏｗ状態、いずれかをｌｏｗ状態（いずれかがｈｉｇｈ状態）、または共にｈｉｇｈ状態にし、各状態をそれぞれ例えば‘０’，‘１’，‘２’に対応させることにより、ＭＲＡＭ１０において３値のデータを記録することが可能になる。

このＭＲＡＭ１０において、データの読み出しは、ＭＯＳトランジスタ８をオンにして、共通ビット線３に電流を流し、ＭＴＪ素子１，２の並列抵抗を読むことにより行う。ここで、ＭＴＪ素子１の抵抗をＲ₁、ＭＴＪ素子２の抵抗をＲ₂とし、ｌｏｗ状態とｈｉｇｈ状態との間の抵抗変化率を５０％とすると、ＭＴＪ素子１，２の記録データと抵抗の関係は表２に示すようになる。

この表２に示したように、記録データが‘０’のとき、すなわちＭＴＪ素子１，２の抵抗が共にｌｏｗ状態のときの抵抗Ｒ₁，Ｒ₂を共に１．０とすると、記録データが‘１’のとき、例えばＭＴＪ素子１がｌｏｗ状態でＭＴＪ素子２がｈｉｇｈ状態のときには、抵抗Ｒ₁が１．０、抵抗Ｒ₂が１．５となる。同様に、記録データが‘２’のときには、抵抗Ｒ₁，Ｒ₂は共に１．５となる。

この場合、各記録データのときのＭＴＪ素子１，２の並列抵抗は、記録データ‘０’のときを基準にすると、記録データ‘１’では‘０’よりも２０％高くなり（ＭＲ比２０％）、記録データ‘２’では‘０’よりも５０％高くなる（ＭＲ比５０％）。この抵抗差を読み出すことで、ＭＲＡＭ１０では‘０’，‘１’，‘２’の３値データの読み出しが可能になる。

ＭＲＡＭ１０の読み出しマージンは、△Ｖ_sig.を共通ビット線３の異なる状態間（例えば記録データ‘０’のときと‘１’のときとの間）の差電圧、Ｖ_b1を読み出し時の共通ビット線３のバイアス電圧として、次の式（１）により見積もることができる。
△Ｖ_sig.＝Ｖ_b1×（ＭＲ比） ……（１）
例えば、式（１）において、Ｖ_b1＝０．５Ｖであるとすれば、記録データ‘０’の状態と‘１’の状態の間では１００ｍＶ、記録データ‘０’の状態と‘２’の状態の間では２５０ｍＶのマージンで読み出すことができることになる。

このように、第１の実施の形態のＭＲＡＭ１０は、１メモリセルにつき、共通ビット線３と書き込みワード線４ａ，４ｂの間に並列配置された２個のＭＴＪ素子１，２と、単一のＭＯＳトランジスタ８を有し、３値データの書き込み／読み出しが可能である。これにより、層数を増やす等してＭＲＡＭを大型化させることなく、記録密度をより向上させることが可能になる。

なお、以上述べたＭＲＡＭ１０では、１メモリセルに２個のＭＴＪ素子１，２を配置する構成としたが、同様にして１メモリセルに３個以上のＭＴＪ素子を並列配置するようにしてもよい。すなわち、１メモリセルにｎ個（ｎ≧２）のＭＴＪ素子を配置することにより、ｎ＋１値のデータの記録を行うことが可能になる。

また、上記の説明では、共通ビット線３を磁化容易軸、書き込みワード線４ａ，４ｂを磁化困難軸としたが、反対に、共通ビット線３を磁化困難軸、書き込みワード線４ａ，４ｂを磁化容易軸となるようにしても構わない。

続いて、上記のようなＭＲＡＭの形成方法について説明する。なお、ここでは、１メモリセルに２個のＭＴＪ素子を配置したＭＲＡＭの形成方法の一例について説明する。また、ここでは、書き込みワード線の形成以降の工程について述べ、それ以前の工程（ＭＯＳトランジスタ形成工程等）の詳細についてはその説明を省略する。

図６は書き込みワード線形成工程の断面図、図７はＢＥＣコンタクト形成工程の断面図、図８は磁性膜形成工程の断面図、図９はＭＴＪ素子加工工程の断面図、図１０は素子分離形成工程の断面図、図１１は層間膜形成工程の断面図、図１２はＭＴＪ素子用ビア形成工程の断面図、図１３は共通ビット線形成工程の断面図である。

まず、図６に示す書き込みワード線形成工程では、９０ｎｍルールで形成されたＭＯＳトランジスタ１００を覆う層間絶縁膜１０１に、ＭＯＳトランジスタ１００に通じるコンタクトホール１０２を形成した後、幅０．１５μｍ、高さ０．２μｍのコンタクトホール１０３を形成する。

そして、Ｔｉ／ＴｉＮバリア層（図示せず）をスパッタ法により成膜した後、Ｗプラグ１０４およびＷ配線層１０５をスパッタ法により成膜し、これをＣＭＰ（Chemical Mechanical Polishing）により平坦化する。

次いで、同様に、ＳｉＯ₂層間膜１０６ａをＣＶＤ（Chemical Vapor Deposition）法により成膜してこれをＣＭＰにより平坦化した後、コンタクトホール１０３ａを形成してＷプラグ１０４ａを形成し、ＣＭＰにより平坦化する。

その後、更にＳｉＯ₂層間膜１０６ｂをＣＶＤ法により成膜し、Ｃｕ埋め込み配線用の溝１０７のパターニングを行い、ＲＩＥ（Reactive Ion Etching）を行って溝１０７を形成し、Ｔａバリア層（図示せず）、ＮｉＦｅクラッド層（ヨーク）１０８、Ｔａバリア層（図示せず）、Ｃｕシード層１０９を順にスパッタ法により成膜した後、めっき法によりＣｕを形成してＣＭＰにより平坦化する。これにより、幅０．１３μｍ、高さ０．２５μｍのＣｕ書き込みワード線１１０を形成し、併せてＣｕ配線層１１１を形成する。

図７に示すＢＥＣコンタクト形成工程では、Ｃｕ書き込みワード線１１０の形成工程後、ＳｉＯ₂層間膜１１２をＣＶＤ法により成膜する。ただし、このＳｉＯ₂層間膜１１２は、Ｃｕ書き込みワード線１１０と、後に形成するＭＴＪ素子１１８との間に形成されるものであるため、Ｃｕ書き込みワード線１１０からＭＴＪ素子１１８に対して大きな磁場を印加することができるよう、できるだけ薄く形成する。ここでは、このＳｉＯ₂層間膜１１２を膜厚１００ｎｍで形成する。ＳｉＯ₂層間膜１１２は、上記理由から、１００ｎｍ以下の膜厚で形成することが好ましい。

このＳｉＯ₂層間膜１１２に幅０．１５μｍ、高さ０．１μｍのコンタクトホール１１３を形成し、Ｔｉ／ＴｉＮバリア層（図示せず）、Ｗプラグ１１４をスパッタ法により形成した後、ＣＭＰにより平坦化する。

図８に示す磁性膜形成工程では、ＢＥＣコンタクト形成工程後、Ｔａ下部電極層１１５、ＭＴＪ素子１１８を構成する多層膜１１６、Ｔａ上部電極層（ＣＡＰ層）１１７をスパッタ法により順に成膜する。多層膜１１６は、例えば、上記図３に示したような構造とすることができる。なお、この磁性膜形成工程に続くその後の各工程は、すべて３００℃以下で行うようにする。

図９に示すＭＴＪ素子加工工程では、磁性膜形成工程後、ＭＴＪ素子１１８を形成する領域に、例えば０．１３μｍ×０．２６μｍサイズのレジストパターン（図示せず）を形成する。次いで、このレジストパターンをマスクにして、ハロゲン系ガスを用いてＴａ上部電極層１１７をハードマスクエッチングし、それをマスクにして、ＣＯ＋ＮＨ₃ガスを用いて多層膜１１６をエッチングする。

図１０に示す素子分離形成工程では、ＭＴＪ素子１１８の加工工程後、カバー膜（ＳｉＯ₂，Ａｌ₂Ｏ₃等）（図示せず）を成膜温度２５０℃以下の低温ＣＶＤ法（低温高密度プラズマＣＶＤ法）で成膜し、Ｔａ下部電極層１１５に対しパターニングおよびＲＩＥを行い、メモリセルごとに素子分離を行う。

図１１に示す層間膜形成工程では、素子分離形成工程後、ＳｉＯ₂層間膜１１９を低温ＣＶＤ法により形成し、ＣＭＰにより平坦化する。
そして、ＳｉＯ₂層間膜１１９の形成工程後、図１２に示すＭＴＪ素子用ビア形成工程では、レジストパターン（図示せず）を形成した後、ＲＩＥによりＳｉＯ₂層間膜１１９にＭＴＪ素子１１８のＴａ上部電極層１１７に通じるＭＴＪ素子用ビア１２０を形成する。

ＭＴＪ素子用ビア１２０の形成工程後は、図１３に示す共通ビット線形成工程により、まず逆スパッタ法によりＭＴＪ素子用ビア１２０の表面酸化物を除去した後、ｉｎ−ｓｉｔｕでＴｉバリア層（図示せず）およびＡｌ配線をスパッタ法により成膜する。そして、これをパターニングし、ＲＩＥを行ってＡｌ共通ビット線１２１を形成する。

これらすべての工程の終了後は、約２６０℃で、２Ｔの磁場中で約３時間アニールすることによって、ピン層のスピンの向きを揃える。これにより、ＭＲＡＭの基本構成を完成する。

このようにしてＭＲＡＭの形成を行うことにより、１メモリセルに複数のＭＴＪ素子を配置するために、１メモリセルに１個のＭＴＪ素子を配置する従来のＭＲＡＭ形成方法に大幅な変更を加える必要がなく、さらに、ＭＲＡＭの層数を増やす場合等に比べてコスト面で非常に有利となる。

なお、ここに述べたＭＲＡＭ形成方法は一例であって、ＭＲＡＭを構成する各部の材質、サイズ、配置、形成方法等はこれに限定されるものではない。例えば、後述のように、ＭＴＪ素子１，２を異なるサイズで形成する、Ｃｕ書き込みワード線１１０をＭＴＪ素子１，２に共通なものにする、あるいはＣｕ書き込みワード線１１０をＡｌ共通ビット線１２１よりも上方に配置する、といったような場合にも、上記方法の例に従い、それぞれの形態に応じたＭＲＡＭを形成することができる。

次に、第２の実施の形態について説明する。
図１４は第２の実施の形態のＭＲＡＭのメモリセル断面構造の一例である。ただし、図１４では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。また、図１５は第２の実施の形態に係るアステロイド曲線の一例である。

この図１４に示す第２の実施の形態のＭＲＡＭ２０は、２個のＭＴＪ素子１，２のうち、一方のＭＴＪ素子２の寸法が、もう一方のＭＴＪ素子１の寸法に対し２倍になっている点で、上記第１の実施の形態のＭＲＡＭ１０と相違する。その他の構成は、第１の実施の形態のＭＲＡＭ１０と同じである。

一般に、フリー層のスイッチング磁場Ｈ_Cは、フリー層の長さをＬ、厚さをｔ、飽和磁化をＭ_Sとした場合（フリー層の幅は長さの半分とする）、次の式（２）で表される。
Ｈ_C＝０．６３×４πＭ_Sｔ／Ｌ ……（２）
今、ＭＴＪ素子１の長さをＬ、ＭＴＪ素子２の長さを２Ｌとすると、ＭＴＪ素子１のＨ_Cは、ＭＴＪ素子２のＨ_Cの２倍になる。この場合、アステロイド曲線は、図１５に示すようになり、横軸を共通ビット線３による磁場、縦軸を書き込みワード線４ａ，４ｂによる磁場として、ＭＴＪ素子１についてのアステロイド曲線（実線）より内側に、ＭＴＪ素子２についてのアステロイド曲線（点線）が作成される。

この図１５に示すようなアステロイド曲線の関係を用い、サイズの異なるＭＴＪ素子１，２にＡ点の磁場を印加すると、ＭＴＪ素子１の抵抗をｈｉｇｈ状態に、ＭＴＪ素子２の抵抗をｌｏｗ状態にすることができ、ＭＴＪ素子１，２にＡ´点の磁場を印加すると、ＭＴＪ素子１の抵抗をｌｏｗ状態に、ＭＴＪ素子２の抵抗をｈｉｇｈ状態にすることができる。また、ＭＴＪ素子１，２にＢ点の磁場を印加すると、ＭＴＪ素子１，２の抵抗を共にｌｏｗ状態にすることができ、ＭＴＪ素子１，２にＢ´点の磁場を印加すると、ＭＴＪ素子１，２の抵抗を共にｈｉｇｈ状態にすることができる。これらの関係を表３に示す。

この表３に示したように、ＭＲＡＭ２０では、ＭＴＪ素子１，２の抵抗が共にｌｏｗ状態、いずれかがｌｏｗ状態（いずれかがｈｉｇｈ状態）、または共にｈｉｇｈ状態であるときをそれぞれ、‘０’，‘１’，‘２’に対応させることにより、３値のデータを記録することが可能になる。

ＭＲＡＭ２０で‘０’，‘１’，‘２’の３値データの書き込みを行う場合は、‘０’の書き込みはＢ点の磁場を発生させるように共通ビット線３および書き込みワード線４ａ，４ｂに電流を流すことにより行い、‘２’の書き込みはＢ´点の磁場を発生させるように共通ビット線３および書き込みワード線４ａ，４ｂに電流を流すことにより行う。

また、‘１’の書き込みはＨ_Cの小さいＭＴＪ素子２のみで行うようにし、ＭＴＪ素子２にＡ点またはＡ´点の磁場を発生させるように共通ビット線３および書き込みワード線４ｂに電流を流すことにより行う。すなわち、‘０’から‘１’へデータを書き換える場合は、ＭＴＪ素子２にＡ´点の磁場を印加することにより、ＭＴＪ素子１はｌｏｗ状態のまま、ＭＴＪ素子２をｈｉｇｈ状態に変える。‘２’から‘１’へデータを書き換える場合は、ＭＴＪ素子２にＡ点の磁場を印加することにより、ＭＴＪ素子１はｈｉｇｈ状態のまま、ＭＴＪ素子２をｌｏｗ状態に変える。

このように、ＭＴＪ素子１，２を異なるサイズで形成して、一方のＭＴＪ素子２のＨｃをもう一方のＭＴＪ素子１よりも小さくし、書き換えはＨ_Cの小さいＭＴＪ素子２の抵抗値を変化させることによって行うようにすることにより、同一メモリセル内で近距離で並列に隣り合って配置されているＭＴＪ素子１，２への誤書き込みの発生を抑えることができるようになる。

ＭＲＡＭ２０におけるデータの読み出しは、上記第１の実施の形態のＭＲＡＭ１０と同様に行うことができる。
なお、ＭＴＪ素子１，２のＨ_Cに差を設ける方法としては、上記のようにＭＴＪ素子１，２の寸法を変えるだけでなく、ＭＴＪ素子１，２のフリー層に抗磁場の異なる材料を用いる方法もある。

次に、第３の実施の形態について説明する。
図１６は第３の実施の形態のＭＲＡＭのメモリセル断面構造の一例である。ただし、図１６では、図１４に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。

この図１６に示す第３の実施の形態のＭＲＡＭ３０は、サイズの異なる２個のＭＴＪ素子１，２の直下に共通の１本の書き込みワード線４が配置されている点で、上記第２の実施の形態のＭＲＡＭ２０と相違する。その他の構成は、第２の実施の形態のＭＲＡＭ２０と同じである。

このような構成のＭＲＡＭ３０では、並列するＭＴＪ素子１，２のＨ_Cが異なるため、共通の書き込みワード線４から発生する磁場の大きさによって、すなわち、第２の実施の形態の場合と同様に、ＭＴＪ素子１，２のいずれか一方はスピンが反転するがもう一方は反転しない磁場（Ａ点，Ａ´点）、いずれも反転するあるいはいずれも反転しない磁場（Ｂ点，Ｂ´点）を発生させることで、３値データの書き込みを行うことができる。

次に、第４の実施の形態について説明する。
図１７は第４の実施の形態のＭＲＡＭのメモリセル断面構造の一例である。ただし、図１７では、図１４に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。

この図１７に示す第４の実施の形態のＭＲＡＭ４０は、共通ビット線３より上方であってサイズの異なる２個のＭＴＪ素子１，２の直上にそれぞれ、書き込みワード線４ａ，４ｂが配置されており、さらに、一方のＭＴＪ素子１がプラグ６の直上に配置されている点で、上記第２の実施の形態のＭＲＡＭ２０と相違する。その他の構成は、第２の実施の形態のＭＲＡＭ２０と同じである。

このＭＲＡＭ４０のように、書き込みワード線４ａ，４ｂを共通ビット線３より上方に配置することにより、ＭＴＪ素子１をプラグ６の直上に配置することが可能になる。
すなわち、書き込みワード線４ａ，４ｂをＭＴＪ素子１，２の直下に配置するのは、これらの間の距離をできるだけ狭めるためであるが、その場合、書き込みワード線４ａ，４ｂは、プラグ６の位置を避けて、ＭＴＪ素子１，２の直下に配置する必要があった。

しかし、この図１７に示したＭＲＡＭ４０のように、書き込みワード線４ａ，４ｂを共通ビット線３の上方に配置することにより、ＭＴＪ素子１をプラグ６の直上に配置することが可能になり、ＭＴＪ素子１，２を並列配置する場合にも、メモリセル面積の縮小化を図ることが可能になる。

なお、この第４の実施の形態と同様に、上記第１の実施の形態のＭＲＡＭ１０において、その書き込みワード線４ａ，４ｂを共通ビット線３の上方に配置し、一方のＭＴＪ素子１をプラグ６の直上に配置する構成とすることも可能である。また、上記第３の実施の形態のＭＲＡＭ３０において、ＭＴＪ素子１，２に共通の書き込みワード線４を共通ビット線３の上方に配置し、一方のＭＴＪ素子１をプラグ６の直上に配置する構成とすることも可能である。

次に、第５の実施の形態について説明する。
図１８は第５の実施の形態のＭＲＡＭのメモリセル断面構造の一例である。ただし、図１８では、図１４に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。

この図１８に示す第５の実施の形態のＭＲＡＭ５０は、共通ビット線３および書き込みワード線４ａ，４ｂの周辺を、ＭＴＪ素子１，２に対向する面を除いて、ＦｅＮｉ等の磁性膜５１でコートしている点で、上記第２の実施の形態のＭＲＡＭ２０と相違する。その他の構成は、第２の実施の形態のＭＲＡＭ２０と同じである。

このＭＲＡＭ５０のように、共通ビット線３および書き込みワード線４ａ，４ｂに磁性膜５１をコートすることにより、各配線に流れる電流によって発生する磁場をＭＴＪ素子１，２の方向に集中させることができるようになる。その結果、ＭＴＪ素子１，２に対する書き込み電流を低減することができるとともに、並列するＭＴＪ素子１，２あるいは隣のメモリセルへの磁場の影響を抑えることが可能になる。

なお、このような磁性膜５１は、共通ビット線３にのみ、あるいは書き込みワード線４ａ，４ｂにのみ形成されていても、上記同様の効果を得ることが可能である。また、この第５の実施の形態と同様に、上記第１，第３，第４の実施の形態における共通ビット線３および書き込みワード線４，４ａ，４ｂに磁性膜５１をコートするようにしてもよい。

なお、以上述べた第２から第５の各実施の形態では、１メモリセルに２個のＭＴＪ素子１，２を配置する場合を例にして述べたが、いずれも、第１の実施の形態で述べたのと同様、１メモリセルにｎ個（ｎ≧２）のＭＴＪ素子を配置し、ｎ＋１値のデータの記録を行うＭＲＡＭに適用可能である。

以上説明したように、本発明に係るＭＲＡＭは、１メモリセルにｎ個（ｎ≧２）のＭＴＪ素子を配置し、ｎ＋１値のデータの書き込み／読み出しを行うことができるので、記録密度の向上を図ることができる。これにより、大容量データの記録が可能なメモリを実現することができる。

（付記１） 磁気抵抗素子を有する半導体装置において、
複数の磁気抵抗素子と単一のアクセストランジスタとを含むメモリセルを有し、前記複数の磁気抵抗素子がワード線と前記複数の磁気抵抗素子に接続された共通の共通ビット線との交差位置に配置されて、前記ワード線と前記共通ビット線に流れる電流によって発生する磁場に応じ前記複数の磁気抵抗素子の抵抗値がそれぞれ変化することを特徴とする半導体装置。

（付記２） 前記メモリセルにｎ（ｎ≧２）個の前記磁気抵抗素子を含み、ｎ＋１値のデータを記録することを特徴とする付記１記載の半導体装置。
（付記３） 前記ワード線は、前記複数の磁気抵抗素子のそれぞれに対応して複数配置されていることを特徴とする付記１記載の半導体装置。

（付記４） 前記複数の磁気抵抗素子は、前記抵抗値を変化させるスイッチング磁場が異なっていることを特徴とする付記１記載の半導体装置。
（付記５） 前記ワード線は、前記複数の磁気抵抗素子に共通であることを特徴とする付記４記載の半導体装置。

（付記６） 前記ワード線は、前記複数の磁気抵抗素子の前記共通ビット線が配置されている側に、前記共通ビット線を前記複数の磁気抵抗素子との間に挟むようにして配置されていることを特徴とする付記１記載の半導体装置。

（付記７） 前記ワード線および／または前記共通ビット線は、前記複数の磁気抵抗素子に近い面側を除く周囲に磁性膜が形成されていることを特徴とする付記１記載の半導体装置。

（付記８） 前記アクセストランジスタを用い、前記共通ビット線に接続されたそれぞれの前記抵抗値を有する前記複数の磁気抵抗素子の並列抵抗を検出することによって、記録されたデータを読み出すことを特徴とする付記１記載の半導体装置。

第１の実施の形態のＭＲＡＭのメモリセル断面構造の一例である。 メモリセルの回路図である。 ＭＴＪ素子の構成例である。 ピン層とフリー層のスピン配置と抵抗値の関係を示す図であって、（Ａ）はスピンの向きが平行の状態、（Ｂ）はスピンの向きが反平行の状態である。 第１の実施の形態に係るアステロイド曲線の一例である。 書き込みワード線形成工程の断面図である。 ＢＥＣコンタクト形成工程の断面図である。 磁性膜形成工程の断面図である。 ＭＴＪ素子加工工程の断面図である。 素子分離形成工程の断面図である。 層間膜形成工程の断面図である。 ＭＴＪ素子用ビア形成工程の断面図である。 共通ビット線形成工程の断面図である。 第２の実施の形態のＭＲＡＭのメモリセル断面構造の一例である。 第２の実施の形態に係るアステロイド曲線の一例である。 第３の実施の形態のＭＲＡＭのメモリセル断面構造の一例である。 第４の実施の形態のＭＲＡＭのメモリセル断面構造の一例である。 第５の実施の形態のＭＲＡＭのメモリセル断面構造の一例である。 従来のＭＲＡＭのメモリセル断面構造の一例である。

符号の説明

１，２，１１８ ＭＴＪ素子
１ａ，２ａ トンネルバリア層
１ｂ，２ｂ ピン層
１ｃ，２ｃ フリー層
１ｄ 反強磁性層
１ｅ 下部電極層
１ｆ 上部電極層
３ 共通ビット線
４，４ａ，４ｂ 書き込みワード線
５ 配線層
６ プラグ
７ 読み出しワード線
８，１００ ＭＯＳトランジスタ
９ ソース／ドレイン領域
１０，２０，３０，４０，５０ ＭＲＡＭ
５１ 磁性膜
１０１ 層間絶縁膜
１０２，１０３，１０３ａ，１１３ コンタクトホール
１０４，１０４ａ，１１４ Ｗプラグ
１０５ Ｗ配線層
１０６ａ，１０６ｂ，１１２，１１９ ＳｉＯ₂層間膜
１０７ 溝
１０８ ＮｉＦｅクラッド層
１０９ Ｃｕシード層
１１０ Ｃｕ書き込みワード線
１１１ Ｃｕ配線層
１１５ Ｔａ下部電極層
１１６ 多層膜
１１７ Ｔａ上部電極層
１２０ ＭＴＪ素子用ビア
１２１ Ａｌ共通ビット線

Claims (5)

1. 磁気抵抗素子を有する半導体装置において、
   複数の磁気抵抗素子と単一のアクセストランジスタとを含むメモリセルを有し、前記複数の磁気抵抗素子がワード線と前記複数の磁気抵抗素子に接続された共通の共通ビット線との交差位置に配置されて、前記ワード線と前記共通ビット線に流れる電流によって発生する磁場に応じ前記複数の磁気抵抗素子の抵抗値がそれぞれ変化することを特徴とする半導体装置。
2. 前記ワード線は、前記複数の磁気抵抗素子のそれぞれに対応して複数配置されていることを特徴とする請求項１記載の半導体装置。
3. 前記複数の磁気抵抗素子は、前記抵抗値を変化させるスイッチング磁場が異なっていることを特徴とする請求項１記載の半導体装置。
4. 前記ワード線は、前記複数の磁気抵抗素子に共通であることを特徴とする請求項３記載の半導体装置。
5. 前記ワード線は、前記複数の磁気抵抗素子の前記共通ビット線が配置されている側に、前記共通ビット線を前記複数の磁気抵抗素子との間に挟むようにして配置されていることを特徴とする請求項１記載の半導体装置。

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