JP3866567B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に係わり、特に１ビット毎に電流磁界によって書き込みを行い、セルの磁化の状態による抵抗変化によって“１”、“０”の情報を読み出す磁気記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、記憶素子としてトンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto Resistive）を利用したＭＲＡＭ（Magnetic Random Access Memory）が提案されている。このＭＲＡＭは、不揮発性、高集積性、高信頼性、高速動作を兼ね備えたメモリデバイスヘ発展し、ポテンシャルを抱くデバイスとして、近年急激に期待が高まっている。
【０００３】
図２１は、従来技術によるＭＲＡＭの一部断面図を示す。図２１に示すように、第１の配線１３と第２の配線２３とが互いに直交するように配置され、これら第１の配線１３及び第２の配線２３のクロスポイント部にＴＭＲ素子１６が配置されている。このＴＭＲ素子１６は、上部電極（表示せず）を介して第２の配線２３に接続され、下部電極５５及びコンタクト５４を介してＭＯＳトランジスタ５３のソース／ドレイン拡散層５２に接続されている。そして、このＭＯＳトランジスタ５３のゲート電極５１が読み出し配線になっている。ここで、ＴＭＲ素子１６は、下部電極５５に接続する強磁性層の磁化固着層３１と、上部電極を介して第２の配線２３に接続する強磁性層の磁気記録層３３と、これら磁化固着層３１と磁気記録層３３とに挟まれた非磁性層のトンネル接合層３２とで構成される。このようなＭＲＡＭでは、以下のようにデータの書き込み及び読み出しが行われる。
【０００４】
まず、任意の選択セルにデータを書き込む場合、磁気記録層３３の磁化方向を反転させることによって、ＴＭＲ素子１６に“１”、“０”データのいずれかの状態が選択セルに書き込まれる。その結果、磁気記録層３３の磁化方向が磁化固着層３１の磁化方向と同じになったときにトンネル接合層３２の抵抗は最も低くなり、反対に両者の磁化方向が反対になったときにトンネル接合層３２の抵抗は最も高くなる。そこで、ＴＭＲ素子１６を外側から挟む上部電極及び下部電極５５を介して上下に配置される２本の配線２３、１３からＴＭＲ素子１６を貫通する方向に電流を流すことによって、トンネル接合層３２の抵抗の変化を読み取る。これにより、“１”、“０”の記憶状態を判定することが可能となり、情報が読み出される。
【０００５】
【発明が解決しようとする課題】
以上のように、従来技術によるＭＲＡＭでは、１ビットあたり２値のデータを記憶することは可能であったが、これ以上のデータを記憶することはできなかった。
【０００６】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、１ビットあたりの記憶データ値を増やすことが可能な半導体記憶装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００８】
本発明の第１の視点による半導体記憶装置は、１セルに、磁化容易軸の方向を互いに異なる方向に向けて積層され、２値の抵抗値をそれぞれ有する複数の磁気抵抗効果素子と、前記複数の磁気抵抗効果素子を挟み、互いに異なる方向に延在する第１及び第２の配線とを具備する。
【０００９】
本発明の第２の視点による半導体記憶装置は、１セルに、２値の抵抗値をそれぞれ有する第１及び第２の磁気抵抗効果素子を備えた半導体記憶装置であって、第１の方向に延在する第１の配線と、前記第１の配線の上方に配置され、第２の方向に向く第１の磁化容易軸を有する前記第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の上方に配置され、前記第２の方向と異なる第３の方向に向く第２の磁化容易軸を有する前記第２の磁気抵抗効果素子と、前記第２の磁気抵抗効果素子上に配置され、前記第１の方向と異なる第４の方向に延在する第２の配線とを具備する。
【００１０】
本発明の第３の視点による半導体記憶装置の製造方法は、第１の方向に延在する第１の配線を形成する工程と、前記第１の配線の上方に、磁化固着層をそれぞれ備え、２値の抵抗値をそれぞれ有する複数の磁気抵抗効果素子を積層する工程と、前記複数の磁気抵抗効果素子上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程と、前記複数の磁気抵抗効果素子に対し互いに異なる温度で磁場中の熱処理を順に行い、前記複数の磁気抵抗効果素子における前記磁化固着層の磁化方向を互いに異なる方向に固定する工程とを含む。
【００１１】
本発明の第４の視点による半導体記憶装置の製造方法は、第１の方向に延在する第１の配線を形成する工程と、前記第１の配線の上方に、第１の磁化固着層を備え、２値の抵抗値を有する第１の磁気抵抗効果素子を形成する工程と、前記第１の磁気抵抗効果素子の上方に、第２の磁化固着層を備え、２値の抵抗値を有する第２の磁気抵抗効果素子を形成する工程と、前記第２の磁気抵抗効果素子上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程と、第１の温度で磁場中の熱処理を行い、前記第１の磁化固着層の磁化方向を第３の方向に固定する工程と、前記第１の温度と異なる第２の温度で磁場中の熱処理を行い、前記第２の磁化固着層の磁化方向を第４の方向に固定する工程とを含む。
【００１２】
【発明の実施の形態】
本発明の実施の形態に係わる磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）は、１セル内に複数のトンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果素子を備え、１ビットあたりに４値以上のデータを保持することが可能なものである。
【００１３】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１の実施形態］
第１の実施形態は、スイッチング素子を用いずに、１セルに２つのＴＭＲ素子を容易軸方向が重ならないように積層した例である。
【００１５】
図１は、本発明の第１の実施形態に係る半導体記憶装置の平面図を示す。図２は、図１のII−II線に沿った半導体記憶装置の断面図を示す。図３は、本発明の第１の実施形態に係る半導体記憶装置の斜視図を示す。以下に、本発明の第１の実施形態に係る半導体記憶装置の構造について説明する。
【００１６】
図１乃至図３に示すように、第１の実施形態に係る半導体記憶装置は、互いに異なる方向に延在された第１及び第２の配線１３、２３と、これら第１及び第２の配線１３、２３の間に挟まれた第１及び第２のＴＭＲ素子１６、２１とで構成される。そして、第１及び第２のＴＭＲ素子１６、２１は、磁化容易軸１６ａ、２１ａの方向が互いに異なるように配置される。また、第１及び第２のＴＭＲ素子１６、２１間には、ＴＭＲ素子１６、２１のパターニング時にストッパとしての役割を果たすエッチングストッパ層（非磁性層）１８が形成されていてもよい。
【００１７】
ここで、第１の実施形態では、第１及び第２の配線１３、２３は直交するように配置され、大規模なセルアレイを形成するのに適した構造となっている。また、第１のＴＭＲ素子１６の磁化容易軸１６ａは第１の配線１３と同じ方向を向き、第２のＴＭＲ素子２１の磁化容易軸２１ａは第２の配線２３と同じ方向を向いている。従って、第１のＴＭＲ素子１６の磁化容易軸１６ａと第２のＴＭＲ素子２１の磁化容易軸２１ａとは直交する。
【００１８】
以上のように、磁化容易軸１６ａ、２１ａの方向を重ならないように配置して積層されたＴＭＲ素子１６、２１は、磁化の向きが固定された磁化固着層（磁性層）３１と、トンネル接合層（非磁性層）３２と、磁化の向きが反転する磁気記録層（磁性層）３３との３層で構成されている。ここで、磁化固着層３１と磁気記録層３３の位置は入れ替えてもよく、ＴＭＲ素子１６、２１は、１層のトンネル接合層３２からなる１重トンネル接合構造であっても、２層のトンネル接合層３２からなる２重トンネル接合構造であってもよい。以下、１重トンネル接合構造や２重トンネル接合構造のＴＭＲ素子１６、２１の例について説明する。
【００１９】
図４（ａ）に示す１重トンネル接合構造のＴＭＲ素子１６、２１は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された磁化固着層３１と、この磁化固着層３１上に形成されたトンネル接合層３２と、このトンネル接合層３２上に自由強磁性層１０５、接点層１０６が順に積層された磁気記録層３３とからなる。
【００２０】
図４（ｂ）に示す１重トンネル接合構造のＴＭＲ素子１６、２１は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、強磁性層１０４′、非磁性層１０７、強磁性層１０４″が順に積層された磁化固着層３１と、この磁化固着層３１上に形成されたトンネル接合層３２と、このトンネル接合層３２上に強磁性層１０５′、非磁性層１０７、強磁性層１０５″、接点層１０６が順に積層された磁気記録層３３とからなる。
【００２１】
尚、図４（ｂ）に示すＴＭＲ素子１６、２１では、磁化固着層３１内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造と、磁気記録層３３内の強磁性層１０５′、非磁性層１０７、強磁性層１０５″からなる３層構造とを導入することで、図４（ａ）に示すＴＭＲ素子１６、２１よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００２２】
図５（ａ）に示す２重トンネル接合構造のＴＭＲ素子１６、２１は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された第１の磁化固着層３１ａと、この第１の磁化固着層３１ａ上に形成された第１のトンネル接合層３２ａと、この第１のトンネル接合層３２ａ上に形成された磁気記録層３３と、この磁気記録層３３上に形成された第２のトンネル接合層３２ｂと、この第２のトンネル接合層３２ｂ上に基準強磁性層１０４、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層３１ｂとからなる。
【００２３】
図５（ｂ）に示す２重トンネル接合構造のＴＭＲ素子１６、２１は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層され第１の磁化固着層３１ａと、この第１の磁化固着層３１ａ上に形成された第１のトンネル接合層３２ａと、この第１のトンネル接合層３２ａ上に強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造によって順に積層された磁気記録層３３と、この磁気記録層３３上に形成された第２のトンネル接合層３２ｂと、この第２のトンネル接合層３２ｂ上に強磁性層１０４′、非磁性層１０７、強磁性層１０４″、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層３１ｂとからなる。
【００２４】
尚、図５（ｂ）に示すＴＭＲ素子１６、２１では、磁気記録層３３を構成する強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造と、第２の磁化固着層３１ｂ内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造とを導入することで、図５（ａ）に示すＴＭＲ素子１６、２１よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００２５】
このような２重トンネル接合構造のＴＭＲ素子１６、２１は、１重トンネル接合構造のＴＭＲ素子１６、２１よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。
【００２６】
このような１重トンネル接合構造又は２重トンネル接合構造のＴＭＲ素子１６、２１は、例えば以下の材料を用いて形成される。
【００２７】
磁化固着層３１、３１ａ、３１ｂ及び磁気記録層３３の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００２８】
磁化固着層３１、３１ａ、３１ｂの一部を構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いることが好ましい。
【００２９】
トンネル接合層３２、３２ａ、３２ｂの材料には、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【００３０】
以上のように、第１及び第２のＴＭＲ素子１６、２１は、１重トンネル接合構造及び２重トンネル接合構造のいずれの構造であってもよいし、上述する材料であればどのような材料を用いて形成してもよい。しかし、１ビットあたり４値のデータを保持するＭＲＡＭを実現するには、第１及び第２のＴＭＲ素子１６、２１における“１”、“０”状態の抵抗変化量ΔＲ１、ΔＲ２を異なる値にする必要がある。
【００３１】
そこで、抵抗変化量ΔＲ１、ΔＲ２を異なる値にするためには、次のようなＴＭＲ素子１６、２１を形成すればよい。例えば、第１のＴＭＲ素子１６のトンネル接合層３２と第２のＴＭＲ素子２１のトンネル接合層３２を異なる膜厚にすればよい。また、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１を異なる材料で形成することにより異なるＭＲ比にしてもよい。また、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１を異なる大きさにしてもよい。
【００３２】
図６乃至図１０は、本発明の第１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００３３】
まず、図６に示すように、半導体基板１１上に第１の配線１３が絶縁膜１２などを介して形成され、この第１の配線１３上に第１のＴＭＲ材料層１４が形成される。この第１のＴＭＲ材料層１４は、例えば１重トンネル接合構造の場合、磁化固着層３１とトンネル接合層３２と磁気記録層３３との３層からなる。次に、第１のＴＭＲ材料層１４上に、例えばＤＬＣ（Diamond Like Carbon）膜からなるハードマスク１５が形成されてパターニングされる。このパターニングされたハードマスク１５を用いて、ＲＩＥ（Reactive Ion Etching）又はイオンミリングにより、第１のＴＭＲ材料層１４が選択的に除去され、第１のＴＭＲ素子１６が形成される。その後、パターニングされたハードマスク１５が除去される。
【００３４】
次に、図７に示すように、第１のＴＭＲ素子１６及び第１の配線１３上に絶縁膜１７が形成され、この絶縁膜１７で第１のＴＭＲ素子１６の周辺部が埋め込まれる。次に、第１のＴＭＲ素子１６の表面が露出するまで、絶縁膜１７の表面が平坦化される。そして、例えばスパッタ法を用いて、絶縁膜及び第１のＴＭＲ素子１６上に、非磁性層からなるエッチングストッパ層１８が形成される。次に、このエッチングストッパ層１８上に第２のＴＭＲ材料層１９が形成される。この第２のＴＭＲ材料層１９は、例えば１重トンネル接合構造の場合、第１のＴＭＲ材料層１４と同様に、磁化固着層３１とトンネル接合層３２と磁気記録層３３との３層からなるが、例えば、第１のＴＭＲ材料層１４とは異なる材料で形成されたり、トンネル接合層３２を第１のＴＭＲ材料層１４とは異なる膜厚にして形成したりする。次に、第２のＴＭＲ材料層１９上に例えばＤＬＣ膜からなるハードマスク２０が形成される。
【００３５】
次に、図８に示すように、リソグラフィ及びエッチングにより、ハードマスク２０がパターニングされる。このパターニングされたハードマスク２０を用いて、エッチングストッパ層１８をストッパとして、ＲＩＥ又はイオンミリングにより、第２のＴＭＲ材料層１９が選択的に除去され、第２のＴＭＲ素子２１が形成される。その後、パターニングされたハードマスク２０が除去される。
【００３６】
次に、図９に示すように、リソグラフィ及びエッチングにより、エッチングストッパ層１８がパターニングされる。ここで、エッチングストッパ層１８は、例えば、第１及び第２のＴＭＲ素子１６、２１よりも大きな面積を残すようにパターニングされる。次に、絶縁膜１７、エッチングストッパ層１８及び第２のＴＭＲ素子２１上に絶縁膜２２が形成され、この絶縁膜２２は第２のＴＭＲ素子２１の表面が露出するまで平坦化される。
【００３７】
次に、図１０に示すように、第２のＴＭＲ素子２１及び絶縁膜２２上に第２の配線２３が形成される。次に、第２の配線２３及び絶縁膜２２上に絶縁膜２４が形成され、この絶縁膜２４で第２の配線２３の周辺部が埋め込まれる。その後、第２の配線２４の表面が露出するまで絶縁膜２４の表面が平坦化される。
【００３８】
次に、第１及び第２のＴＭＲ素子１６、２１の磁化固着層３１の磁化方向を揃えるために、真空中で数千Ｏｅ（エルステッド）程度の磁場を印加して、数百度程度でアニールを行う。ここで、２つのＴＭＲ素子１６、２１の磁化固着層３１の磁化の向きを互いに異なる方向に固定するために、次のようにアニールを行う。上述したように、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１は異なる材料で形成しておく。そして、まず、高温で磁化方向を揃えることができる第１のＴＭＲ素子１６に第１の方向の磁場を印加して、高温でのアニールを行うことによって、第１のＴＭＲ素子１６の磁化方向を固定する。続いて、低温でなければ磁化方向を揃えることができない第２のＴＭＲ素子２１に第２の方向の磁場を印加して、低温でのアニールを行うことによって、第２のＴＭＲ素子２１の磁化方向を固定する。
【００３９】
尚、第１及び第２のＴＭＲ素子１６、２１の磁化方向を固定するためのアニールは、上述するように、第２の配線２３まで形成した後の最終時に行うことが望ましい。これは、途中時にアニールを行った場合は、その後の種々のプロセスが固定された磁化に悪影響を及ぼすおそれがあるが、最終時にアニールを行えばこの問題を回避できるからである。従って、固定された磁化への悪影響が防止できるのであれば、第１及び第２のＴＭＲ素子１６、２１の磁化方向を固定するためのアニールは最終時以外に行うことも可能である。
【００４０】
図１１は、本発明の第１の実施形態に係る半導体記憶装置のアステロイド曲線を示す。以下に、第１の実施形態に係る半導体記憶装置の書き込み方法について説明する。
【００４１】
第１及び第２のＴＭＲ素子１６、２１は磁化容易軸１６ａ、２１ａの方向が互いに異なるため、磁化の向きを反転させる書き込み電流の電流値が異なってくる。つまり、図１１において、横軸(Ｘ軸)を第１の配線１３に流す書き込み電流値Ｉ１、縦軸(Ｙ軸)を第２の配線２３に流す書き込み電流値Ｉ２とすると、第１のＴＭＲ素子１６に必要な書き込み電流の閾値は破線のアステロイド曲線で示され、第２のＴＭＲ素子２１に必要な書き込み電流の閾値は実線のアステロイド曲線で示される。そして、アステロイド曲線よりも外側の領域の電流値の電流を第１及び第２の配線１３、２３にそれぞれ流すことにより、各ＴＭＲ素子１６、２１への書き込みが可能となる。
【００４２】
ここで、通常、ＴＭＲ素子の磁化の反転閾値は困難軸方向よりも容易軸方向の方が低いので、第１のＴＭＲ素子１６のアステロイド曲線と、第２のＴＭＲ素子２１のアステロイド曲線とは、Ｘ、Ｙ方向に非対称となる。つまり、第１のＴＭＲ素子１６のアステロイド曲線と第２のＴＭＲ素子２１のアステロイド曲線とは、９０度ずれた曲線となっており、互いに重ならない。このことを利用して、本発明の第１の実施形態では、第１及び第２のＴＭＲ素子１６、２１の一方に選択的にデータを書き込むことが可能である。
【００４３】
すなわち、第１の電流領域の電流を第１及び第２の配線１３、２３に流すと、第１のＴＭＲ素子１６の磁化のみが反転し、第１のＴＭＲ素子１６にのみ書き込みが行われる。また、第２の電流領域の電流を第１及び第２の配線１３、２３に流すと、第２のＴＭＲ素子２１の磁化のみが反転し、第２のＴＭＲ素子２１にのみ書き込みが行われる。また、第３の電流領域の電流を第１及び第２の配線１３、２３に流すと、第１及び第２のＴＭＲ素子１６、２１の両方の磁化が反転し、第１及び第２のＴＭＲ素子１６、２１の両方に書き込みが行われる。このように、第１及び第２の配線１３、２３に流す書き込み電流値を調整することで、一対の書き込み配線１３、２３を用いて２個のＴＭＲ素子１６、２１に選択的にデータを書き込むことができ、１セルに４値のデータを書き込めることになる。
【００４４】
図１２は、本発明の第１の実施形態に係る半導体記憶装置の等価回路図を示す。図１３は、本発明の第１の実施形態に係る半導体記憶装置における読み出し動作の説明図を示す。以下に、第１の実施形態に係る半導体記憶装置の読み出し方法について説明する。
【００４５】
図１２に示すように、第１の実施形態に係る半導体記憶装置のメモリセルは、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１とが直列接続される。ここで、第１及び第２のＴＭＲ素子１６、２１は、“１”状態の時と“０”状態の時とでそれぞれ抵抗値が変化する。そこで、第１のＴＭＲ素子１６では、“１”状態の時の抵抗値をＲ１、“０”状態の時の抵抗値をＲ１＋ΔＲ１とし、第２のＴＭＲ素子２１では、“１”状態の時の抵抗値をＲ２、“０”状態の時の抵抗値をＲ２＋ΔＲ２とすると、メモリセルの直列抵抗Ｒは、第１のＴＭＲ素子１６の抵抗（Ｒ１又はＲ１＋ΔＲ１）と、第２のＴＭＲ素子２１の抵抗（Ｒ２又はＲ２＋ΔＲ２）とを足した値となる。
【００４６】
従って、図１３に示すように、第１及び第２のＴＭＲ素子１６、２１にそれぞれ記録された状態によって、２つのＴＭＲ素子１６、２１の直列抵抗Ｒは４つの値に変化する。
【００４７】
つまり、始めに、第１及び第２のＴＭＲ素子１６、２１にそれぞれ“１”データが書き込まれていたとする。この場合、メモリセルの直列抵抗Ｒａは、第１及び第２のＴＭＲ素子１６、２１の抵抗Ｒ１、Ｒ２を足した値、すなわちＲ１＋Ｒ２となる。次に、例えば第１のＴＭＲ素子１６にのみ書き込みが行われた場合、第１のＴＭＲ素子１６の抵抗はＲ１＋ΔＲ１に変化する。従って、この場合のメモリセルの直列抵抗Ｒｂは、Ｒ１＋ΔＲ１＋Ｒ２となる。また、例えば第２のＴＭＲ素子２１にのみ書き込みが行われた場合、第２のＴＭＲ素子２１の抵抗はＲ２＋ΔＲ２に変化する。従って、この場合のメモリセルの直列抵抗Ｒｃは、Ｒ１＋Ｒ２＋ΔＲ２となる。また、例えば第１及び第２のＴＭＲ素子１６、２１の両方に書き込みが行われた場合、第１のＴＭＲ素子１６の抵抗はＲ１＋ΔＲ１に変化し、第２のＴＭＲ素子２１の抵抗はＲ２＋ΔＲ２に変化する。従って、この場合のメモリセルの直列抵抗Ｒｄは、Ｒ１＋ΔＲ１＋Ｒ２＋ΔＲ２となる。
【００４８】
以上のことから、４値のデータの読み出しを行うことができる。つまり、読み出し電流を流した際の選択メモリセルの抵抗値Ｒが、例えばＲａの時は第１及び第２のＴＭＲ素子１６、２１にそれぞれ“１”データが書き込まれていたことになり、例えばＲｂの時は第１のＴＭＲ素子１６には“０”データ、第２のＴＭＲ素子２１には“１”データが書き込まれていたことになり、例えばＲｃの時は第１のＴＭＲ素子１６には“１”データ、第２のＴＭＲ素子２１には“２”データが書き込まれていたことになり、例えばＲｄの時は第１及び第２のＴＭＲ素子１６、２１にそれぞれ“０”データが書き込まれていたことになる。
【００４９】
尚、４値のデータの読み出しを可能にするには、４値の異なる抵抗値を作り出すことが必須となる。すなわち、直列抵抗値Ｒｂ、Ｒｃを作り出すためには、ΔＲ１とΔＲ２とが異なる値であることが必須条件となる。これは、上述したように、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１において、例えば、トンネル接合層３２を異なる膜厚にしてＲ１とＲ２の値を変えたり、異なる材料で形成することでＭＲ比を変えたりすることで容易に実現可能である。
【００５０】
上記第１の実施形態によれば、第１及び第２の配線１３、２３間に、第１及び第２のＴＭＲ素子１６、２１を容易軸方向が重ならないように向けて積層している。そして、書き込み電流値を調整することで第１及び第２のＴＭＲ素子１６、２１に選択的にデータの書き込みを行うことで、４値のデータを書き込むことができる。また、第１及び第２のＴＭＲ素子１６、２１の抵抗変化量ΔＲ１、ΔＲ２を異なる値に設定しておくことで、４値の直列抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄを作りだすことができるため、４値のデータの読み出しが可能となる。以上のように、１ビットあたりに４値のデータを記録、読み出しすることができるため、メモリとしての集積度を大きく向上させることが可能となる。
【００５１】
［第２の実施形態］
第２の実施形態は、１セルに２つのＴＭＲ素子を容易軸方向が重ならないように積層し、スイッチング素子として整流素子を用いた例である。
【００５２】
図１４は、本発明の第２の実施形態に係る半導体記憶装置の斜視図を示す。以下に、第２の実施形態に係る半導体記憶装置の構造について説明する。
【００５３】
図１４に示すように、第２の実施形態における第１の実施形態と異なる点は、読み出し用のスイッチング素子としてダイオード素子４１を用いたことである。すなわち、第２の実施形態に係る半導体記憶装置は、互いに異なる方向に延在された第１及び第２の配線１３、２３と、これら第１及び第２の配線１３、２３の間に挟まれた第１及び第２のＴＭＲ素子１６、２１と、第１のＴＭＲ素子１６と第１の配線１３との間に配置されたダイオード素子４１とで構成される。そして、第１及び第２のＴＭＲ素子１６、２１は、磁化容易軸の方向が互いに異なるように配置される。その他の構造は、第１の実施形態と同様であるため、説明は省略する。
【００５４】
図１５は、本発明の第２の実施形態に係る半導体記憶装置の断面図を示す。以下に、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
【００５５】
まず、図１５に示すように、半導体基板１１上に第１の配線１３が絶縁膜１２などを介して形成され、この第１の配線１３上にダイオード材料層４０が形成される。このダイオード材料層４０上に第１のＴＭＲ材料層１４が形成される。この第１のＴＭＲ材料層１４は、例えば１重トンネル接合構造の場合、磁化固着層３１とトンネル接合層３２と磁気記録層３３との３層からなる。次に、第１のＴＭＲ材料層１４上に、例えばＤＬＣ膜からなるハードマスク１５が形成されてパターニングされる。このパターニングされたハードマスク１５を用いて、ＲＩＥ又はイオンミリングにより、第１のＴＭＲ材料層１４及びダイオード材料層４０が選択的に除去され、第１のＴＭＲ素子１６及びダイオード素子４１が形成される。その後、パターニングされたハードマスク１５が除去される。次に、第１のＴＭＲ素子１６及び第１の配線１３上に絶縁膜１７が形成され、この絶縁膜１７で第１のＴＭＲ素子１６及びダイオード素子４１の周辺部が埋め込まれる。その後は、第１の実施形態と同様の工程であるため、説明は省略する。
【００５６】
以上のような第２の実施形態では、上記第１の実施形態と同様、図１１に示すように、第１及び第２のＴＭＲ素子１６、２１の２つのアステロイド曲線から第１乃至第３の電流領域が設定される。そして、第１乃至第３の電流領域から書き込み電流値を選択することにより、第１及び第２のＴＭＲ素子１６、２１に選択的にデータが書き込まれる。また、データの読み出しの際、第１及び第２のＴＭＲ素子１６、２１に読み出し電流を流し、これら第１及び第２のＴＭＲ素子１６、２１の直列抵抗値から書き込みデータの判断が行われる。ここで、第２の実施形態では、スイッチング素子としてダイオード素子４１を用いているため、データの読み出し時には、バイアス調整により選択セルだけに容易に読み出し電流を流すことができる。
【００５７】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５８】
さらに、第１のＴＭＲ素子１６と第１の配線１３との間にダイオード素子４１を挿入することで、バイアス調整により選択セルだけに容易に電流を流すことができる。このため、データの読み出し精度を大きく向上させることができるとともに、読み出し速度を向上させることができる。
【００５９】
［第３の実施形態］
第３の実施形態は、１セルに２つのＴＭＲ素子を容易軸方向が重ならないように積層し、スイッチング素子としてトランジスタを用いた例である。
【００６０】
図１６は、本発明の第３の実施形態に係る半導体記憶装置の斜視図を示す。以下に、第３の実施形態に係る半導体記憶装置の構造について説明する。
【００６１】
図１６に示すように、第３の実施形態における第１の実施形態と異なる点は、読み出し用のスイッチング素子としてＭＯＳトランジスタ５３を用いたことである。すなわち、第３の実施形態に係る半導体記憶装置は、互いに異なる方向に延在された第１及び第２の配線１３、２３と、これら第１及び第２の配線１３、２３の間に挟まれた第１及び第２のＴＭＲ素子１６、２１と、第１のＴＭＲ素子１６に下部電極５５を介して接続するＭＯＳトランジスタ５３とで構成される。ここで、下部電極５５は、第１の配線１３と離間して配置される。そして、第１及び第２のＴＭＲ素子１６、２１は、磁化容易軸の方向が互いに異なるように配置される。その他の構造は、第１の実施形態と同様であるため、説明は省略する。
【００６２】
図１７は、本発明の第３の実施形態に係る半導体記憶装置の断面図を示す。以下に、第３の実施形態に係る半導体記憶装置の製造方法について説明する。
【００６３】
まず、図１７に示すように、半導体基板１１上にゲート絶縁膜５０を介してゲート電極５１が選択的に形成され、このゲート電極５１の両側の半導体基板１１の表面にソース／ドレイン拡散層５２が形成される。これにより、ＭＯＳトランジスタ５３が形成され、このＭＯＳトランジスタ５３のゲート電極５１が読み出し配線となる。次に、絶縁膜１２内に、ソース／ドレイン拡散層５２に接続するコンタクト５４及び第１の配線１３が形成される。次に、第１の配線１３と離間して、コンタクト５４に接続する下部電極５５が形成され、この下部電極５５上に第１のＴＭＲ材料層１４が形成される。その後は、第１の実施形態と同様の工程であるため、説明は省略する。
【００６４】
以上のような第３の実施形態では、上記第１の実施形態と同様、図１１に示すように、第１及び第２のＴＭＲ素子１６、２１の２つのアステロイド曲線から第１乃至第３の電流領域が設定される。そして、第１乃至第３の電流領域から書き込み電流値を選択することにより、第１及び第２のＴＭＲ素子１６、２１に選択的にデータが書き込まれる。また、データの読み出しの際、第１及び第２のＴＭＲ素子１６、２１に読み出し電流を流し、これら第１及び第２のＴＭＲ素子１６、２１の直列抵抗値から書き込みデータの判断が行われる。ここで、第３の実施形態では、スイッチング素子としてＭＯＳトランジスタ５３を用いているため、データの読み出し時に、選択セルに接続するＭＯＳトランジスタ５３をオンすることで、選択セルだけに容易に読み出し電流を流すことができる。
【００６５】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６６】
さらに、ＭＯＳトランジスタ５３を読み出し用のスイッチング素子として用いることにより、第２の実施形態と同様、選択セルだけに容易に読み出し電流を流すことが可能となる。このため、データの読み出し精度を大きく向上させることができるとともに、読み出し速度を向上させることができる。
【００６７】
また、ＭＯＳトランジスタ５３のプロセスは、通常のＬＳＩで用いられているＣＭＯＳプロセスとの相性も良い。つまり、周辺回路領域に形成するＭＯＳトランジスタと同時に、メモリセル領域のＭＯＳトランジスタ５３も形成することが可能であるため、プロセスが複雑になることなくスイッチング素子を形成することができる。
【００６８】
［第４の実施形態］
第４の実施形態は、ＴＭＲ素子の容易軸方向が配線の延在方向と異なる例である。
【００６９】
図１８は、本発明の第４の実施形態に係る半導体記憶装置の平面図を示す。図１９は、本発明の第４の実施形態に係る半導体記憶装置のアステロイド曲線を示す。以下に、第４の実施形態に係る半導体記憶装置について説明する。尚、第４の実施形態では、第１の実施形態と異なる点のみ説明する。
【００７０】
図１８に示すように、第４の実施形態における第１の実施形態と異なる点は、第１及び第２のＴＭＲ素子１６、２１の容易軸方向１６ａ、２１ａを、第１及び第２の配線１３、２３の延在方向からずらしたところである。つまり、第１のＴＭＲ素子１６の容易軸方向１６ａは第１の配線１３の延在方向に対して時計回りに４５度ずれており、第２のＴＭＲ素子２１の容易軸方向２１ａは第２の配線２３の延在方向に対して時計回りに４５度ずれている。従って、この場合も第１の実施形態と同様、第１及び第２の配線１３、２３が直交しているため、第１のＴＭＲ素子１６の磁化容易軸１６ａと第２のＴＭＲ素子２１の磁化容易軸２１ａとは直交している。
【００７１】
このように、第４の実施形態は、第１の実施形態と比べて、第１及び第２のＴＭＲ素子１６、２１が時計回りに４５度ずれた構造となっている。このため、図１９に示すように、第４の実施形態のアステロイド曲線は、第１の実施形態のアステロイド曲線を時計回りに４５度回転させた曲線となる。つまり、第１及び第２のＴＭＲ素子１６、２１の一方にのみデータを書き込む場合、第１の実施形態では、第１及び第２の配線１３、２３の一方に比較的大きな電流を流す必要があったのに対し、第４の実施形態では、第１及び第２の配線１３、２３にほぼ同程度の電流値の電流を流すことになる。
【００７２】
以上のような第４の実施形態では、図１９に示すように、第１及び第２のＴＭＲ素子１６、２１の２つのアステロイド曲線から第１乃至第３の電流領域が設定される。そして、第１乃至第３の電流領域から書き込み電流値を選択することにより、第１及び第２のＴＭＲ素子１６、２１に選択的にデータが書き込まれる。また、データの読み出しの際、第１及び第２のＴＭＲ素子１６、２１に読み出し電流を流し、これら第１及び第２のＴＭＲ素子１６、２１の直列抵抗値から書き込みデータの判断が行われる。
【００７３】
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７４】
さらに、第４の実施形態では、第１及び第２のＴＭＲ素子１６、２１の一方にのみデータを書き込む場合、第１及び第２の配線１３、２３にほぼ同程度の大きさの電流を流すことになる。このため、第１の実施形態と比べて、書き込み電流を流した際、第１及び第２の配線１３、２３の一方に負荷がかかることを抑制できる。
【００７５】
尚、第１及び第２の配線１３、２３の延在方向に対するＴＭＲ素子１６、２１の容易軸方向１６ａ、２１ａのずらし角度は４５度に限定されず、種々変更可能である。
【００７６】
また、第４の実施形態の構造に、第２及び第３の実施形態で示したスイッチング素子を組み合わせることも可能である。
【００７７】
［第５の実施形態］
第５の実施形態は、１セル内に３つ以上のＴＭＲ素子をそれぞれの容易軸方向が重ならないように積層した例である。
【００７８】
図２０は、本発明の第５の実施形態に係る半導体記憶装置の平面図を示す。以下に、第５の実施形態に係る半導体記憶装置について説明する。尚、第５の実施形態では、第１の実施形態と異なる点のみ説明する。
【００７９】
図２０に示すように、第５の実施形態における第１の実施形態と異なる点は、１セル内に、４つのＴＭＲ素子１６、２１、６０、６１を、それぞれの容易軸方向１６ａ、２１ａ、６０ａ、６１ａが重ならないように積層していることである。つまり、第１の配線１３の延在方向に容易軸方向１６ａを向けて第１のＴＭＲ素子１６が配置され、この第１のＴＭＲ素子１６の容易軸方向１６ａから反時計回りに４５度ずらした方向に容易軸方向２１ａを向けて第２のＴＭＲ素子２１が配置される。この第２のＴＭＲ素子２１の容易軸方向２１ａから反時計回りに４５度ずらした方向、つまり第２の配線２３の延在方向に容易軸方向６０ａを向けて第３のＴＭＲ素子６０が配置され、この第３のＴＭＲ素子６０の容易軸方向６０ａから反時計回りに４５度ずらした方向に容易軸方向６１ａを向けて第４のＴＭＲ素子６１が配置される。これら第１乃至第４のＴＭＲ素子１６、２１、６０、６１は第１及び第２の配線１３、２３間に順に積層される。また、第１及び第２のＴＭＲ素子１６、２１間、第２及び第３のＴＭＲ素子２１、６０間、第３及び第４のＴＭＲ素子６０、６１間にはそれぞれ非磁性層が形成されている。
【００８０】
以上のような第５の実施形態では、第１乃至第４のＴＭＲ素子１６、２１、６０、６１の４つのアステロイド曲線から複数の電流領域が設定される。そして、これらの電流領域から書き込み電流値を選択することにより、第１乃至第４のＴＭＲ素子１６、２１、６０、６１に選択的にデータが書き込まれる。また、データの読み出しの際、第１乃至第４のＴＭＲ素子１６、２１、６０、６１に読み出し電流を流し、これら第１乃至第４のＴＭＲ素子１６、２１、６０、６１の直列抵抗値から書き込みデータの判断が行われる。このように、第５の実施形態では、１ビットあたり１６値のデータを保持するＭＲＡＭを実現できる。
【００８１】
尚、１ビットあたり１６値のデータを保持するには、第１乃至第４のＴＭＲ素子１６、２１、６０、６１における“１”、“０”状態の抵抗変化量ΔＲ１、ΔＲ２、ΔＲ３、ΔＲ４をそれぞれ異なる値にする必要がある。これは、第１の実施形態でも述べたように、例えば、第１乃至第４のＴＭＲ素子１６、２１、６０、６１のトンネル接合層を互いに異なる膜厚にしたり、第１乃至第４のＴＭＲ素子１６、２１、６０、６１を異なる材料で形成したり、第１乃至第４のＴＭＲ素子１６、２１、６０、６１を異なる大きさにしたりすればよい。
【００８２】
また、第５の実施形態に係る半導体記憶装置は、第１乃至第４のＴＭＲ素子１６、２１、６０、６１を積層すれば、第１の実施形態と同様に形成することができる。ここで、第１乃至第４のＴＭＲ素子１６、２１、６０、６１の磁化固着層の磁化方向に固定する際の磁場中アニールは、第１のＴＭＲ素子１６、第２のＴＭＲ素子２１、第３のＴＭＲ素子６０、第４のＴＭＲ素子６１の順に、異なる温度で行われる。この際のアニールの温度は、上層のＴＭＲ素子ほど低い温度に設定することが望ましい。
【００８３】
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８４】
さらに、第５の実施形態では、１セル内に４つのＴＭＲ素子１６、２１、６０、６１を容易軸方向１６ａ、２１ａ、６０ａ、６１ａが重ならないように積層することにより、１ビットあたりに１６値のデータの書き込み及び読み出しが可能になる。このため、メモリとしての集積度をさらに向上させることが可能となる。
【００８５】
尚、１セル内に、５つ以上のＴＭＲ素子をそれぞれの容易軸方向が重ならないように積層することも可能である。つまり、例えばｎ個のＴＭＲ素子を積層する場合、各ＴＭＲ素子を１８０度／ｎずらして配置することで、１ビットあたりに２n値のデータの書き込み及び読み出しが可能である。
【００８６】
また、第５の実施形態の構造に、第２及び第３の実施形態で示したスイッチング素子を組み合わせたり、第４の実施形態のようにＴＭＲ素子の容易軸方向を第１及び第２の配線の延在方向と重ならないようにしたりすることも可能である。
【００８７】
［第６の実施形態］
第６の実施形態は、隣接する配線と磁化容易軸とが互いに直交する構造である。
【００８８】
図２１は、本発明の第６の実施形態に係るスイッチング素子を有しない半導体記憶装置の斜視図を示す。図２２は、本発明の第６の実施形態に係る読み出しスイッチング用のダイオードを有する半導体記憶装置の斜視図を示す。図２３は、本発明の第６の実施形態に係る読み出しスイッチング用のトランジスタを有する半導体記憶装置の斜視図を示す。以下に、本発明の第６の実施形態に係る半導体記憶装置の構造について説明する。
【００８９】
図２１乃至図２３に示すように、第６の実施形態における第１の実施形態と異なる点は、第１の配線１３の直上に隣接して配置された第１のＴＭＲ素子１６の容易軸方向１６ａは、第１の配線１３の延在方向と９０度ずれており、第２の配線２３の直下に隣接して配置された第２のＴＭＲ素子２１の容易軸方向２１ａは、第２の配線２３の延在方向と９０度ずれているところである。つまり、隣接する配線と磁化容易軸とが互いに直交する構造となっている。
【００９０】
以上のような第６の実施形態では、上記第１乃至第３の実施形態と同様、図１１に示すように、第１及び第２のＴＭＲ素子１６、２１の２つのアステロイド曲線から第１乃至第３の電流領域が設定される。そして、第１乃至第３の電流領域から書き込み電流値を選択することにより、第１及び第２のＴＭＲ素子１６、２１に選択的にデータが書き込まれる。また、データの読み出しの際、第１及び第２のＴＭＲ素子１６、２１に読み出し電流を流し、これら第１及び第２のＴＭＲ素子１６、２１の直列抵抗値から書き込みデータの判断が行われる。
【００９１】
上記第６の実施形態の各図によれば、第１乃至第３の実施形態と同様の効果をそれぞれ得ることができ、さらに、次のような効果が得られる。
【００９２】
第１乃至第３の実施形態では、隣接する配線と磁化容易軸とが互いに平行な構造となっている。従って、書き込み配線を細くできるため、隣接セル間を近づけることができる。このため、セルの微細化に有利な構造となっている。
【００９３】
これに対し、第６の実施形態では、隣接する配線と磁化容易軸とが互いに垂直な構造となっている。従って、最も近接する配線によって磁化容易軸方向の磁界を印加できるため、セルの磁化を反転させやすく、書き込み電流の低減に有利な構造となっている。例えば、選択セルに書き込みを行う場合、例えば１．７：１．０の割合で、磁化容易軸方向に困難軸方向よりも大きな磁界をかける。尚、この数値の割合は、セル構造により大きく変動するものである。
【００９４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。すなわち、第１乃至第５の実施形態では、記憶素子としてＴＭＲ素子を用いたが、例えば、２つの磁性層とこれら磁性層に挟まれた導体層とからなるＧＭＲ（Giant Magneto Resistive）素子を用いてもよい。
【００９５】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００９６】
【発明の効果】
以上説明したように本発明によれば、１ビットあたりの記憶データ値を増やすことが可能な半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示す平面図。
【図２】図１のII−II線に沿った半導体記憶装置を示す断面図。
【図３】本発明の第１の実施形態に係る半導体記憶装置を示す斜視図。
【図４】本発明の第１の実施形態に係わる１重トンネル接合構造のＴＭＲ素子を示す断面図。
【図５】本発明の第１の実施形態に係わる２重トンネル接合構造のＴＭＲ素子を示す断面図。
【図６】本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１１】本発明の第１の実施形態に係わる半導体記憶装置のアステロイド曲線を示す図。
【図１２】本発明の第１の実施形態に係わる半導体記憶装置を示す等価回路図。
【図１３】本発明の第１の実施形態に係わる半導体記憶装置の読み出し動作を説明する図。
【図１４】本発明の第２の実施形態に係わる半導体記憶装置を示す斜視図。
【図１５】本発明の第２の実施形態に係わる半導体記憶装置を示す断面図。
【図１６】本発明の第３の実施形態に係わる半導体記憶装置を示す斜視図。
【図１７】本発明の第３の実施形態に係わる半導体記憶装置を示す断面図。
【図１８】本発明の第４の実施形態に係わる半導体記憶装置を示す平面図。
【図１９】本発明の第４の実施形態に係わる半導体記憶装置のアステロイド曲線を示す図。
【図２０】本発明の第５の実施形態に係わる半導体記憶装置を示す平面図。
【図２１】本発明の第６の実施形態に係わるスイッチング素子を有しない半導体記憶装置を示す斜視図。
【図２２】本発明の第６の実施形態に係わる読み出しスイッチ用のダイオードを有する半導体記憶装置を示す斜視図。
【図２３】本発明の第６の実施形態に係わる読み出しスイッチ用のトランジスタを有する半導体記憶装置を示す斜視図。
【図２４】従来技術による半導体記憶装置を示す断面図。
【符号の説明】
１１…半導体基板、
１２、１７、２２、２４…絶縁膜、
１３…第１の配線、
１４…第１のＴＭＲ材料層、
１５、２０…ハードマスク、
１６…第１のＴＭＲ素子、
１６ａ、２１ａ、６０ａ、６１ａ…容易軸方向、
１８…エッチングストッパ層、
１９…第２のＴＭＲ材料層、
２１…第２のＴＭＲ素子、
２３…第２の配線、
３１、３１ａ、３１ｂ…磁化固着層、
３２、３２ａ、３２ｂ…トンネル接合層、
３３…磁気記録層、
４０…ダイオード材料層、
４１…ダイオード素子、
５０…ゲート絶縁膜、
５２…ゲート電極、
５３…ＭＯＳトランジスタ、
５４…コンタクト、
５５…下部電極、
６０…第３のＴＭＲ素子、
６１…第４のＴＭＲ素子、
１０１…テンプレート層、
１０２…初期強磁性層、
１０３…反強磁性層、
１０４、１０４′、１０４″…基準強磁性層、
１０５、１０５′、１０５″…自由記録層、
１０６…接点層、
１０７…非磁性層。
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に係わり、特に１ビット毎に電流磁界によって書き込みを行い、セルの磁化の状態による抵抗変化によって“１”、“０”の情報を読み出す磁気記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、記憶素子としてトンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto Resistive）を利用したＭＲＡＭ（Magnetic Random Access Memory）が提案されている。このＭＲＡＭは、不揮発性、高集積性、高信頼性、高速動作を兼ね備えたメモリデバイスヘ発展し、ポテンシャルを抱くデバイスとして、近年急激に期待が高まっている。
【０００３】
図２１は、従来技術によるＭＲＡＭの一部断面図を示す。図２１に示すように、第１の配線１３と第２の配線２３とが互いに直交するように配置され、これら第１の配線１３及び第２の配線２３のクロスポイント部にＴＭＲ素子１６が配置されている。このＴＭＲ素子１６は、上部電極（表示せず）を介して第２の配線２３に接続され、下部電極５５及びコンタクト５４を介してＭＯＳトランジスタ５３のソース／ドレイン拡散層５２に接続されている。そして、このＭＯＳトランジスタ５３のゲート電極５１が読み出し配線になっている。ここで、ＴＭＲ素子１６は、下部電極５５に接続する強磁性層の磁化固着層３１と、上部電極を介して第２の配線２３に接続する強磁性層の磁気記録層３３と、これら磁化固着層３１と磁気記録層３３とに挟まれた非磁性層のトンネル接合層３２とで構成される。このようなＭＲＡＭでは、以下のようにデータの書き込み及び読み出しが行われる。
【０００４】
まず、任意の選択セルにデータを書き込む場合、磁気記録層３３の磁化方向を反転させることによって、ＴＭＲ素子１６に“１”、“０”データのいずれかの状態が選択セルに書き込まれる。その結果、磁気記録層３３の磁化方向が磁化固着層３１の磁化方向と同じになったときにトンネル接合層３２の抵抗は最も低くなり、反対に両者の磁化方向が反対になったときにトンネル接合層３２の抵抗は最も高くなる。そこで、ＴＭＲ素子１６を外側から挟む上部電極及び下部電極５５を介して上下に配置される２本の配線２３、１３からＴＭＲ素子１６を貫通する方向に電流を流すことによって、トンネル接合層３２の抵抗の変化を読み取る。これにより、“１”、“０”の記憶状態を判定することが可能となり、情報が読み出される。
【０００５】
【発明が解決しようとする課題】
以上のように、従来技術によるＭＲＡＭでは、１ビットあたり２値のデータを記憶することは可能であったが、これ以上のデータを記憶することはできなかった。
【０００６】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、１ビットあたりの記憶データ値を増やすことが可能な半導体記憶装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００８】
本発明の第１の視点による半導体記憶装置は、１セルに、磁化容易軸の方向を互いに異なる方向に向けて積層され、２値の抵抗値をそれぞれ有する複数の磁気抵抗効果素子と、前記複数の磁気抵抗効果素子を挟み、互いに異なる方向に延在する第１及び第２の配線とを具備する。
【０００９】
本発明の第２の視点による半導体記憶装置は、１セルに、２値の抵抗値をそれぞれ有する第１及び第２の磁気抵抗効果素子を備えた半導体記憶装置であって、第１の方向に延在する第１の配線と、前記第１の配線の上方に配置され、第２の方向に向く第１の磁化容易軸を有する前記第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の上方に配置され、前記第２の方向と異なる第３の方向に向く第２の磁化容易軸を有する前記第２の磁気抵抗効果素子と、前記第２の磁気抵抗効果素子上に配置され、前記第１の方向と異なる第４の方向に延在する第２の配線とを具備する。
【００１０】
本発明の第３の視点による半導体記憶装置の製造方法は、第１の方向に延在する第１の配線を形成する工程と、前記第１の配線の上方に、磁化固着層をそれぞれ備え、２値の抵抗値をそれぞれ有する複数の磁気抵抗効果素子を積層する工程と、前記複数の磁気抵抗効果素子上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程と、前記複数の磁気抵抗効果素子に対し互いに異なる温度で磁場中の熱処理を順に行い、前記複数の磁気抵抗効果素子における前記磁化固着層の磁化方向を互いに異なる方向に固定する工程とを含む。
【００１１】
本発明の第４の視点による半導体記憶装置の製造方法は、第１の方向に延在する第１の配線を形成する工程と、前記第１の配線の上方に、第１の磁化固着層を備え、２値の抵抗値を有する第１の磁気抵抗効果素子を形成する工程と、前記第１の磁気抵抗効果素子の上方に、第２の磁化固着層を備え、２値の抵抗値を有する第２の磁気抵抗効果素子を形成する工程と、前記第２の磁気抵抗効果素子上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程と、第１の温度で磁場中の熱処理を行い、前記第１の磁化固着層の磁化方向を第３の方向に固定する工程と、前記第１の温度と異なる第２の温度で磁場中の熱処理を行い、前記第２の磁化固着層の磁化方向を第４の方向に固定する工程とを含む。
【００１２】
【発明の実施の形態】
本発明の実施の形態に係わる磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）は、１セル内に複数のトンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果素子を備え、１ビットあたりに４値以上のデータを保持することが可能なものである。
【００１３】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１の実施形態］
第１の実施形態は、スイッチング素子を用いずに、１セルに２つのＴＭＲ素子を容易軸方向が重ならないように積層した例である。
【００１５】
図１は、本発明の第１の実施形態に係る半導体記憶装置の平面図を示す。図２は、図１のII−II線に沿った半導体記憶装置の断面図を示す。図３は、本発明の第１の実施形態に係る半導体記憶装置の斜視図を示す。以下に、本発明の第１の実施形態に係る半導体記憶装置の構造について説明する。
【００１６】
図１乃至図３に示すように、第１の実施形態に係る半導体記憶装置は、互いに異なる方向に延在された第１及び第２の配線１３、２３と、これら第１及び第２の配線１３、２３の間に挟まれた第１及び第２のＴＭＲ素子１６、２１とで構成される。そして、第１及び第２のＴＭＲ素子１６、２１は、磁化容易軸１６ａ、２１ａの方向が互いに異なるように配置される。また、第１及び第２のＴＭＲ素子１６、２１間には、ＴＭＲ素子１６、２１のパターニング時にストッパとしての役割を果たすエッチングストッパ層（非磁性層）１８が形成されていてもよい。
【００１７】
ここで、第１の実施形態では、第１及び第２の配線１３、２３は直交するように配置され、大規模なセルアレイを形成するのに適した構造となっている。また、第１のＴＭＲ素子１６の磁化容易軸１６ａは第１の配線１３と同じ方向を向き、第２のＴＭＲ素子２１の磁化容易軸２１ａは第２の配線２３と同じ方向を向いている。従って、第１のＴＭＲ素子１６の磁化容易軸１６ａと第２のＴＭＲ素子２１の磁化容易軸２１ａとは直交する。
【００１８】
以上のように、磁化容易軸１６ａ、２１ａの方向を重ならないように配置して積層されたＴＭＲ素子１６、２１は、磁化の向きが固定された磁化固着層（磁性層）３１と、トンネル接合層（非磁性層）３２と、磁化の向きが反転する磁気記録層（磁性層）３３との３層で構成されている。ここで、磁化固着層３１と磁気記録層３３の位置は入れ替えてもよく、ＴＭＲ素子１６、２１は、１層のトンネル接合層３２からなる１重トンネル接合構造であっても、２層のトンネル接合層３２からなる２重トンネル接合構造であってもよい。以下、１重トンネル接合構造や２重トンネル接合構造のＴＭＲ素子１６、２１の例について説明する。
【００１９】
図４（ａ）に示す１重トンネル接合構造のＴＭＲ素子１６、２１は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された磁化固着層３１と、この磁化固着層３１上に形成されたトンネル接合層３２と、このトンネル接合層３２上に自由強磁性層１０５、接点層１０６が順に積層された磁気記録層３３とからなる。
【００２０】
図４（ｂ）に示す１重トンネル接合構造のＴＭＲ素子１６、２１は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、強磁性層１０４′、非磁性層１０７、強磁性層１０４″が順に積層された磁化固着層３１と、この磁化固着層３１上に形成されたトンネル接合層３２と、このトンネル接合層３２上に強磁性層１０５′、非磁性層１０７、強磁性層１０５″、接点層１０６が順に積層された磁気記録層３３とからなる。
【００２１】
尚、図４（ｂ）に示すＴＭＲ素子１６、２１では、磁化固着層３１内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造と、磁気記録層３３内の強磁性層１０５′、非磁性層１０７、強磁性層１０５″からなる３層構造とを導入することで、図４（ａ）に示すＴＭＲ素子１６、２１よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００２２】
図５（ａ）に示す２重トンネル接合構造のＴＭＲ素子１６、２１は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された第１の磁化固着層３１ａと、この第１の磁化固着層３１ａ上に形成された第１のトンネル接合層３２ａと、この第１のトンネル接合層３２ａ上に形成された磁気記録層３３と、この磁気記録層３３上に形成された第２のトンネル接合層３２ｂと、この第２のトンネル接合層３２ｂ上に基準強磁性層１０４、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層３１ｂとからなる。
【００２３】
図５（ｂ）に示す２重トンネル接合構造のＴＭＲ素子１６、２１は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層され第１の磁化固着層３１ａと、この第１の磁化固着層３１ａ上に形成された第１のトンネル接合層３２ａと、この第１のトンネル接合層３２ａ上に強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造によって順に積層された磁気記録層３３と、この磁気記録層３３上に形成された第２のトンネル接合層３２ｂと、この第２のトンネル接合層３２ｂ上に強磁性層１０４′、非磁性層１０７、強磁性層１０４″、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層３１ｂとからなる。
【００２４】
尚、図５（ｂ）に示すＴＭＲ素子１６、２１では、磁気記録層３３を構成する強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造と、第２の磁化固着層３１ｂ内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造とを導入することで、図５（ａ）に示すＴＭＲ素子１６、２１よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００２５】
このような２重トンネル接合構造のＴＭＲ素子１６、２１は、１重トンネル接合構造のＴＭＲ素子１６、２１よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。
【００２６】
このような１重トンネル接合構造又は２重トンネル接合構造のＴＭＲ素子１６、２１は、例えば以下の材料を用いて形成される。
【００２７】
磁化固着層３１、３１ａ、３１ｂ及び磁気記録層３３の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００２８】
磁化固着層３１、３１ａ、３１ｂの一部を構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いることが好ましい。
【００２９】
トンネル接合層３２、３２ａ、３２ｂの材料には、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【００３０】
以上のように、第１及び第２のＴＭＲ素子１６、２１は、１重トンネル接合構造及び２重トンネル接合構造のいずれの構造であってもよいし、上述する材料であればどのような材料を用いて形成してもよい。しかし、１ビットあたり４値のデータを保持するＭＲＡＭを実現するには、第１及び第２のＴＭＲ素子１６、２１における“１”、“０”状態の抵抗変化量ΔＲ１、ΔＲ２を異なる値にする必要がある。
【００３１】
そこで、抵抗変化量ΔＲ１、ΔＲ２を異なる値にするためには、次のようなＴＭＲ素子１６、２１を形成すればよい。例えば、第１のＴＭＲ素子１６のトンネル接合層３２と第２のＴＭＲ素子２１のトンネル接合層３２を異なる膜厚にすればよい。また、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１を異なる材料で形成することにより異なるＭＲ比にしてもよい。また、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１を異なる大きさにしてもよい。
【００３２】
図６乃至図１０は、本発明の第１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００３３】
まず、図６に示すように、半導体基板１１上に第１の配線１３が絶縁膜１２などを介して形成され、この第１の配線１３上に第１のＴＭＲ材料層１４が形成される。この第１のＴＭＲ材料層１４は、例えば１重トンネル接合構造の場合、磁化固着層３１とトンネル接合層３２と磁気記録層３３との３層からなる。次に、第１のＴＭＲ材料層１４上に、例えばＤＬＣ（Diamond Like Carbon）膜からなるハードマスク１５が形成されてパターニングされる。このパターニングされたハードマスク１５を用いて、ＲＩＥ（Reactive Ion Etching）又はイオンミリングにより、第１のＴＭＲ材料層１４が選択的に除去され、第１のＴＭＲ素子１６が形成される。その後、パターニングされたハードマスク１５が除去される。
【００３４】
次に、図７に示すように、第１のＴＭＲ素子１６及び第１の配線１３上に絶縁膜１７が形成され、この絶縁膜１７で第１のＴＭＲ素子１６の周辺部が埋め込まれる。次に、第１のＴＭＲ素子１６の表面が露出するまで、絶縁膜１７の表面が平坦化される。そして、例えばスパッタ法を用いて、絶縁膜及び第１のＴＭＲ素子１６上に、非磁性層からなるエッチングストッパ層１８が形成される。次に、このエッチングストッパ層１８上に第２のＴＭＲ材料層１９が形成される。この第２のＴＭＲ材料層１９は、例えば１重トンネル接合構造の場合、第１のＴＭＲ材料層１４と同様に、磁化固着層３１とトンネル接合層３２と磁気記録層３３との３層からなるが、例えば、第１のＴＭＲ材料層１４とは異なる材料で形成されたり、トンネル接合層３２を第１のＴＭＲ材料層１４とは異なる膜厚にして形成したりする。次に、第２のＴＭＲ材料層１９上に例えばＤＬＣ膜からなるハードマスク２０が形成される。
【００３５】
次に、図８に示すように、リソグラフィ及びエッチングにより、ハードマスク２０がパターニングされる。このパターニングされたハードマスク２０を用いて、エッチングストッパ層１８をストッパとして、ＲＩＥ又はイオンミリングにより、第２のＴＭＲ材料層１９が選択的に除去され、第２のＴＭＲ素子２１が形成される。その後、パターニングされたハードマスク２０が除去される。
【００３６】
次に、図９に示すように、リソグラフィ及びエッチングにより、エッチングストッパ層１８がパターニングされる。ここで、エッチングストッパ層１８は、例えば、第１及び第２のＴＭＲ素子１６、２１よりも大きな面積を残すようにパターニングされる。次に、絶縁膜１７、エッチングストッパ層１８及び第２のＴＭＲ素子２１上に絶縁膜２２が形成され、この絶縁膜２２は第２のＴＭＲ素子２１の表面が露出するまで平坦化される。
【００３７】
次に、図１０に示すように、第２のＴＭＲ素子２１及び絶縁膜２２上に第２の配線２３が形成される。次に、第２の配線２３及び絶縁膜２２上に絶縁膜２４が形成され、この絶縁膜２４で第２の配線２３の周辺部が埋め込まれる。その後、第２の配線２４の表面が露出するまで絶縁膜２４の表面が平坦化される。
【００３８】
次に、第１及び第２のＴＭＲ素子１６、２１の磁化固着層３１の磁化方向を揃えるために、真空中で数千Ｏｅ（エルステッド）程度の磁場を印加して、数百度程度でアニールを行う。ここで、２つのＴＭＲ素子１６、２１の磁化固着層３１の磁化の向きを互いに異なる方向に固定するために、次のようにアニールを行う。上述したように、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１は異なる材料で形成しておく。そして、まず、高温で磁化方向を揃えることができる第１のＴＭＲ素子１６に第１の方向の磁場を印加して、高温でのアニールを行うことによって、第１のＴＭＲ素子１６の磁化方向を固定する。続いて、低温でなければ磁化方向を揃えることができない第２のＴＭＲ素子２１に第２の方向の磁場を印加して、低温でのアニールを行うことによって、第２のＴＭＲ素子２１の磁化方向を固定する。
【００３９】
尚、第１及び第２のＴＭＲ素子１６、２１の磁化方向を固定するためのアニールは、上述するように、第２の配線２３まで形成した後の最終時に行うことが望ましい。これは、途中時にアニールを行った場合は、その後の種々のプロセスが固定された磁化に悪影響を及ぼすおそれがあるが、最終時にアニールを行えばこの問題を回避できるからである。従って、固定された磁化への悪影響が防止できるのであれば、第１及び第２のＴＭＲ素子１６、２１の磁化方向を固定するためのアニールは最終時以外に行うことも可能である。
【００４０】
図１１は、本発明の第１の実施形態に係る半導体記憶装置のアステロイド曲線を示す。以下に、第１の実施形態に係る半導体記憶装置の書き込み方法について説明する。
【００４１】
第１及び第２のＴＭＲ素子１６、２１は磁化容易軸１６ａ、２１ａの方向が互いに異なるため、磁化の向きを反転させる書き込み電流の電流値が異なってくる。つまり、図１１において、横軸(Ｘ軸)を第１の配線１３に流す書き込み電流値Ｉ１、縦軸(Ｙ軸)を第２の配線２３に流す書き込み電流値Ｉ２とすると、第１のＴＭＲ素子１６に必要な書き込み電流の閾値は破線のアステロイド曲線で示され、第２のＴＭＲ素子２１に必要な書き込み電流の閾値は実線のアステロイド曲線で示される。そして、アステロイド曲線よりも外側の領域の電流値の電流を第１及び第２の配線１３、２３にそれぞれ流すことにより、各ＴＭＲ素子１６、２１への書き込みが可能となる。
【００４２】
ここで、通常、ＴＭＲ素子の磁化の反転閾値は困難軸方向よりも容易軸方向の方が低いので、第１のＴＭＲ素子１６のアステロイド曲線と、第２のＴＭＲ素子２１のアステロイド曲線とは、Ｘ、Ｙ方向に非対称となる。つまり、第１のＴＭＲ素子１６のアステロイド曲線と第２のＴＭＲ素子２１のアステロイド曲線とは、９０度ずれた曲線となっており、互いに重ならない。このことを利用して、本発明の第１の実施形態では、第１及び第２のＴＭＲ素子１６、２１の一方に選択的にデータを書き込むことが可能である。
【００４３】
すなわち、第１の電流領域の電流を第１及び第２の配線１３、２３に流すと、第１のＴＭＲ素子１６の磁化のみが反転し、第１のＴＭＲ素子１６にのみ書き込みが行われる。また、第２の電流領域の電流を第１及び第２の配線１３、２３に流すと、第２のＴＭＲ素子２１の磁化のみが反転し、第２のＴＭＲ素子２１にのみ書き込みが行われる。また、第３の電流領域の電流を第１及び第２の配線１３、２３に流すと、第１及び第２のＴＭＲ素子１６、２１の両方の磁化が反転し、第１及び第２のＴＭＲ素子１６、２１の両方に書き込みが行われる。このように、第１及び第２の配線１３、２３に流す書き込み電流値を調整することで、一対の書き込み配線１３、２３を用いて２個のＴＭＲ素子１６、２１に選択的にデータを書き込むことができ、１セルに４値のデータを書き込めることになる。
【００４４】
図１２は、本発明の第１の実施形態に係る半導体記憶装置の等価回路図を示す。図１３は、本発明の第１の実施形態に係る半導体記憶装置における読み出し動作の説明図を示す。以下に、第１の実施形態に係る半導体記憶装置の読み出し方法について説明する。
【００４５】
図１２に示すように、第１の実施形態に係る半導体記憶装置のメモリセルは、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１とが直列接続される。ここで、第１及び第２のＴＭＲ素子１６、２１は、“１”状態の時と“０”状態の時とでそれぞれ抵抗値が変化する。そこで、第１のＴＭＲ素子１６では、“１”状態の時の抵抗値をＲ１、“０”状態の時の抵抗値をＲ１＋ΔＲ１とし、第２のＴＭＲ素子２１では、“１”状態の時の抵抗値をＲ２、“０”状態の時の抵抗値をＲ２＋ΔＲ２とすると、メモリセルの直列抵抗Ｒは、第１のＴＭＲ素子１６の抵抗（Ｒ１又はＲ１＋ΔＲ１）と、第２のＴＭＲ素子２１の抵抗（Ｒ２又はＲ２＋ΔＲ２）とを足した値となる。
【００４６】
従って、図１３に示すように、第１及び第２のＴＭＲ素子１６、２１にそれぞれ記録された状態によって、２つのＴＭＲ素子１６、２１の直列抵抗Ｒは４つの値に変化する。
【００４７】
つまり、始めに、第１及び第２のＴＭＲ素子１６、２１にそれぞれ“１”データが書き込まれていたとする。この場合、メモリセルの直列抵抗Ｒａは、第１及び第２のＴＭＲ素子１６、２１の抵抗Ｒ１、Ｒ２を足した値、すなわちＲ１＋Ｒ２となる。次に、例えば第１のＴＭＲ素子１６にのみ書き込みが行われた場合、第１のＴＭＲ素子１６の抵抗はＲ１＋ΔＲ１に変化する。従って、この場合のメモリセルの直列抵抗Ｒｂは、Ｒ１＋ΔＲ１＋Ｒ２となる。また、例えば第２のＴＭＲ素子２１にのみ書き込みが行われた場合、第２のＴＭＲ素子２１の抵抗はＲ２＋ΔＲ２に変化する。従って、この場合のメモリセルの直列抵抗Ｒｃは、Ｒ１＋Ｒ２＋ΔＲ２となる。また、例えば第１及び第２のＴＭＲ素子１６、２１の両方に書き込みが行われた場合、第１のＴＭＲ素子１６の抵抗はＲ１＋ΔＲ１に変化し、第２のＴＭＲ素子２１の抵抗はＲ２＋ΔＲ２に変化する。従って、この場合のメモリセルの直列抵抗Ｒｄは、Ｒ１＋ΔＲ１＋Ｒ２＋ΔＲ２となる。
【００４８】
以上のことから、４値のデータの読み出しを行うことができる。つまり、読み出し電流を流した際の選択メモリセルの抵抗値Ｒが、例えばＲａの時は第１及び第２のＴＭＲ素子１６、２１にそれぞれ“１”データが書き込まれていたことになり、例えばＲｂの時は第１のＴＭＲ素子１６には“０”データ、第２のＴＭＲ素子２１には“１”データが書き込まれていたことになり、例えばＲｃの時は第１のＴＭＲ素子１６には“１”データ、第２のＴＭＲ素子２１には“２”データが書き込まれていたことになり、例えばＲｄの時は第１及び第２のＴＭＲ素子１６、２１にそれぞれ“０”データが書き込まれていたことになる。
【００４９】
尚、４値のデータの読み出しを可能にするには、４値の異なる抵抗値を作り出すことが必須となる。すなわち、直列抵抗値Ｒｂ、Ｒｃを作り出すためには、ΔＲ１とΔＲ２とが異なる値であることが必須条件となる。これは、上述したように、第１のＴＭＲ素子１６と第２のＴＭＲ素子２１において、例えば、トンネル接合層３２を異なる膜厚にしてＲ１とＲ２の値を変えたり、異なる材料で形成することでＭＲ比を変えたりすることで容易に実現可能である。
【００５０】
上記第１の実施形態によれば、第１及び第２の配線１３、２３間に、第１及び第２のＴＭＲ素子１６、２１を容易軸方向が重ならないように向けて積層している。そして、書き込み電流値を調整することで第１及び第２のＴＭＲ素子１６、２１に選択的にデータの書き込みを行うことで、４値のデータを書き込むことができる。また、第１及び第２のＴＭＲ素子１６、２１の抵抗変化量ΔＲ１、ΔＲ２を異なる値に設定しておくことで、４値の直列抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄを作りだすことができるため、４値のデータの読み出しが可能となる。以上のように、１ビットあたりに４値のデータを記録、読み出しすることができるため、メモリとしての集積度を大きく向上させることが可能となる。
【００５１】
［第２の実施形態］
第２の実施形態は、１セルに２つのＴＭＲ素子を容易軸方向が重ならないように積層し、スイッチング素子として整流素子を用いた例である。
【００５２】
図１４は、本発明の第２の実施形態に係る半導体記憶装置の斜視図を示す。以下に、第２の実施形態に係る半導体記憶装置の構造について説明する。
【００５３】
図１４に示すように、第２の実施形態における第１の実施形態と異なる点は、読み出し用のスイッチング素子としてダイオード素子４１を用いたことである。すなわち、第２の実施形態に係る半導体記憶装置は、互いに異なる方向に延在された第１及び第２の配線１３、２３と、これら第１及び第２の配線１３、２３の間に挟まれた第１及び第２のＴＭＲ素子１６、２１と、第１のＴＭＲ素子１６と第１の配線１３との間に配置されたダイオード素子４１とで構成される。そして、第１及び第２のＴＭＲ素子１６、２１は、磁化容易軸の方向が互いに異なるように配置される。その他の構造は、第１の実施形態と同様であるため、説明は省略する。
【００５４】
図１５は、本発明の第２の実施形態に係る半導体記憶装置の断面図を示す。以下に、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
【００５５】
まず、図１５に示すように、半導体基板１１上に第１の配線１３が絶縁膜１２などを介して形成され、この第１の配線１３上にダイオード材料層４０が形成される。このダイオード材料層４０上に第１のＴＭＲ材料層１４が形成される。この第１のＴＭＲ材料層１４は、例えば１重トンネル接合構造の場合、磁化固着層３１とトンネル接合層３２と磁気記録層３３との３層からなる。次に、第１のＴＭＲ材料層１４上に、例えばＤＬＣ膜からなるハードマスク１５が形成されてパターニングされる。このパターニングされたハードマスク１５を用いて、ＲＩＥ又はイオンミリングにより、第１のＴＭＲ材料層１４及びダイオード材料層４０が選択的に除去され、第１のＴＭＲ素子１６及びダイオード素子４１が形成される。その後、パターニングされたハードマスク１５が除去される。次に、第１のＴＭＲ素子１６及び第１の配線１３上に絶縁膜１７が形成され、この絶縁膜１７で第１のＴＭＲ素子１６及びダイオード素子４１の周辺部が埋め込まれる。その後は、第１の実施形態と同様の工程であるため、説明は省略する。
【００５６】
以上のような第２の実施形態では、上記第１の実施形態と同様、図１１に示すように、第１及び第２のＴＭＲ素子１６、２１の２つのアステロイド曲線から第１乃至第３の電流領域が設定される。そして、第１乃至第３の電流領域から書き込み電流値を選択することにより、第１及び第２のＴＭＲ素子１６、２１に選択的にデータが書き込まれる。また、データの読み出しの際、第１及び第２のＴＭＲ素子１６、２１に読み出し電流を流し、これら第１及び第２のＴＭＲ素子１６、２１の直列抵抗値から書き込みデータの判断が行われる。ここで、第２の実施形態では、スイッチング素子としてダイオード素子４１を用いているため、データの読み出し時には、バイアス調整により選択セルだけに容易に読み出し電流を流すことができる。
【００５７】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５８】
さらに、第１のＴＭＲ素子１６と第１の配線１３との間にダイオード素子４１を挿入することで、バイアス調整により選択セルだけに容易に電流を流すことができる。このため、データの読み出し精度を大きく向上させることができるとともに、読み出し速度を向上させることができる。
【００５９】
［第３の実施形態］
第３の実施形態は、１セルに２つのＴＭＲ素子を容易軸方向が重ならないように積層し、スイッチング素子としてトランジスタを用いた例である。
【００６０】
図１６は、本発明の第３の実施形態に係る半導体記憶装置の斜視図を示す。以下に、第３の実施形態に係る半導体記憶装置の構造について説明する。
【００６１】
図１６に示すように、第３の実施形態における第１の実施形態と異なる点は、読み出し用のスイッチング素子としてＭＯＳトランジスタ５３を用いたことである。すなわち、第３の実施形態に係る半導体記憶装置は、互いに異なる方向に延在された第１及び第２の配線１３、２３と、これら第１及び第２の配線１３、２３の間に挟まれた第１及び第２のＴＭＲ素子１６、２１と、第１のＴＭＲ素子１６に下部電極５５を介して接続するＭＯＳトランジスタ５３とで構成される。ここで、下部電極５５は、第１の配線１３と離間して配置される。そして、第１及び第２のＴＭＲ素子１６、２１は、磁化容易軸の方向が互いに異なるように配置される。その他の構造は、第１の実施形態と同様であるため、説明は省略する。
【００６２】
図１７は、本発明の第３の実施形態に係る半導体記憶装置の断面図を示す。以下に、第３の実施形態に係る半導体記憶装置の製造方法について説明する。
【００６３】
まず、図１７に示すように、半導体基板１１上にゲート絶縁膜５０を介してゲート電極５１が選択的に形成され、このゲート電極５１の両側の半導体基板１１の表面にソース／ドレイン拡散層５２が形成される。これにより、ＭＯＳトランジスタ５３が形成され、このＭＯＳトランジスタ５３のゲート電極５１が読み出し配線となる。次に、絶縁膜１２内に、ソース／ドレイン拡散層５２に接続するコンタクト５４及び第１の配線１３が形成される。次に、第１の配線１３と離間して、コンタクト５４に接続する下部電極５５が形成され、この下部電極５５上に第１のＴＭＲ材料層１４が形成される。その後は、第１の実施形態と同様の工程であるため、説明は省略する。
【００６４】
以上のような第３の実施形態では、上記第１の実施形態と同様、図１１に示すように、第１及び第２のＴＭＲ素子１６、２１の２つのアステロイド曲線から第１乃至第３の電流領域が設定される。そして、第１乃至第３の電流領域から書き込み電流値を選択することにより、第１及び第２のＴＭＲ素子１６、２１に選択的にデータが書き込まれる。また、データの読み出しの際、第１及び第２のＴＭＲ素子１６、２１に読み出し電流を流し、これら第１及び第２のＴＭＲ素子１６、２１の直列抵抗値から書き込みデータの判断が行われる。ここで、第３の実施形態では、スイッチング素子としてＭＯＳトランジスタ５３を用いているため、データの読み出し時に、選択セルに接続するＭＯＳトランジスタ５３をオンすることで、選択セルだけに容易に読み出し電流を流すことができる。
【００６５】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６６】
さらに、ＭＯＳトランジスタ５３を読み出し用のスイッチング素子として用いることにより、第２の実施形態と同様、選択セルだけに容易に読み出し電流を流すことが可能となる。このため、データの読み出し精度を大きく向上させることができるとともに、読み出し速度を向上させることができる。
【００６７】
また、ＭＯＳトランジスタ５３のプロセスは、通常のＬＳＩで用いられているＣＭＯＳプロセスとの相性も良い。つまり、周辺回路領域に形成するＭＯＳトランジスタと同時に、メモリセル領域のＭＯＳトランジスタ５３も形成することが可能であるため、プロセスが複雑になることなくスイッチング素子を形成することができる。
【００６８】
［第４の実施形態］
第４の実施形態は、ＴＭＲ素子の容易軸方向が配線の延在方向と異なる例である。
【００６９】
図１８は、本発明の第４の実施形態に係る半導体記憶装置の平面図を示す。図１９は、本発明の第４の実施形態に係る半導体記憶装置のアステロイド曲線を示す。以下に、第４の実施形態に係る半導体記憶装置について説明する。尚、第４の実施形態では、第１の実施形態と異なる点のみ説明する。
【００７０】
図１８に示すように、第４の実施形態における第１の実施形態と異なる点は、第１及び第２のＴＭＲ素子１６、２１の容易軸方向１６ａ、２１ａを、第１及び第２の配線１３、２３の延在方向からずらしたところである。つまり、第１のＴＭＲ素子１６の容易軸方向１６ａは第１の配線１３の延在方向に対して時計回りに４５度ずれており、第２のＴＭＲ素子２１の容易軸方向２１ａは第２の配線２３の延在方向に対して時計回りに４５度ずれている。従って、この場合も第１の実施形態と同様、第１及び第２の配線１３、２３が直交しているため、第１のＴＭＲ素子１６の磁化容易軸１６ａと第２のＴＭＲ素子２１の磁化容易軸２１ａとは直交している。
【００７１】
このように、第４の実施形態は、第１の実施形態と比べて、第１及び第２のＴＭＲ素子１６、２１が時計回りに４５度ずれた構造となっている。このため、図１９に示すように、第４の実施形態のアステロイド曲線は、第１の実施形態のアステロイド曲線を時計回りに４５度回転させた曲線となる。つまり、第１及び第２のＴＭＲ素子１６、２１の一方にのみデータを書き込む場合、第１の実施形態では、第１及び第２の配線１３、２３の一方に比較的大きな電流を流す必要があったのに対し、第４の実施形態では、第１及び第２の配線１３、２３にほぼ同程度の電流値の電流を流すことになる。
【００７２】
以上のような第４の実施形態では、図１９に示すように、第１及び第２のＴＭＲ素子１６、２１の２つのアステロイド曲線から第１乃至第３の電流領域が設定される。そして、第１乃至第３の電流領域から書き込み電流値を選択することにより、第１及び第２のＴＭＲ素子１６、２１に選択的にデータが書き込まれる。また、データの読み出しの際、第１及び第２のＴＭＲ素子１６、２１に読み出し電流を流し、これら第１及び第２のＴＭＲ素子１６、２１の直列抵抗値から書き込みデータの判断が行われる。
【００７３】
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７４】
さらに、第４の実施形態では、第１及び第２のＴＭＲ素子１６、２１の一方にのみデータを書き込む場合、第１及び第２の配線１３、２３にほぼ同程度の大きさの電流を流すことになる。このため、第１の実施形態と比べて、書き込み電流を流した際、第１及び第２の配線１３、２３の一方に負荷がかかることを抑制できる。
【００７５】
尚、第１及び第２の配線１３、２３の延在方向に対するＴＭＲ素子１６、２１の容易軸方向１６ａ、２１ａのずらし角度は４５度に限定されず、種々変更可能である。
【００７６】
また、第４の実施形態の構造に、第２及び第３の実施形態で示したスイッチング素子を組み合わせることも可能である。
【００７７】
［第５の実施形態］
第５の実施形態は、１セル内に３つ以上のＴＭＲ素子をそれぞれの容易軸方向が重ならないように積層した例である。
【００７８】
図２０は、本発明の第５の実施形態に係る半導体記憶装置の平面図を示す。以下に、第５の実施形態に係る半導体記憶装置について説明する。尚、第５の実施形態では、第１の実施形態と異なる点のみ説明する。
【００７９】
図２０に示すように、第５の実施形態における第１の実施形態と異なる点は、１セル内に、４つのＴＭＲ素子１６、２１、６０、６１を、それぞれの容易軸方向１６ａ、２１ａ、６０ａ、６１ａが重ならないように積層していることである。つまり、第１の配線１３の延在方向に容易軸方向１６ａを向けて第１のＴＭＲ素子１６が配置され、この第１のＴＭＲ素子１６の容易軸方向１６ａから反時計回りに４５度ずらした方向に容易軸方向２１ａを向けて第２のＴＭＲ素子２１が配置される。この第２のＴＭＲ素子２１の容易軸方向２１ａから反時計回りに４５度ずらした方向、つまり第２の配線２３の延在方向に容易軸方向６０ａを向けて第３のＴＭＲ素子６０が配置され、この第３のＴＭＲ素子６０の容易軸方向６０ａから反時計回りに４５度ずらした方向に容易軸方向６１ａを向けて第４のＴＭＲ素子６１が配置される。これら第１乃至第４のＴＭＲ素子１６、２１、６０、６１は第１及び第２の配線１３、２３間に順に積層される。また、第１及び第２のＴＭＲ素子１６、２１間、第２及び第３のＴＭＲ素子２１、６０間、第３及び第４のＴＭＲ素子６０、６１間にはそれぞれ非磁性層が形成されている。
【００８０】
以上のような第５の実施形態では、第１乃至第４のＴＭＲ素子１６、２１、６０、６１の４つのアステロイド曲線から複数の電流領域が設定される。そして、これらの電流領域から書き込み電流値を選択することにより、第１乃至第４のＴＭＲ素子１６、２１、６０、６１に選択的にデータが書き込まれる。また、データの読み出しの際、第１乃至第４のＴＭＲ素子１６、２１、６０、６１に読み出し電流を流し、これら第１乃至第４のＴＭＲ素子１６、２１、６０、６１の直列抵抗値から書き込みデータの判断が行われる。このように、第５の実施形態では、１ビットあたり１６値のデータを保持するＭＲＡＭを実現できる。
【００８１】
尚、１ビットあたり１６値のデータを保持するには、第１乃至第４のＴＭＲ素子１６、２１、６０、６１における“１”、“０”状態の抵抗変化量ΔＲ１、ΔＲ２、ΔＲ３、ΔＲ４をそれぞれ異なる値にする必要がある。これは、第１の実施形態でも述べたように、例えば、第１乃至第４のＴＭＲ素子１６、２１、６０、６１のトンネル接合層を互いに異なる膜厚にしたり、第１乃至第４のＴＭＲ素子１６、２１、６０、６１を異なる材料で形成したり、第１乃至第４のＴＭＲ素子１６、２１、６０、６１を異なる大きさにしたりすればよい。
【００８２】
また、第５の実施形態に係る半導体記憶装置は、第１乃至第４のＴＭＲ素子１６、２１、６０、６１を積層すれば、第１の実施形態と同様に形成することができる。ここで、第１乃至第４のＴＭＲ素子１６、２１、６０、６１の磁化固着層の磁化方向に固定する際の磁場中アニールは、第１のＴＭＲ素子１６、第２のＴＭＲ素子２１、第３のＴＭＲ素子６０、第４のＴＭＲ素子６１の順に、異なる温度で行われる。この際のアニールの温度は、上層のＴＭＲ素子ほど低い温度に設定することが望ましい。
【００８３】
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８４】
さらに、第５の実施形態では、１セル内に４つのＴＭＲ素子１６、２１、６０、６１を容易軸方向１６ａ、２１ａ、６０ａ、６１ａが重ならないように積層することにより、１ビットあたりに１６値のデータの書き込み及び読み出しが可能になる。このため、メモリとしての集積度をさらに向上させることが可能となる。
【００８５】
尚、１セル内に、５つ以上のＴＭＲ素子をそれぞれの容易軸方向が重ならないように積層することも可能である。つまり、例えばｎ個のＴＭＲ素子を積層する場合、各ＴＭＲ素子を１８０度／ｎずらして配置することで、１ビットあたりに２n値のデータの書き込み及び読み出しが可能である。
【００８６】
また、第５の実施形態の構造に、第２及び第３の実施形態で示したスイッチング素子を組み合わせたり、第４の実施形態のようにＴＭＲ素子の容易軸方向を第１及び第２の配線の延在方向と重ならないようにしたりすることも可能である。
【００８７】
［第６の実施形態］
第６の実施形態は、隣接する配線と磁化容易軸とが互いに直交する構造である。
【００８８】
図２１は、本発明の第６の実施形態に係るスイッチング素子を有しない半導体記憶装置の斜視図を示す。図２２は、本発明の第６の実施形態に係る読み出しスイッチング用のダイオードを有する半導体記憶装置の斜視図を示す。図２３は、本発明の第６の実施形態に係る読み出しスイッチング用のトランジスタを有する半導体記憶装置の斜視図を示す。以下に、本発明の第６の実施形態に係る半導体記憶装置の構造について説明する。
【００８９】
図２１乃至図２３に示すように、第６の実施形態における第１の実施形態と異なる点は、第１の配線１３の直上に隣接して配置された第１のＴＭＲ素子１６の容易軸方向１６ａは、第１の配線１３の延在方向と９０度ずれており、第２の配線２３の直下に隣接して配置された第２のＴＭＲ素子２１の容易軸方向２１ａは、第２の配線２３の延在方向と９０度ずれているところである。つまり、隣接する配線と磁化容易軸とが互いに直交する構造となっている。
【００９０】
以上のような第６の実施形態では、上記第１乃至第３の実施形態と同様、図１１に示すように、第１及び第２のＴＭＲ素子１６、２１の２つのアステロイド曲線から第１乃至第３の電流領域が設定される。そして、第１乃至第３の電流領域から書き込み電流値を選択することにより、第１及び第２のＴＭＲ素子１６、２１に選択的にデータが書き込まれる。また、データの読み出しの際、第１及び第２のＴＭＲ素子１６、２１に読み出し電流を流し、これら第１及び第２のＴＭＲ素子１６、２１の直列抵抗値から書き込みデータの判断が行われる。
【００９１】
上記第６の実施形態の各図によれば、第１乃至第３の実施形態と同様の効果をそれぞれ得ることができ、さらに、次のような効果が得られる。
【００９２】
第１乃至第３の実施形態では、隣接する配線と磁化容易軸とが互いに平行な構造となっている。従って、書き込み配線を細くできるため、隣接セル間を近づけることができる。このため、セルの微細化に有利な構造となっている。
【００９３】
これに対し、第６の実施形態では、隣接する配線と磁化容易軸とが互いに垂直な構造となっている。従って、最も近接する配線によって磁化容易軸方向の磁界を印加できるため、セルの磁化を反転させやすく、書き込み電流の低減に有利な構造となっている。例えば、選択セルに書き込みを行う場合、例えば１．７：１．０の割合で、磁化容易軸方向に困難軸方向よりも大きな磁界をかける。尚、この数値の割合は、セル構造により大きく変動するものである。
【００９４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。すなわち、第１乃至第５の実施形態では、記憶素子としてＴＭＲ素子を用いたが、例えば、２つの磁性層とこれら磁性層に挟まれた導体層とからなるＧＭＲ（Giant Magneto Resistive）素子を用いてもよい。
【００９５】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００９６】
【発明の効果】
以上説明したように本発明によれば、１ビットあたりの記憶データ値を増やすことが可能な半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示す平面図。
【図２】図１のII−II線に沿った半導体記憶装置を示す断面図。
【図３】本発明の第１の実施形態に係る半導体記憶装置を示す斜視図。
【図４】本発明の第１の実施形態に係わる１重トンネル接合構造のＴＭＲ素子を示す断面図。
【図５】本発明の第１の実施形態に係わる２重トンネル接合構造のＴＭＲ素子を示す断面図。
【図６】本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１１】本発明の第１の実施形態に係わる半導体記憶装置のアステロイド曲線を示す図。
【図１２】本発明の第１の実施形態に係わる半導体記憶装置を示す等価回路図。
【図１３】本発明の第１の実施形態に係わる半導体記憶装置の読み出し動作を説明する図。
【図１４】本発明の第２の実施形態に係わる半導体記憶装置を示す斜視図。
【図１５】本発明の第２の実施形態に係わる半導体記憶装置を示す断面図。
【図１６】本発明の第３の実施形態に係わる半導体記憶装置を示す斜視図。
【図１７】本発明の第３の実施形態に係わる半導体記憶装置を示す断面図。
【図１８】本発明の第４の実施形態に係わる半導体記憶装置を示す平面図。
【図１９】本発明の第４の実施形態に係わる半導体記憶装置のアステロイド曲線を示す図。
【図２０】本発明の第５の実施形態に係わる半導体記憶装置を示す平面図。
【図２１】本発明の第６の実施形態に係わるスイッチング素子を有しない半導体記憶装置を示す斜視図。
【図２２】本発明の第６の実施形態に係わる読み出しスイッチ用のダイオードを有する半導体記憶装置を示す斜視図。
【図２３】本発明の第６の実施形態に係わる読み出しスイッチ用のトランジスタを有する半導体記憶装置を示す斜視図。
【図２４】従来技術による半導体記憶装置を示す断面図。
【符号の説明】
１１…半導体基板、
１２、１７、２２、２４…絶縁膜、
１３…第１の配線、
１４…第１のＴＭＲ材料層、
１５、２０…ハードマスク、
１６…第１のＴＭＲ素子、
１６ａ、２１ａ、６０ａ、６１ａ…容易軸方向、
１８…エッチングストッパ層、
１９…第２のＴＭＲ材料層、
２１…第２のＴＭＲ素子、
２３…第２の配線、
３１、３１ａ、３１ｂ…磁化固着層、
３２、３２ａ、３２ｂ…トンネル接合層、
３３…磁気記録層、
４０…ダイオード材料層、
４１…ダイオード素子、
５０…ゲート絶縁膜、
５２…ゲート電極、
５３…ＭＯＳトランジスタ、
５４…コンタクト、
５５…下部電極、
６０…第３のＴＭＲ素子、
６１…第４のＴＭＲ素子、
１０１…テンプレート層、
１０２…初期強磁性層、
１０３…反強磁性層、
１０４、１０４′、１０４″…基準強磁性層、
１０５、１０５′、１０５″…自由記録層、
１０６…接点層、
１０７…非磁性層。
Claims (18)
- １セルに、２値の抵抗値をそれぞれ有する第１及び第２の磁気抵抗効果素子を備えた半導体記憶装置であって、
第１の方向に延在する第１の配線と、
前記第１の配線の上方に配置され、第１の磁化固着層と第１の磁気記録層と前記第１の磁化固着層及び前記第１の磁気記録層間に設けられた第１の非磁性層とを有し、形状の長手方向により定められた第１の磁化容易軸が第２の方向を向く前記第１の磁気抵抗効果素子と、
前記第１の磁気抵抗効果素子の上方に配置され、第２の磁化固着層と第２の磁気記録層と前記第２の磁化固着層及び前記第２の磁気記録層間に設けられた第２の非磁性層とを有し、形状の長手方向により定められた第２の磁化容易軸が前記第２の方向と異なる第３の方向を向く前記第２の磁気抵抗効果素子と、
前記第２の磁気抵抗効果素子上に配置され、前記第１の方向と異なる第４の方向に延在する第２の配線と
を具備することを特徴とする半導体記憶装置。 - 前記第１の配線と前記第１の磁気抵抗効果素子との間に整流素子をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の磁気抵抗効果素子が前記第１の配線と離間して配置され、この第１の磁気抵抗効果素子に接続するトランジスタをさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の方向と前記第４の方向は、９０度ずれていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 前記第２の方向と前記第３の方向は、９０度ずれていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- １データが書き込まれたときに前記第１の磁気抵抗効果素子は第１の抵抗値を有し、０データが書き込まれたときに前記第１の磁気抵抗効果素子は第２の抵抗値を有し、１データが書き込まれたときに前記第２の磁気抵抗効果素子は第３の抵抗値を有し、０データが書き込まれたときに前記第２の磁気抵抗効果素子は第４の抵抗値を有し、
前記第１及び第３の抵抗値を足した第１の値と、前記第２及び第３の抵抗値を足した第２の値と、前記第１及び第４の抵抗値を足した第３の値と、前記第２及び第４の抵抗値を足した第４の値とは、互いに異なることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。 - 前記第１及び第２の非磁性層の膜厚は互いに異なることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 前記第１及び第２の非磁性層の材料は互いに異なることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 前記第１及び第２の磁気抵抗効果素子のＭＲ比は互いに異なることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 前記第１及び第２の磁気抵抗効果素子は、ＴＭＲ素子又はＧＭＲ素子であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 前記第１及び第２の磁気抵抗効果素子間に、前記第１及び第２の磁気抵抗効果素子の面積よりも大きな面積を有する非磁性層が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 前記第１及び第２の磁気抵抗効果素子の中の任意の磁気抵抗効果素子のみにデータを書き込む場合、前記第１及び第２の配線に流す電流値は前記任意の磁気抵抗効果素子毎に異なることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 第１の方向に延在する第１の配線を形成する工程と、
前記第１の配線の上方に、第１の磁化固着層と第１の磁気記録層と前記第１の磁化固着 層及び前記第１の磁気記録層間に設けられた第１の非磁性層とを備え、２値の抵抗値を有する第１の磁気抵抗効果素子を形成する工程と、
前記第１の磁気抵抗効果素子の上方に、第２の磁化固着層と第２の磁気記録層と前記第２の磁化固着層及び前記第２の磁気記録層間に設けられた第２の非磁性層とを備え、２値抵抗値を有する第２の磁気抵抗効果素子を形成する工程と、
前記第２の磁気抵抗効果素子上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程と、
第１の温度で磁場中の熱処理を行い、前記第１の磁化固着層の磁化方向を第３の方向に固定する工程と、
前記第１の温度と異なる第２の温度で磁場中の熱処理を行い、前記第２の磁化固着層の磁化方向を第４の方向に固定する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記第１の配線と前記第１の磁気抵抗効果素子との間に整流素子を形成することを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
- 前記第１の磁気抵抗効果素子から前記第２の磁気抵抗効果素子へ順に熱処理が行われ、この熱処理時の温度は順に低くなるように設定されていることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
- 前記第１及び第２の非磁性層は、互いに異なる膜厚で形成することを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
- 前記第１及び第２の非磁性層は、互いに異なる材料で形成することを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
- 前記第１及び第２の磁気抵抗効果素子間に、前記第１及び第２の磁気抵抗効果素子の面積よりも大きな面積を有する非磁性層を形成することを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
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