JP4149647B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に係わり、特にトンネル磁気抵抗効果(TMR:Tunneling Magneto Resistive)を利用して“1”“0”情報の記憶を行う構造をメモリセルとして用いた磁気記憶装置(MRAM:Magnetic Random Access Memory)及びその製造方法に関する。
【0002】
【従来の技術】
近年、情報記憶素子として、トンネル磁気抵抗効果(Tunneling Magneto Resistive:以下、TMRと称す)を利用したMRAM(Magnetic Random Access Memory)メモリセルが提案されている。このMRAMメモリセルは、例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」に、Roy Scheuerlein et.alによって開示されている。
【0003】
TMRは、絶縁膜が2枚の磁性体薄膜で挟まれた構造を有しており、絶縁膜を挟む上下の磁性体のスピンの向きが互いに平行になった場合と互いに反平行になった場合の2つの状態を作ることが可能である。
【0004】
スピンの向きが上下の磁性体で互いに平行になった場合、磁性体の間に挟まれた薄い絶縁膜を流れるトンネル抵抗は最も低くなり、この状態で“1”を記憶させることができる。一方、スピンの向きが上下の磁性体で互いに反平行になった場合、磁性体の間に挟まれた薄い絶縁膜を流れるトンネル抵抗は最も高くなり、この状態で“0”を記憶させることができる。
【0005】
次に、上記TMRの動作原理に関して簡単に説明する。TMRに“1”“0”情報を書き込む場合は、一対のワード線及びデータ選択線を選択し、この選択されたワード線及びデータ選択線の両方に電流を流し、ワード線及びデータ選択線に電流磁界を各々発生させる。これにより、ワード線とデータ選択線とのクロスポイント部に位置している選択セルにかかる磁界のみがスピンの反転閾値を超えて、情報が書き込まれる。一方、TMRに書き込まれた“1”“0”情報を読み出す場合は、TMRに電流を流し、異なるTMR素子間のトンネル抵抗の違いを読み取ることにより、“1”“0”情報の判定が行われる。
【0006】
しかし、上記従来のTMRを利用したMRAMメモリセルには、以下に示す問題がある。TMRはトンネル絶縁膜を介して電流が流れる構造になっているので、異なるTMR素子間の抵抗値の変化は、トンネル絶縁膜の膜厚の増加に対して対数的に増加する関係にある。現在報告されているTMRのトンネル絶縁膜の膜厚は数〜数十Å程度であり、異なるTMR素子間の抵抗は、このトンネル絶縁膜の膜厚のばらつきに従い、より加速された形でばらつくことになる。
【0007】
従って、従来DRAMで用いているようなリファレンスとの抵抗値の比較によって情報を読み取る差動センスアンプ方式をMRAMに用いようとすると、TMRによる磁気抵抗変化率(Magneto Resistive:以下、MR比と称す)で決まる抵抗変化量ΔRが、リファレンスの抵抗のばらつきと各TMR素子間の抵抗のばらつきより大きくなければならない。しかし、現在の報告値によるMR比は、最大でも50%程度であるため、抵抗変化量ΔRが十分に大きくなかった。
【0008】
そこで、従来例では、上記問題を克服するために、以下のような方式を用いている。図34は従来技術による半導体記憶装置の断面図を示し、図35は従来技術による半導体記憶装置の等価回路を示している。
【0009】
図34、図35に示すように、メモリセル内における複数のTMR素子71は一対のスイッチングトランジスタ72と各々連結されており、1つのユニット73が形成されている。情報を読み出す場合は、選択セルのみのスイッチングトランジスタ72がONにされ、データ線74、75からグランドへ電流が流れる。しかし、この構造で、TMR素子71とリファレンスセルとの抵抗値を比較しようとすると、TMR素子71のトンネル抵抗のばらつきに加えて、スイッチングトランジスタ72のチャネル抵抗のばらつきも加わる。従って、十分なMR比を確保できないため、差動センスアンプ方式を用いることが困難であった。そこで、従来例では、TMR素子71とスイッチングトランジスタ72とからなるユニット73をペアで用い、このユニット73のペアを1つのメモリセル76とする構造を提案している。そして、2つのTMR素子71に、“1”“0”反対の情報が常に書き込まれるような回路構成が実現されている。これによって、MR比による抵抗変化量ΔRを2倍にすることができ、“1”“0”情報を判定するマージンを確保しつつ、MRAMメモリセルのリード/ライト動作を行うことが実現した。
【0010】
【発明が解決しようとする課題】
しかしながら、2つのユニット73で1つのメモリセル76を構成することによって、1ビットのメモリセル76には、2つのTMR素子71+2つのMOSトランジスタ72による合計4つの素子が含まれることになるため、セルの高密度化の弊害となる。また、“1”“0”情報を判定するマージンが2倍になったとは言え、十分な読み出しマージンを確保したとは言い難い。
【0011】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、セルの高密度化を実現しつつ、十分な読み出しマージンを確保することが可能な半導体記憶装置及びその製造方法を提供することにある。
【0012】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【0013】
本発明の第1の視点による半導体記憶装置は、抵抗値の変化によって第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第1の記憶素子と、前記第1の記憶素子の前記一端をそれぞれ接続し、第1の方向に延在され、第1の端部と第2の端部とを有する第1の配線と、前記第1の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在され、前記第1の端部側に位置する第3の端部と前記第2の端部側に位置する第4の端部とを有する第2の配線と、前記第1の配線を挟んで前記第1の記憶素子と反対側に設けられ、前記第1の方向と異なる第2の方向に延在され、前記第1及び第2の配線と電気的に分離され、トランジスタのゲート電極である第3の配線と、前記第1の配線の前記第1の端部に接続された定電圧発生回路と、前記第2の配線の前記第4の端部に接続されたスイッチング素子とを具備し、前記第1及び第2の配線の一方と前記第3の配線とを用いて、前記第1の記憶素子の中から選択された選択記憶素子に前記第1又は第2の状態を書き込み、前記第1及び第2の配線の一方から前記第1及び第2の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第1又は第2の状態を読み出す。
【0014】
本発明の第2の視点による半導体記憶装置は、抵抗値の変化によって第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第1の記憶素子と、前記第1の記憶素子の前記一端をそれぞれ接続し、第1の方向に延在された第1の配線と、前記第1の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在された第2の配線と、前記第1の配線を挟んで前記第1の記憶素子と反対側に設けられ、前記第1の方向と異なる第2の方向に延在され、前記第1及び第2の配線と電気的に分離され、トランジスタのゲート電極である第3の配線と、前記第2の配線を挟んで前記第1の記憶素子と反対側に設けられ、抵抗値の変化によって前記第1又は第2の状態を記憶し、一端と他端とを有し、前記一端は前記第2の配線に接続され、互いに並列に配置された複数の第2の記憶素子と、前記第2の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在された第4の配線と、前記第2の方向に延在され、前記第4の配線を挟んで前記第2の記憶素子と反対側に設けられ、前記第4の配線と電気的に分離された第5の配線とを具備し、前記第1及び第2の配線の一方と前記第3の配線とを用いて、前記第1の記憶素子の中から選択された選択記憶素子に前記第1又は第2の状態を書き込み、前記第1及び第2の配線の一方から前記第1及び第2の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第1又は第2の状態を読み出す。
【0015】
本発明の第3の視点による半導体記憶装置は、抵抗値の変化によって第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第1の記憶素子と、前記第1の記憶素子の前記一端をそれぞれ接続し、第1の方向に延在された第1の配線と、前記第1の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在された第2の配線と、前記第1又は第2の配線を挟んで前記第1の記憶素子と反対側に設けられ、前記第1の方向と異なる第2の方向に延在され、前記第1及び第2の配線と電気的に分離された第3の配線と、前記第3の配線を挟んで前記第1の記憶素子と反対側に設けられ、抵抗値の変化によって前記第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第2の記憶素子と、前記第2の記憶素子の前記一端をそれぞれ接続し、前記第1の方向に延在され、前記第3の配線と電気的に分離された第4の配線と、前記第2の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在された第5の配線とを具備し、前記第1及び第2の配線の一方と前記第3の配線とを用いて、前記第1の記憶素子の中から選択された選択記憶素子に前記第1又は第2の状態を書き込み、前記第1及び第2の配線の一方から前記第1及び第2の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第1又は第2の状態を読み出す。
【0016】
本発明の第4の視点による半導体記憶装置は、抵抗値の変化によって第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第1の記憶素子と、前記第1の記憶素子の前記一端をそれぞれ接続し、前記第1の記憶素子に対して共通に用いられ、第1の方向に延在され、第1の端部と第2の端部とを有する第1の配線と、前記第1の記憶素子の前記他端をそれぞれ接続し、前記第1の記憶素子に対して共通に用いられ、前記第1の方向に延在され、前記第1の端部側に位置する第3の端部と前記第2の端部側に位置する第4の端部とを有する第2の配線と、前記第1の配線の前記第1の端部に接続された定電圧発生回路と、前記第2の配線の前記第4の端部に接続されたスイッチング素子と、前記第1又は第2の配線を挟んで前記第1の記憶素子と反対側に設けられ、前記第1の方向と異なる第2の方向に延在され、前記第1及び第2の配線と電気的に分離された第3の配線とを具備し、前記第1及び第2の配線の一方と前記第3の配線とを用いて、前記第1の記憶素子の中から選択された選択記憶素子に前記第1又は第2の状態を書き込み、前記第1及び第2の配線の一方から前記第1及び第2の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第1又は第2の状態を読み出す。
【0017】
本発明の第5の視点による半導体記憶装置は、上記第4の視点による半導体記憶装置において、前記第1又は第2の配線を挟んで前記第1の記憶素子と反対側に設けられ、前記第1の方向と異なる第2の方向に延在され、前記第1及び第2の配線と電気的に分離された第3の配線とをさらに具備し、前記第1及び第2の配線の一方と前記第3の配線とを用いて、前記選択記憶素子に前記第1又は第2の状態を書き込む。
【0021】
本発明の第6の視点による半導体記憶装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第1の配線を形成する工程と、前記第1の配線上に、抵抗値の変化によって第1又は第2の状態を記憶する複数の記憶素子を形成する工程と、前記記憶素子間に第2の絶縁膜を形成する工程と、前記記憶素子及び前記第2の絶縁膜上に前記第1の配線と平行する第2の配線を形成する工程と、前記第2の配線上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜上に前記第1及び第2の配線と直交しかつ書き込み磁界発生用のワード線を形成する工程とを含む。
【0022】
本発明の第7の視点による半導体記憶装置の製造方法は、半導体基板上に書き込み磁界発生用の複数のゲート電極を形成する工程と、前記ゲート電極間及び前記ゲート電極上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記ゲート電極と直交し、かつ、第1の端部と第2の端部とを有する第1の配線を形成する工程と、前記ゲート電極の上方の前記第1の配線上に、抵抗値の変化によって第1又は第2の状態を記憶する複数の記憶素子を形成する工程と、前記記憶素子間に第2の絶縁膜を形成する工程と、前記記憶素子及び前記第2の絶縁膜上に、前記第1の配線と平行し、かつ、前記第1の端部側に位置する第3の端部と前記第2の端部側に位置する第4の端部とを有する第2の配線を形成する工程と、前記第1の配線の前記第1の端部に接続された定電圧発生回路を形成する工程と、前記第2の配線の前記第4の端部に接続されたスイッチング素子を形成する工程とを含む。
【0023】
本発明の第8の視点による半導体記憶装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第1の配線を形成する工程と、前記第1の配線上に前記第1の配線と直交する直線状の記憶素子を形成する工程と、前記記憶素子間に第2の絶縁膜を形成する工程と、前記記憶素子及び前記第2の絶縁膜上に前記第1の配線と平行する第2の配線を形成する工程と、前記第2の配線をマスクとして前記記憶素子を島状にパターニングし、抵抗値の変化によって第1又は第2の状態を記憶する複数の記憶素子を形成する工程と、前記第2の配線上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜上に前記第1及び第2の配線と直交しかつ書き込み磁界発生用のワード線を形成する工程とを含む。
【0024】
上記本発明の半導体記憶装置及びその製造方法によれば、出力電圧を大幅に低下させることなくトンネル磁気抵抗効果素子の並列数を増やすことが可能であるため、セルを高密度に配置したMRAMメモリセルを実現できる。さらに、“1”“0”情報を判定するマージンを十分確保できるようになる。
【0025】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【0026】
[第1の実施形態]
図1は、第1の実施形態に係る半導体記憶装置の等価回路を示している。図2は、図1に示す等価回路が並列に配置されたメモリセルアレイのブロック図を示している。以下に、本発明の半導体記憶装置における等価回路の構成について説明する。
【0027】
図1に示すように、本発明の半導体記憶装置の等価回路60は、並列に配置されたTMR(Tunneling Magneto Resistive)型の複数のトンネル磁気抵抗効果素子(以下、TMR素子と称す)25と、これらのTMR素子25の上部電極を電気的に接続する上部データ転送線27と、TMR素子25の下部電極を電気的に接続する下部データ転送線20と、上部データ転送線27又は下部データ転送線20に接続されて上部データ転送線27又は下部データ転送線20に一定電圧を印加する定電圧発生回路61と、上部データ転送線27又は下部データ転送線20とグランド端子との間に配置された書き込みトランジスタ62と、上部データ転送線27又は下部データ転送線20とグランド端子との間に配置された読み出しトランジスタ63と、この読み出しトランジスタ63とグランド端子との間に挿入された直列抵抗64と、この直列抵抗64と並列に配置されたセンス回路65とから構成されている。
【0028】
図2に示すように、本発明の半導体記憶装置のメモリセルアレイ66は、図1に示す等価回路60が並列に配置され、この等価回路60におけるデータ転送線20,27と直交するTMR素子25上にセル書き込み磁界発生用の複数のワード線29が並列に配置されている。これにより、データ転送線20,27とワード線29とによってマトリックスが形成され、MRAM(Magnetic Random Access Memory)メモリセルアレイ66が形成されている。
【0029】
図3は、第1の実施形態に係わる半導体記憶装置の書き込み動作を示している。図4は、第1の実施形態に係わる半導体記憶装置の読み出し動作を示している。以下、第1の実施形態に係わる半導体記憶装置のリード/ライト動作について説明する。なお、この場合、トンネル絶縁膜を挟んで、一方の磁性体はスピンの向きがPinningされた反強磁性層であり、他方の磁性体は比較的スピンの反転閾値の低いソフト磁性層であるTMR素子を用いている。
【0030】
図2,図3に示すように、書き込み動作の場合、まず、選択したいローデコーダのワード線29を選択して、この選択されたワード線29に電流を流して磁界を発生させる。次に、選択したいカラムデコーダの上部データ転送線27の書き込みトランジスタ62をONさせて、上部データ転送線27に電流を流して磁界を発生させる。これら2方向の電流磁界のクロスポイント部にかかる電流磁界のみが、TMR素子25を構成するソフト磁性層の反転閾値を越え、TMR素子25への書き込み動作が行われる。
【0031】
図2,図4に示すように、読み出し動作の場合、まず、第1サイクルにおいて、選択セルと同じカラムの読み出しトランジスタ63をONさせて、下部データ転送線20上の並列につながるTMR素子25に読み出し電流を流す。そして、この時に流れる読み出し電流をセンス回路65に記憶させる。その後、読み出しトランジスタ63をOFFさせて読み出し電流をOFFさせる。次に、第2サイクルにおいて、同一アドレスのセルに対して、ワード線29及び上部データ転送線27に、期待値“1”又は“0”の書き込み電流を流す。その後、この書き込み電流をOFFさせる。次に、第3サイクルにおいて、再び選択セルと同じカラムの読み出しトランジスタ63をONさせて、下部データ転送線20上の並列につながるTMR素子25に読み出し電流を流す。そして、この時に流れる読み出し電流をセンス回路65に記憶させる。その後、第1のサイクルでセンス回路65に記憶させた読み出し電流と第3のサイクルでセンス回路65に記憶させた読み出し電流とが比較される。ここで、書き込み時に期待値“1”の書き込み動作が行われた場合、第1,第3のサイクルにおける読み出し電流が変わらなければ“1”が、読み出し電流が増加していれば“0”がもともと書き込まれていたことになる。一方、書き込み時に期待値“0”の書き込み動作が行われた場合、第1,第3のサイクルにおける読み出し電流が変わらなければ“0”が、読み出し電流が増加していれば“1”がもともと書き込まれていたことになる。このようにして、もともとセルに書き込まれていたデータを読み出すことが可能になる。その後、第4サイクルにおいて、イニシャル(初期)状態と同じデータが再び書き込まれるようにワード線29及び上部データ転送線27に電流を流して、読み出し動作が終了する。
【0032】
図5は、本発明の第1の実施形態における半導体記憶装置の断面図を示している。図5に示すように、第1の実施形態に係る半導体記憶装置は、第1の磁性体23と、第2の磁性体24と、これら第1及び第2の磁性体23,24の間に挟まれた非磁性体である絶縁層22とで構成される複数のTMR素子25を記憶素子として用いている。そして、前記複数のTMR素子25が互いに並列に配置されている。この複数のTMR素子25を構成する前記第1の磁性体23が第1の配線(下部データ転送線)20により接続され、複数のTMR素子25を構成する前記第2の磁性体24が第2の配線(上部データ転送線)29により接続されている。また、TMR素子25と第1の配線20との接続部及びTMR素子25と第2の配線27との接続部を結ぶ延長線上に第3の配線(ワード線)29が配置されている。ここで、第1の配線20と第2の配線27は平行しており、これらの第1及び第2の配線20,27と第3の配線29とは直交している。また、前記第1及び第2の配線20,27と前記複数のTMR素子25とは梯子型に配置されている。
【0033】
なお、図5には図示していないが、前記第1、第2の配線20,27の一方に定電圧発生回路が接続され、前記第1、第2の配線20,27の他方に抵抗素子を介して接地回路が接続され、前記抵抗素子の両端にセンス回路が接続されている(図1、図2参照)。ここで、定電圧発生回路及び接地回路は、第1又は第2の配線20,27の端部に各々接続されることが望ましい。これにより、配線の寄生抵抗の影響が抑制でき、メモリセルアレイ全体に均一に電流を流すことが可能となる。
【0034】
図6乃至図11は、本発明の第1の実施形態に係わる半導体記憶装置の製造工程の断面図を示している。以下、第1の実施形態に係わる半導体記憶装置の製造方法について説明する。
【0035】
まず、図6に示すように、例えばP型のシリコン基板11上に、例えば30乃至40Åの膜厚を有する酸化膜(図示せず)と、例えば2000Å程度の膜厚を有するSiN膜(図示せず)とが堆積される。次に、リソグラフィーによってセル領域全面に溝が形成され、この溝に例えばLPCVD(Low pressure Chemical Vapor Deposition)法によってSiO2 膜が埋め込まれる。次に、CMP(Chemical Mechanical Polish)法によりSiO2 膜が平坦化され、素子分離領域12が形成される。次に、通常のMOSプロセスを用いて、セル周辺回路領域にMOSFETのゲート電極13及びソース/ドレイン領域14,15が形成され、P型又はN型のMOSFETが形成される。次に、全面に第1の層間絶縁膜16が形成され、この第1の層間絶縁膜16がCMP法により平坦化される。次に、周辺回路領域におけるソース/ドレイン領域14,15上に第1のコンタクトホール17が形成される。
【0036】
次に、図7に示すように、図12[1−B]の下部データ転送線マスクを用いて、RIE(Reactive Ion Etching)法により、第1の層間絶縁膜16が例えば深さ2000Å程度まで除去され、下部データ転送線形成用の溝18が形成される。次に、MOCVD(Metal Organic Chemical Vapor Deposition)法を用いて、下部データ転送線形成用の溝18及び第1のコンタクトホール17に同時に例えばWが埋め込まれ、このWがCMP法で平坦化される。これにより、コンタクト19及び下部データ転送線20が同時に形成される。次に、スパッタ法を用いて全面にTMR用の積層膜21が形成される。ここで、TMR用の積層膜21は、例えば10〜20Å程度のAl2 O3 膜からなる絶縁層22をトンネルバリアとして用い、この絶縁層22の上下に第1、第2の磁性層23,24を有する構造を取るが、TMRの詳細は後述するとし、ここでは省略する。次に、CVD法を用いて、TMR用の積層膜21上にDLC(Diamond Like Carbon)膜(図示せず)が堆積される。
【0037】
次に、図8に示すように、全面にレジスト膜(図示せず)が形成され、図12[1−C]のTMRマスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、DLC膜がパターニングされる。さらに、パターニングされたDLC膜をマスクとして、イオンミリングによって、TMR用の積層膜21がパターニングされ、複数のTMR素子25が形成される。
【0038】
次に、図9に示すように、全面に第2の層間絶縁膜26が堆積され、CMP法によってTMR素子25の表面が露出するまで、第2の層間絶縁膜26が平坦化される。その結果、第2の層間絶縁膜26によって複数のTMR素子25の間が充填される。
【0039】
次に、図10に示すように、スパッタ法により、全面に上部データ転送線形成用メタルが形成され、図12[1−D]の上部データ転送線マスクを用いて、上部データ転送線形成用メタルがパターニングされる。これにより、上部データ転送線27が形成される。次に、全面に数10乃至数100Å程度の膜厚を有する第1の誘電体膜28が形成される。この第1の誘電体膜28上にスパッタ法によりAl−Cu膜が堆積される。ここで、Alの代わりに、例えば、Al−Cu,Cu,Wなどを用いてもよい。Al−Cu膜の膜厚は特に制限はないが、最小デザインルールが0.1μmとなる世代であれば、配線のアスペクトを3程度に抑えられるように、例えば3000Å程度以下にすることが好ましい。次に、Al−Cu膜上にレジスト膜(図示せず)が形成され、図12[1−E]のワード線マスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、Al−Cu膜がパターニングされ、複数のワード線29が形成される。
【0040】
次に、図11に示すように、全面に第3の層間絶縁膜30が堆積され、CMP法あるいはレジストエッチバックなどの方法で、第3の層間絶縁膜30が平坦化される。その後、多層配線工程を経て、図5に示すように、MRAMのメモリセルが完成する。
【0041】
図13(a)乃至図13(d)は、本発明の半導体記憶装置におけるTMR素子の構造を示している。
【0042】
図13(a)に示すように、TMR素子25は、絶縁層22をトンネルバリアとして用い、この絶縁層22の上下に第1、第2の強磁性層23,24を有する構造となっている。ここで、第1の強磁性層23は磁化固着層として機能し、第2の強磁性層24は磁気記録層として機能する。また、第1、第2の強磁性層23,24は膜面に一軸異方性を有することが望ましく、磁化固着層として機能する第2の強磁性層24はさらに一方向異方性を有することが望ましい。
【0043】
本発明の第1、第2の強磁性層23,24の膜厚は0.1乃至100μm程度であればよく、超常磁性にならないためには例えば0.4μm以上であることが好ましい。また、絶縁層22の膜厚は薄い方が好ましいが特に制限はなく、作製上例えば10μm以下であることが好ましい。
【0044】
第1、第2の強磁性層23,24の材料は、特に制限はなく、Fe,Co,Ni又はそれらの合金、スピン分極率の大きいマグネタイト、CrO2 ,RXMnO3-y (R;希土類、X;Ca,Ba,Sr)などの酸化物の他、NiMnSb,PtMnSbなどのホイスラー合金などを用いることができる。また、これら磁性体にはAg,Cu,Au,Al,Mg,Si,Bi,Ta,B,C,O,N,Pd,Pt,Zr,Ir,W,Mo,Nbなどの非磁性元素が多少含まれていても強磁性を失わないかぎりよい。磁化固着層として使用している第1の強磁性層23は、Fe−Mn,Pt−Mn,Pt−Cr−Mn,Ni−Mn,Ir−Mn,NiO,Fe2 O3 などからなる反強磁性膜31を付与して固着することが好ましい。
【0045】
絶縁層22としては、Al2 O3 ,SiO2 ,MgO,AlN,Bi2 O3 ,MgF2 ,CaF2 ,SrTiO2 ,AlLaO3 などの様々な誘電体を使用することができる。これらは、酸素、窒素、フッ素欠損が存在していてもかまわない。
【0046】
なお、上記第1の強磁性層23の代わりに、強磁性層と非磁性層の積層膜を用いてもよい。例えば、図13(b)に示すように、第1の強磁性層23に、強磁性層/非磁性層/強磁性層からなる第1の三層膜23aを用いてもよい。この場合、非磁性層を介して反強磁性的な層間の相互作用が働いていることが好ましい。すなわち、磁性層を一方向に固着する方法は、Co(Co−Fe)/Ru/Co(Co−Fe),Co(Co−Fe)/Ir/Co(Co−Fe)などの積層膜に接して、反強磁性膜31を設けることが好ましい。この構造を用いると、磁化固着層である第1の三層膜23aの磁化が電流磁界の影響をより受け難く、強固に固着される。
【0047】
同様に、上記第2の強磁性層24の代わりに、強磁性層と非磁性層の積層膜を用いてもよい。例えば、第2の強磁性層24に、ソフト強磁性層/強磁性層からなる二層膜、又は、図13(b)に示すように、強磁性層/ソフト強磁性層/強磁性層からなる第2の三層膜24aを用いてもよい。ここで、非磁性層を介して反強磁性的な層間の相互作用が働いていれば、磁束が第2の三層膜24aで閉じているため、磁極によるスイッチング磁界の増大を抑えることができる。すなわち、メモリセル幅がサブミクロン以下になっても、反磁界により電流磁界の消費電力が増大しないという好ましい効果を有する。この構造を用いる場合、電流磁場配線に近い方に、強磁性層/非磁性層/強磁性層からなる三層膜の強磁性層よりソフトな層を用いることが好ましい。また、そのソフトな層の上に、上記と同様、ソフト強磁性層/強磁性層からなる二層膜、又は、強磁性層/ソフト強磁性層/強磁性層からなる三層膜を用いてもよい。
【0048】
さらに、図13(c)(d)に示すように、トンネルバリアを2層構造としたTMR素子25を用いてもよい。ここで、図13(c)(d)に示すTMR素子25は、強磁性層23b、23cが磁化固着層として機能し、強磁性層24b、24cが磁気記録層として機能する。
【0049】
図14は、上記本発明のセル構成を用いてセルの読み出し動作を行った場合の出力信号を示している。この際、計算に用いたパラメータは、各TMR素子25に印加される電源電圧は1V、MR(Magneto Resistive)は50%、信号読み出し用の直列抵抗64は1kΩである。なお、1個当たりのTMR素子25のトンネル抵抗及び並列に接続するTMR素子数をパラメータとして振ってある。
【0050】
図14に示すように、直列抵抗64よりも十分に高いトンネル抵抗を有するTMR素子25を並列した場合、TMR素子25の並列数を増やしても出力電圧自体は殆ど低下しない。なお、図14には、TMR素子25の並列数が20個までの計算結果しか表示されていないが、更に並列数を増やしていくことは十分可能である。
【0051】
上記第1の実施形態によれば、図14に示すように、出力電圧を大幅に低下させることなくTMR素子25の並列数を増やすことが可能である。このため、メモリセルの集積度を上げていくことが可能であり、その分、MRが低いTMR素子25を用いたり、MRや抵抗そのもののばらつきが大きなTMR素子25を用いたりしても、十分実用レベルのセルを形成することができる。従って、セルを高密度に配置したMRAMメモリセルを実現できる。
【0052】
また、本発明における読み出し動作によれば、図4に示すように、第1のサイクルでセンス回路65に記憶させた読み出し電流と、第3のサイクルでセンス回路65に記憶させた読み出し電流とを比較し、その結果、2つの電流に変化が生じない場合は期待値通りの書き込みが行われたと判定され、2つの電流に変化が生じた場合は期待値と異なる書き込みが行われたと判定される。このように、本発明によれば、“1”“0”情報を判定するマージンを十分確保できるようになる。
【0053】
[第2の実施形態]
第2の実施形態は、第1の実施形態で示したワード線の代わりに、MOSFETのゲート電極を用いていることを特徴とする。なお、第2の実施形態では、構成要素及び動作原理は第1の実施形態と同様であるため省略し、異なる点のみ説明する。
【0054】
図15は、本発明の第2の実施形態における半導体記憶装置の断面図を示している。図15に示すように、第2の実施形態に係る半導体記憶装置は、第1の磁性体23と、第2の磁性体24と、これら第1及び第2の磁性体23,24の間に挟まれた非磁性体である絶縁層22とで構成される複数のTMR素子25を記憶素子として用いている。そして、前記複数のTMR素子25が互いに並列に配置されている。この複数のTMR素子25を構成する前記第1の磁性体23が第1の配線(下部データ転送線)20により接続され、複数のTMR素子25を構成する前記第2の磁性体24が第2の配線(上部データ転送線)27により接続されている。また、TMR素子25と第1の配線20との接続部及びTMR素子25と第2の配線27との接続部を結ぶ延長線上に第3の配線(ゲート電極)13aが配置されている。ここで、第1の配線20と第2の配線27は平行しており、これらの第1及び第2の配線20,27と第3の配線13aとは直交している。また、前記第1及び第2の配線20,27と前記複数のTMR素子25とは梯子型に配置されている。
【0055】
なお、図5には図示していないが、前記第1、第2の配線20,27の一方に定電圧発生回路が接続され、前記第1、第2の配線20,27の他方に抵抗素子を介して接地回路が接続され、前記抵抗素子の両端にセンス回路が接続されている(図1、図2参照)。ここで、定電圧発生回路及び接地回路は、第1又は第2の配線20,27の端部に各々接続されることが望ましい。これにより、配線の寄生抵抗の影響が抑制でき、メモリセルアレイ全体に均一に電流を流すことが可能となる。
【0056】
図16乃至図21は、本発明の第2の実施形態に係わる半導体記憶装置の製造工程の断面図を示している。以下、第2の実施形態に係わる半導体記憶装置の製造方法について説明する。
【0057】
まず、図16に示すように、例えばP型のシリコン基板11上に、例えば30乃至40Åの膜厚を有する酸化膜(図示せず)と、例えば2000Å程度の膜厚を有するSiN膜(図示せず)とが堆積される。次に、リソグラフィーによってセル領域全面に溝が形成され、この溝に例えばLPCVD法によってSiO2 膜が埋め込まれる。次に、CMP法によりSiO2 膜が平坦化され、素子分離領域12が形成される。次に、CVD法により全面に例えば750Åの膜厚を有するPドープポリシリコン膜が形成され、このポリシリコン膜上にスパッタ法により例えば750Åの膜厚を有するW膜が形成される。このW膜上にCVD法により例えば500乃至1000Å程度の膜厚を有するSiN膜が形成される。次に、SiN膜上にレジスト膜(図示せず)が形成され、このレジスト膜が図12[2−A]に示すゲート電極マスクを用いてパターニングされる。このパターニングされたレジスト膜をマスクとして、SiN膜、W膜及びポリシリコン膜がパターニングされ、ゲート電極13a、13bが形成される。ここで、ゲート電極13aは、メモリセルに情報を書き込む電流磁界を発生させる配線であり、大電流を流せる低抵抗及びmAオーダーのエレクトロマイグレーション耐性を有している。その後、ゲート電極13a、13bの側壁部に例えば50乃至70Å程度の膜厚のサイドウォール酸化(図示せず)が行われる。次に、CVD法により、全面に例えば100Å程度の膜厚を有するSiN膜が堆積される。このSiN膜がRIEによって除去され、ゲート電極13a、13bの側壁にSiNスペーサ35が形成される。次に、SiNスペーサ35に対して自己整合的にPMOS及びNMOS形成用のソース/ドレインのイオン注入が行われ、ソース/ドレイン領域14,15が形成され、P型又はN型のMOSFETが形成される。
【0058】
次に、図17に示すように、全面に第1の層間絶縁膜16が形成される。次に、ゲート電極13a、13bの表面に存在するSiN膜をストッパーとして、CMP法により第1の層間絶縁膜16が平坦化される。その後、全面に例えば数10Å程度の膜厚を有する追加の層間絶縁膜16aが形成される。ここで、ゲート電極13aの表面に存在するSiN膜の膜厚と追加の層間絶縁膜16aの膜厚とによって、データ書き込み線とメモリセルとの距離が決まる。従って、この距離をできるだけ短く、かつ距離のバラツキを抑えるために、上記のようなプロセスを用いることが望ましい。
【0059】
次に、図18に示すように、周辺回路領域におけるソース/ドレイン領域14,15上に第1のコンタクトホール17が形成される。次に、全面に追加の層間絶縁膜16bが形成される。その後、図12[2−B]の下部データ転送線マスクを用いて、RIE法により、追加の層間絶縁膜16bが例えば深さ2000Å程度まで除去され、下部データ転送線形成用の溝18が形成される。次に、MOCVD法を用いて、下部データ転送線形成用の溝18及び第1のコンタクトホール17に同時に例えばWが埋め込まれ、このWがCMPで平坦化される。これにより、コンタクト19及び下部データ転送線20が同時に形成される。次に、スパッタ法を用いて全面にTMR用の積層膜21が形成される。ここで、TMR用の積層膜21は、例えば10乃至20Å程度のAl2 O3 膜からなる絶縁層22をトンネルバリアとして用い、この絶縁層22の上下に第1、第2の磁性層23,24を有する構造を取るが、TMRの詳細は第1の実施形態と同様であるため省略する。次に、CVD法を用いて、TMR用の積層膜21上にDLC(Diamond Like Carbon)膜(図示せず)が堆積される。
【0060】
次に、図19に示すように、全面にレジスト膜(図示せず)が形成され、図12[2−C]のTMRマスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、DLC膜がパターニングされる。さらに、パターニングされたDLC膜をマスクとして、イオンミリングによって、TMR用の積層膜21がパターニングされ、ゲート電極13aの上方に複数のTMR素子25が形成される。
【0061】
次に、図20に示すように、全面に第2の層間絶縁膜26が堆積され、この第2の層間絶縁膜26によって複数のTMR素子25の間が充填される。その後、TMR素子25上に例えば2000Å程度の膜厚が残る程度に、CMP法によって第2の層間絶縁膜26が平坦化される。次に、図12[2−D]の上部データ転送線マスクを用いて、第2の層間絶縁膜26がパターニングされる。これにより、上部データ転送線用の溝27aが形成され、TMR素子25の表面が露出される。
【0062】
次に、図21に示すように、スパッタ法により、全面に上部データ転送線形成用メタルが形成され、上部データ転送線用の溝27aが埋め込まれる。次に、上部データ転送線形成用メタルがパターニングされ、上部データ転送線27が形成される。
【0063】
次に、図15に示すように、全面に第3の層間絶縁膜30が堆積され、CMP法あるいはレジストエッチバックなどの方法で、第3の層間絶縁膜30が平坦化される。その後、多層配線工程を経て、MRAMのメモリセルが完成する。
【0064】
上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
【0065】
さらに、第1の実施形態で示したワード線29を形成する代わりに、セル領域にもMOSFETのゲート電極13aを形成している。従って、セル領域におけるMOSFETのゲート電極13aはセル周辺回路領域におけるゲート電極13bと同時に形成することができるため、第1の実施形態よりも製造工程数を減少できるだけでなく、高さ方向の素子の微細化を図ることができる。
【0066】
[第3の実施形態]
第3の実施形態は、下部データ転送線上にTMR素子をライン&スペース形状(直線状)に形状し、パターニングされた上部データ転送線を用いてTMR素子をアイライド状(島状)にパターニングすることを特徴とする。なお、第3の実施形態では、構成要素、動作原理及び構造は第1の実施形態と同様であるため説明は省略し、第1の実施形態と異なる製造方法についてのみ説明する。
【0067】
図22は、本発明の第3の実施形態における半導体記憶装置の断面図を示している。図22に示すように、第3の実施形態における半導体記憶装置は、第1の実施形態と同様の構造であるため、説明は省略する。
【0068】
図23乃至図29は、本発明の第3の実施形態に係わる半導体記憶装置の製造工程の断面図を示している。以下、第3の実施形態に係わる半導体記憶装置の製造方法について説明する。尚、第1の実施形態と同様のプロセスについては説明を省略する。
【0069】
まず、図23に示すように、図12[3−B]の下部データ転送線マスクを用いて、下部データ転送線20が形成され後、図24に示すように、全面にTMR用の積層膜21が形成される。その後、CVD法を用いて、TMR用の積層膜21上にDLC膜(図示せず)が堆積される。
【0070】
次に、図25に示すように、全面にレジスト膜(図示せず)が形成され、図12[3−C]のTMRマスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、DLC膜がパターニングされる。さらに、パターニングされたDLC膜をマスクとして、イオンミリングによって、TMR用の積層膜21がパターニングされ、複数のTMR素子25aが形成される。ここで、図12[3−C]のTMRマスクでパターニングされたTMR素子25aと下部データ転送線20とは、互いに直交したライン&スペース形状となっている。
【0071】
次に、図26に示すように、全面に第2の層間絶縁膜26が堆積され、CMP法によってTMR素子25aの表面が露出するまで、第2の層間絶縁膜26が平坦化される。その結果、第2の層間絶縁膜26によってTMR素子25a間が埋め込まれる。
【0072】
次に、図27に示すように、スパッタ法により、全面に上部データ転送線形成用メタル27bが形成される。
【0073】
次に、図28に示すように、図12[3−D]の上部データ転送線マスクを用いて、上部データ転送線形成用メタル27bがパターニングされ、上部データ転送線27が形成される。次に、RIEにより、上部データ転送線27をマスクとして、ライン&スペース形状のTMR素子25aにおける表面が露出した領域がエッチング除去される。これにより、アイライド状のTMR素子25が形成される。
【0074】
次に、図29に示すように、CVD法を用いて、TMR素子25間のギャップ部がSiO2 膜により充填される。その後、CMP法により、上部データ転送線27の表面が露出するまでSiO2 膜が平坦化される。次に、上部データ転送線27上に数10乃至数100Å程度の膜厚を有する第1の誘電体膜28が形成される。
【0075】
次に、図22に示すように、第1の誘電体膜28上にスパッタ法によりAl−Cu膜が堆積される。ここで、Alの代わりにAl−Cu,Cu,Wなどを用いてもよい。Al−Cu膜の膜厚は特に制限はないが、最小デザインルールが0.1μmとなる世代であれば、配線のアスペクトを3程度に抑えられるように、例えば3000Å程度以下にすることが好ましい。次に、Al−Cu膜上にレジスト膜(図示せず)が形成され、図12[3−E]のワード線マスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、Al−Cu膜がパターニングされ、ワード線29が形成される。次に、全面に第3の層間絶縁膜30が堆積され、CMP法あるいはレジストエッチバックなどの方法で、第3の層間絶縁膜30が平坦化される。その後、多層配線工程を経て、MRAMのメモリセルが完成する。
【0076】
上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
【0077】
さらに、第3の実施形態は、下部データ転送線20上にライン&スペース形状(直線状)のTMR素子25aを形状し、その後、パターニングされた上部データ転送線27を用いてアイライド状(島状)のTMR素子25にパターニングしている。これにより、TMR用の積層膜21がパターニングされた後では、下部データ転送線20とTMR素子25aとは、互いに直交したライン&スペース形状であるため、両者の接続部は各々の合わせずれに関係なく自己整合的に形成することができる。また、ライン&スペース形状のTMR素子25aは上部データ転送線27によって自己整合的にパターニングされて、アイライド状のTMR素子25が形成されるため、TMR素子25と上部データ転送線27との接続部は各々合わせずれに関係なく自己整合的に形成することができる。従って、第3の実施形態によれば、プロセスマージンを拡大することができる。
【0078】
[第4の実施形態]
第4の実施形態は、ワード線の上下に2ビットのセルを重ねて形成し、このワード線を2つのセルで共通に用いていることを特徴とする。なお、第4の実施形態では、構成要素及び動作原理は第1の実施形態と同様であるため説明は省略し、第1の実施形態と異なる構造及び製造方法についてのみ説明する。
【0079】
図30は、本発明の第4の実施形態における半導体記憶装置の断面図を示している。図30に示すように、第4の実施形態に係る半導体記憶装置は、第1の磁性体23と、第2の磁性体24と、これら第1及び第2の磁性体23,24の間に挟まれた非磁性体である絶縁層22とで構成される複数のTMR素子25、43を記憶素子として用いている。そして、前記複数の第1のTMR素子25が互いに並列に配置されている。この複数の第1のTMR素子25を構成する前記第1の磁性体23が第1の配線(第1の下部データ転送線)20により接続され、複数の第1のTMR素子25を構成する前記第2の磁性体24が第2の配線(第1の上部データ転送線)29により接続されている。また、第1のTMR素子25と第1の配線20との接続部及び第1のTMR素子25と第2の配線27との接続部を結ぶ延長線上に第3の配線(ワード線)29が配置されている。一方、第3の配線29を挟んで前記複数の第1のTMR素子25と反対側に、複数の第2のTMR素子43が互いに並列に配置されている。この複数の第2のTMR素子43を構成する前記第1の磁性体23が第4の配線(第2の下部データ転送線)42により接続され、複数の第2のTMR素子43を構成する前記第2の磁性体24が第5の配線(第2の上部データ転送線)45により接続されている。
【0080】
ここで、第1、第2、第4及び第5の配線20,27,42,45は平行しており、これら第1、第2、第4及び第5の配線20,27,42,45と第3の配線29とは直交している。また、第3の配線29は、第2のTMR素子43と第4の配線42との接続部及び第2のTMR素子43と第5の配線45との接続部を結ぶ延長線上に配置されている。また、前記第1及び第2の配線20,27と前記複数の第1のTMR素子25及び前記第4及び第5の配線42,45と前記複数の第2のTMR素子43は、それぞれ梯子型に配置されている。
【0081】
次に、第4の実施形態に係わる半導体記憶装置の製造方法について説明する。なお、第1の実施形態と同様のプロセスの説明は省略し、異なるプロセスのみ説明する。
【0082】
図30に示すように、第1の実施形態と同様に、ワード線29が形成される。次に、全面に第3の層間絶縁膜30が形成され、ワード線29の表面が露出するまでCMPで第3の層間絶縁膜30が平坦化される。次に、全面に数10乃至数100Å程度の膜厚を有する第2の誘電体膜41が形成される。その後、第1の下部データ転送線20、第1のTMR素子25、第2の層間絶縁膜26及び第1の上部データ転送線27と同様の形成方法で、第2の下部データ転送線42、第2のTMR素子43、第4の層間絶縁膜44及び第2の上部データ転送線45が順次形成される。次に、全面に第5の層間絶縁膜46が堆積され、CMP法あるいはレジストエッチバックなどの方法で、第5の層間絶縁膜46が平坦化される。その後、多層配線工程を経て、MRAMのメモリセルが完成する。
【0083】
なお、上記工程をさらに繰り返すことにより、さらに多重構造のMRAMメモリセルを完成させることも可能である。
【0084】
上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
【0085】
さらに、第4の実施形態の構造にすることによって、例えば第1のTMR素子25に書き込み動作が行われる場合、ワード線29及び第1の下部データ転送線20を選択し、両者のクロスポイント部にあるセルを選択することができるが、同様にワード線29及び第2の上部データ転送線45を選択することによって、その真上に存在する第2のTMR素子43を選択することができる。読み出し動作も同様に、上下のTMR素子25,43に対して別々に選択することができる。以上により、ワード線29の上下に2ビットのセルを重ねて形成し、このワード線29を2つのセルで共通に用いることができるため、単位セル当たりの実効面積を更に縮小させることができる。
【0086】
[第5の実施形態]
第5の実施形態は、第2のデータ転送線の上下に2ビットのセルを重ねて形成し、この第2のデータ転送線を2つのセルで共通に用いていることを特徴とする。なお、第5の実施形態では、構成要素及び動作原理は第1、第2の実施形態と同様であるため説明は省略し、第1、第2の実施形態と異なる構造及び製造方法についてのみ説明する。
【0087】
図31は、本発明の第5の実施形態における半導体記憶装置の断面図を示している。図31に示すように、第5の実施形態に係る半導体記憶装置は、第1の磁性体23と、第2の磁性体24と、これら第1及び第2の磁性体23,24の間に挟まれた非磁性体である絶縁層22とで構成される複数のTMR素子25、51を記憶素子として用いている。そして、前記複数の第1のTMR素子25が互いに並列に配置されている。この複数の第1のTMR素子25を構成する前記第1の磁性体23が第1の配線(第1のデータ転送線)20により接続され、複数の第1のTMR素子25を構成する前記第2の磁性体24が第2の配線(第2のデータ転送線)27の一方の側により接続されている。一方、互いに並列に配置された前記複数の第2のTMR素子51を構成する前記第1の磁性体23は、前記第2の配線27の他方の側で接続されている。複数の第2のTMR素子51を構成する前記第2の磁性体24が第3の配線(第3のデータ転送線)20により接続されている。また、前記第1の配線20を挟んで前記複数の第1のTMR素子25と反対側で、かつ前記第1のTMR素子25と前記第1の配線20との接続部及び前記第1のTMR素子25と前記第2の配線27との接続部を結ぶ延長線上に、第4の配線(ゲート電極)13aが配置されている。また、前記第3の配線53を挟んで前記複数の第2のTMR素子51と反対側で、かつ前記第2のTMR素子51と前記第2の配線27との接続部及び前記第2のTMR素子51と前記第3の配線53との接続部を結ぶ延長線上に、第5の配線(ワード線)55が配置されている。
【0088】
ここで、第1、第2及び第3の配線20,27,53は平行しており、これらの第1、第2及び第3の配線20,27,53と第4及び第5の配線13a,55とは直交している。
【0089】
また、前記第1及び第2の配線20,27と前記複数の第1のTMR素子25及び前記第2及び第3の配線27,53と前記複数の第2のTMR素子51は、それぞれ梯子型に配置されている。
【0090】
次に、第5の実施形態に係わる半導体記憶装置の製造方法について説明する。なお、第2の実施形態と同様のプロセスの説明は省略し、異なるプロセスのみ説明する。
【0091】
図31に示すように、第2の実施形態と同様に、第2のデータ転送線27が形成される。その後、第1のTMR素子25と同様の形成方法で、図12[2−C]のTMRマスクを用いて、第2のTMR素子51が形成される。
【0092】
次に、第2のTMR素子51間のギャップ部が第3の層間絶縁膜52により充填される。その後、スパッタ法により、全面に上部データ転送線形成用メタルが形成される。次に、図12[2−D]の第3のデータ転送線マスクを用いて、第3のデータ転送線形成用メタルがパターニングされ、第3のデータ転送線53が形成される。
【0093】
その後、第3のデータ転送線53上に数10乃至数100Å程度の膜厚を有する第2の誘電体膜54が形成される。この第1の誘電体膜54上にスパッタ法によりAl−Cu膜が堆積される。ここで、Alの代わりにAl−Cu,Cu,Wなどを用いてもよい。Al−Cu膜の膜厚は特に制限はないが、最小デザインルールが0.1μmとなる世代であれば、配線のアスペクトを3程度に抑えられるように、例えば3000Å程度以下にすることが好ましい。次に、全面にレジスト膜(図示せず)が形成され、図12[2−A]のマスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、Al−Cu膜がパターニングされ、ワード線55が形成される。その後、全面に第4の層間絶縁膜56が堆積され、CMP法あるいはレジストエッチバックなどの方法で、第4の層間絶縁膜56が平坦化される。その後、多層配線工程を経て、MRAMのメモリセルが完成する。
【0094】
上記第5の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
【0095】
さらに、第5の実施形態の構造にすることによって、例えば第1のTMR素子25に書き込み動作が行われる場合、ゲート電極13a及び第2のデータ転送線27を選択し、両者のクロスポイント部にあるセルを選択することができるが、同様にワード線55及び第2のデータ転送線27を選択することによって、その真上に存在する第2のTMR素子51を選択することができる。読み出し動作も同様に、上下のTMR素子25,51に対して別々に選択することができる。以上により、この第2のデータ転送線27の上下に2ビットのセルを重ねて形成し、この第2のデータ転送線27を2つのセルで共通に用いることができるため、単位セル当たりの実効面積を更に縮小させることができる。
【0096】
[第6の実施形態]
第6の実施形態は、読み出し時に選択される上部データ転送線の膜厚が書き込み時に選択される下部データ転送線の膜厚よりも薄くなっていることを特徴とする。なお、第6の実施形態では、構成要素、動作原理及び製造方法は第1の実施形態と同様であるため説明は省略し、第1の実施形態と異なる構造についてのみ説明する。
【0097】
図32は、本発明の第6の実施形態における半導体記憶装置の断面図を示している。図32に示すように、第6の実施形態に係る半導体記憶装置は、上部データ転送線27の膜厚が下部データ転送線20の膜厚よりもかなり薄く設定されており、これ以外は第1の実施形態と同様の構造である。これにより、ワード線29とTMR素子25との距離が短くされている。
【0098】
上記第6の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
【0099】
さらに、読み出し時に選択される上部データ転送線27の膜厚が書き込み時に選択される下部データ転送線20の膜厚よりも薄くなっていることにより、ワード線29とTMR素子25との距離を短くすることができる。このため、書き込み時に下部データ転送線20とワード線29とを用いて書き込み磁界を発生させる際、磁界発生電流を低減させることができるため、動作マージンをさらに拡大することができる。
【0100】
また、第6の実施形態に係るワード線29、上部データ転送線21、TMR素子25及び下部データ転送線20からなる構造を更に上部に1段乃至数段積層することによって、単位セル当たりの実効面積を更に縮小させることも可能である。
【0101】
[第7の実施形態]
第7の実施形態は、読み出し時に選択される下部データ転送線の膜厚が書き込み時に選択される上部データ転送線の膜厚よりも薄くなっていることを特徴とする。なお、第7の実施形態では、構成要素、動作原理及び製造方法は第1及び第2の実施形態と同様であるため説明は省略し、第1及び第2の実施形態と異なる構造についてのみ説明する。
【0102】
図33は、本発明の第7の実施形態における半導体記憶装置の断面図を示している。図33に示すように、第7の実施形態に係る半導体記憶装置は、下部データ転送線20の膜厚が上部データ転送線27の膜厚よりもかなり薄く設定されており、これ以外は第2の実施形態と同様の構造である。これにより、ゲート電極13aとTMR素子25との距離が短くされている。
【0103】
上記第7の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
【0104】
さらに、読み出し時に選択される下部データ転送線20の膜厚が書き込み時に選択される上部データ転送線27の膜厚よりも薄くなっていることにより、ゲート電極13aとTMR素子25との距離を短くすることができる。このため、書き込み時に上部データ転送線27とゲート電極13aとを用いて書き込み磁界を発生させる際、磁界発生電流を低減させることができるため、動作マージンをさらに拡大することができる。
【0105】
また、第7の実施形態に係る上部データ転送線27、TMR素子25、下部データ転送線20及びゲート電極13aからなる構造を更に上部に1段乃至数段積層することによって、単位セル当たりの実効面積を更に縮小させることも可能である。
【0106】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、第2の実施形態の構造を第3の実施形態の製造方法を用いて形成することも可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0107】
【発明の効果】
以上説明したように本発明によれば、セルの高密度化を実現しつつ、十分な読み出しマージンを確保することが可能な半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係わる半導体記憶装置の等価回路を示す図。
【図2】本発明の第1の実施形態に係わる半導体記憶装置のメモリセルアレイを示す図。
【図3】本発明の第1の実施形態に係わる半導体記憶装置の書き込み動作を示す図。
【図4】本発明の第1の実施形態に係わる半導体記憶装置の読み出し動作を示す図。
【図5】本発明の第1の実施形態に係わる半導体記憶装置を示す断面図。
【図6】本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図7】図6に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図8】図7に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図9】図8に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図10】図9に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図11】図10に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図12】本発明の第1乃至第3の実施形態において用いられるマスクパターンを示す上面図。
【図13】本発明の半導体記憶装置におけるTMR素子の構造を示す断面図。
【図14】並列セル数と出力電圧の関係を示す図。
【図15】本発明の第2の実施形態に係わる半導体記憶装置を示す断面図。
【図16】本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図17】図16に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図18】図17に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図19】図18に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図20】図19に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図21】図20に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図22】本発明の第3の実施形態に係わる半導体記憶装置を示す断面図。
【図23】本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図24】図23に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図25】図24に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図26】図25に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図27】図26に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図28】図27に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図29】図28に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図30】本発明の第4の実施形態に係わる半導体記憶装置を示す断面図。
【図31】本発明の第5の実施形態に係わる半導体記憶装置を示す断面図。
【図32】本発明の第6の実施形態に係わる半導体記憶装置を示す断面図。
【図33】本発明の第7の実施形態に係わる半導体記憶装置を示す断面図。
【図34】従来技術による半導体記憶装置を示す断面図。
【図35】従来技術による半導体記憶装置の等価回路を示す図。
【符号の説明】
11…シリコン基板、
12…素子分離領域、
13、13a、13b…ゲート電極、
14,15…ソース/ドレイン領域、
16…第1の層間絶縁膜、
17…コンタクトホール、
18…下部データ転送線用溝、
19…コンタクト、
20、42…下部データ転送線(第1のデータ転送線)、
21…TMR用の積層膜、
22…絶縁膜、
23…第1の誘電体、
24…第2の誘電体、
25、25a、43、51…TMR素子、
26…第2の層間絶縁膜、
27、45…上部データ転送線(第2のデータ転送線)、
27a…上部データ転送線溝、
27b…上部データ転送線形成用メタル、
28、54…誘電体膜、
29…ワード線、
30、52…第3の層間絶縁膜、
31…反強磁性層、
35…スペーサ、
41…第2の誘電体膜、
44、56…第4の層間絶縁膜、
46…第5の層間絶縁膜、
53…第3のデータ転送線。
Claims (28)
- 抵抗値の変化によって第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第1の記憶素子と、
前記第1の記憶素子の前記一端をそれぞれ接続し、第1の方向に延在され、第1の端部と第2の端部とを有する第1の配線と、
前記第1の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在され、前記第1の端部側に位置する第3の端部と前記第2の端部側に位置する第4の端部とを有する第2の配線と、
前記第1の配線を挟んで前記第1の記憶素子と反対側に設けられ、前記第1の方向と異なる第2の方向に延在され、前記第1及び第2の配線と電気的に分離され、トランジスタのゲート電極である第3の配線と、
前記第1の配線の前記第1の端部に接続された定電圧発生回路と、
前記第2の配線の前記第4の端部に接続されたスイッチング素子と
を具備し、
前記第1及び第2の配線の一方と前記第3の配線とを用いて、前記第1の記憶素子の中から選択された選択記憶素子に前記第1又は第2の状態を書き込み、
前記第1及び第2の配線の一方から前記第1及び第2の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第1又は第2の状態を読み出す
ことを特徴とする半導体記憶装置。 - 抵抗値の変化によって第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第1の記憶素子と、
前記第1の記憶素子の前記一端をそれぞれ接続し、第1の方向に延在された第1の配線と、
前記第1の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在された第2の配線と、
前記第1の配線を挟んで前記第1の記憶素子と反対側に設けられ、前記第1の方向と異なる第2の方向に延在され、前記第1及び第2の配線と電気的に分離され、トランジスタのゲート電極である第3の配線と、
前記第2の配線を挟んで前記第1の記憶素子と反対側に設けられ、抵抗値の変化によって前記第1又は第2の状態を記憶し、一端と他端とを有し、前記一端は前記第2の配線に接続され、互いに並列に配置された複数の第2の記憶素子と、
前記第2の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在された第4の配線と、
前記第2の方向に延在され、前記第4の配線を挟んで前記第2の記憶素子と反対側に設けられ、前記第4の配線と電気的に分離された第5の配線と
を具備し、
前記第1及び第2の配線の一方と前記第3の配線とを用いて、前記第1の記憶素子の中から選択された選択記憶素子に前記第1又は第2の状態を書き込み、
前記第1及び第2の配線の一方から前記第1及び第2の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第1又は第2の状態を読み出す
ことを特徴とする半導体記憶装置。 - 抵抗値の変化によって第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第1の記憶素子と、
前記第1の記憶素子の前記一端をそれぞれ接続し、第1の方向に延在された第1の配線と、
前記第1の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在された第2の配線と、
前記第1又は第2の配線を挟んで前記第1の記憶素子と反対側に設けられ、前記第1の方向と異なる第2の方向に延在され、前記第1及び第2の配線と電気的に分離された第3の配線と、
前記第3の配線を挟んで前記第1の記憶素子と反対側に設けられ、抵抗値の変化によって前記第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第2の記憶素子と、
前記第2の記憶素子の前記一端をそれぞれ接続し、前記第1の方向に延在され、前記第3の配線と電気的に分離された第4の配線と、
前記第2の記憶素子の前記他端をそれぞれ接続し、前記第1の方向に延在された第5の配線と
を具備し、
前記第1及び第2の配線の一方と前記第3の配線とを用いて、前記第1の記憶素子の中から選択された選択記憶素子に前記第1又は第2の状態を書き込み、
前記第1及び第2の配線の一方から前記第1及び第2の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第1又は第2の状態を読み出す
ことを特徴とする半導体記憶装置。 - 抵抗値の変化によって第1又は第2の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第1の記憶素子と、
前記第1の記憶素子の前記一端をそれぞれ接続し、前記第1の記憶素子に対して共通に用いられ、第1の方向に延在され、第1の端部と第2の端部とを有する第1の配線と、
前記第1の記憶素子の前記他端をそれぞれ接続し、前記第1の記憶素子に対して共通に用いられ、前記第1の方向に延在され、前記第1の端部側に位置する第3の端部と前記第2の端部側に位置する第4の端部とを有する第2の配線と、
前記第1の配線の前記第1の端部に接続された定電圧発生回路と、
前記第2の配線の前記第4の端部に接続されたスイッチング素子と、
前記第1又は第2の配線を挟んで前記第1の記憶素子と反対側に設けられ、前記第1の方向と異なる第2の方向に延在され、前記第1及び第2の配線と電気的に分離された第3の配線と
を具備し、
前記第1及び第2の配線の一方と前記第3の配線とを用いて、前記第1の記憶素子の中から選択された選択記憶素子に前記第1又は第2の状態を書き込み、
前記第1及び第2の配線の一方から前記第1及び第2の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第1又は第2の状態を読み出す
ことを特徴とする半導体記憶装置。 - 前記第1又は第2の配線に接続された接地回路と
をさらに具備することを特徴とする請求項4に記載の半導体記憶装置。 - 前記接地回路は、前記第1又は第2の配線の端部に設けられることを特徴とする請求項5に記載の半導体記憶装置。
- 前記スイッチング素子に接続された接地回路をさらに具備し、
前記スイッチング素子は、前記選択記憶素子に流れる前記電流をオン/オフすることを特徴とする請求項4に記載の半導体記憶装置。 - 前記スイッチング素子は、トランジスタであることを特徴とする請求項4に記載の半導体記憶装置。
- 前記トランジスタはゲート電極を備え、このゲート電極は読み出しワード線となることを特徴とする請求項8に記載の半導体記憶装置。
- 前記第1の方向と前記第2の方向とは直交することを特徴とする請求項1,3,4のいずれか1項に記載の半導体記憶装置。
- 前記第3の配線は、前記第1の記憶素子と前記第1の配線との接続部と、前記第1の記憶素子と前記第2の配線との接続部とを結ぶ延長線上に配置されることを特徴とする請求項1,3,4のいずれか1項に記載の半導体記憶装置。
- 前記第3の配線は、書き込みワード線であることを特徴とする請求項1,3,4のいずれか1項に記載の半導体記憶装置。
- 前記第1の記憶素子は、TMR素子であることを特徴とする請求項1,3,4のいずれか1項に記載の半導体記憶装置。
- 前記TMR素子は、
第1の磁性層と、
第2の磁性層と、
前記第1及び第2の磁性層間に形成された第1の非磁性層と
を有することを特徴とする請求項13に記載の半導体記憶装置。 - 前記第1及び第2の磁性層のうち少なくとも一方は、
第1の強磁性層と、
第2の強磁性層と、
前記第1及び第2の強磁性層間に形成された第3の非磁性層と、
を有することを特徴とする請求項14に記載の半導体記憶装置。 - 前記第1及び第2の磁性層の一方は磁化固着層であり、
前記第1及び第2の磁性層の他方は磁気記録層である
ことを特徴とする請求項14に記載の半導体記憶装置。 - 前記磁化固着層に接して形成された反強磁性層と
をさらに具備することを特徴とする請求項16に記載の半導体記憶装置。 - 前記TMR素子は、
第1の磁性層と、
第2の磁性層と、
第3の磁性層と、
前記第1及び第2の磁性層間に形成された第1の非磁性層と、
前記第2及び第3の磁性層間に形成された第2の非磁性層と
を有することを特徴とする請求項13に記載の半導体記憶装置。 - 前記第1乃至第3の磁性層のうち少なくとも1層は、
第1の強磁性層と、
第2の強磁性層と、
前記第1及び第2の強磁性層間に形成された非磁性層と
を有することを特徴とする請求項18に記載の半導体記憶装置。 - 前記第1及び第3の磁性層は磁化固着層であり、
前記第2の磁性層は磁気記録層である
ことを特徴とする請求項18に記載の半導体記憶装置。 - 前記磁化固着層にそれぞれ接して形成された反強磁性層と、
をさらに具備することを特徴とする請求項20に記載の半導体記憶装置。 - 前記請求項14に記載された前記第1及び第2の磁性層又は前記請求項18に記載された前記第1乃至第3の磁性層は、
Fe,Co,Ni,Fe合金,Co合金,Ni合金,CrO2,RXMnO3−y,NiMnSb,PtMnSbのいずれかで形成されることを特徴とする半導体記憶装置。 - 前記請求項14に記載された前記第1及び第2の磁性層又は前記請求項18に記載された前記第1乃至第3の磁性層は、
Ag,Cu,Au,Al,Mg,Si,Bi,Ta,B,C,O,N,Pd,Pt,Zr,Ir,W,Mo,Nbのいずれかを含むことを特徴とする半導体記憶装置。 - 前記請求項14に記載された前記第1の非磁性層又は前記請求項18に記載された前記第1及び第2の非磁性層は、
Al2O3,SiO2,MgO,AlN,Bi2O3,MgF2,CaF2,SrTiO2,AlLaO3のいずれかで形成されることを特徴とする半導体記憶装置。 - 前記請求項17又は21に記載された前記反強磁性層は、
Fe−Mn,Pt−Mn,Pt-Cr−Mn,Ni−Mn,Ir−Mn,NiO,Fe2O3のいずれかで形成されることを特徴とする半導体記憶装置。 - 半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第1の配線を形成する工程と、
前記第1の配線上に、抵抗値の変化によって第1又は第2の状態を記憶する複数の記憶素子を形成する工程と、
前記記憶素子間に第2の絶縁膜を形成する工程と、
前記記憶素子及び前記第2の絶縁膜上に前記第1の配線と平行する第2の配線を形成する工程と、
前記第2の配線上に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上に前記第1及び第2の配線と直交しかつ書き込み磁界発生用のワード線を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に書き込み磁界発生用の複数のゲート電極を形成する工程と、
前記ゲート電極間及び前記ゲート電極上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記ゲート電極と直交し、かつ、第1の端部と第2の端部とを有する第1の配線を形成する工程と、
前記ゲート電極の上方の前記第1の配線上に、抵抗値の変化によって第1又は第2の状態を記憶する複数の記憶素子を形成する工程と、
前記記憶素子間に第2の絶縁膜を形成する工程と、
前記記憶素子及び前記第2の絶縁膜上に、前記第1の配線と平行し、かつ、前記第1の端部側に位置する第3の端部と前記第2の端部側に位置する第4の端部とを有する第2の配線を形成する工程と、
前記第1の配線の前記第1の端部に接続された定電圧発生回路を形成する工程と、
前記第2の配線の前記第4の端部に接続されたスイッチング素子を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第1の配線を形成する工程と、
前記第1の配線上に前記第1の配線と直交する直線状の記憶素子を形成する工程と、
前記記憶素子間に第2の絶縁膜を形成する工程と、
前記記憶素子及び前記第2の絶縁膜上に前記第1の配線と平行する第2の配線を形成する工程と、
前記第2の配線をマスクとして前記記憶素子を島状にパターニングし、抵抗値の変化によって第1又は第2の状態を記憶する複数の記憶素子を形成する工程と、
前記第2の配線上に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上に前記第1及び第2の配線と直交しかつ書き込み磁界発生用のワード線を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
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