KR100601150B1 - 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치및 그 제조방법 - Google Patents

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토시아키 니시모토
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요시미 수도
토시유키 미네
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은, 특히 미세한 영역에서의 디바이스의 신뢰성을 확보하고, 대용량이며 고속동작을 가능하게 하는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한 것이며, 반도체 기판의 주표면의 제1의 영역에 게이트절연막과, 부유게이트전극과, 층간절연막과, 제어게이트전극과, 제2 도전형의 소스영역 및 드레인영역으로 이루어지는 메모리셀을 매트릭스 형태로 배치하고, 메모리셀의 소자분리를 얕은 홈 소자분리구조로 한 것이다. 소자분리에 절연막의 매립에 의한 얕은 홈 구조를 이용함으로써 미세영역에서의 소자분리내압의 저하를 방지하고, 게다가 선택트랜지스터의 문턱치 편차를 저감할 수 있고, 또한 메모리매트 내의 메모리셀을 선택트랜지스터에 의해 분할함으로써 메모리셀의 디스터브내성을 개선할 수 있다.
메모리셀, 플래시메모리, 소자분리, 도전막, 도체패턴

Description

불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치 및 그 제조방법{Nonvolatile semiconductor storage device and method for manufacturing the same and semiconductor device and method for manufacturing the same}
도 1은 실시의 형태 1의 AND형 플래시메모리의 칩전체를 나타낸 개략구성도,
도 2는 실시의 형태 1의 AND형 플래시메모리의 요부회로도,
도 3은 실시의 형태 1의 AND형 플래시메모리의 평면 레이아웃의 일예를 나타낸 개념도,
도 4는 도 3에서의 IV-IV선 단면도,
도 5는 도 3에서의 V-V선 단면도,
도 6은 도 3에서의 VI-VI선 단면도,
도 7에서 도 19는 실시의 형태 1의 AND형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 단면도,
도 20은 실시의 형태 2의 AND형 플래시메모리의 평면 레이아웃의 일예를 나타낸 개념도,
도 21은 도 20에서의 XXI-XXI선 단면도,
도 22는 도 20에서의 XXII-XXII선 단면도,
도 23은 도 20에서의 XXIII-XXIII선 단면도,
도 24에서 도 35는 실시의 형태 2의 AND형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 단면도,
도 36에서 도 42는 실시의 형태 3의 AND형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 단면도,
도 43에서 도 49는 실시의 형태 4의 AND형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 단면도,
도 50은 전자의 주입량에 의해 문턱치가 다른 상태를 나타낸 개념도,
도 51은 실시의 형태 5에서 행해지는 데이터의 판독, 기록 및 소거의 동작시의 메모리셀에 인가되는 제어전압을 메모리셀의 개념도와 함께 나타낸 도표,
도 52는 기록시퀀스의 일예를 나타낸 플로차트,
도 53은 실시의 형태 5의 AND형 플래시메모리의 메모리셀 및 선택트랜지스터의 구조의 일부를 나타낸 평면도,
도 54는 실시의 형태 5의 AND형 플래시메모리의 일예를 나타낸 단면도,
도 55 ∼ 도 77은 실시의 형태 5의 AND형 플래시메모리의 제조공정의 일예를 공정순으로 나타낸 단면도 또는 평면도,
도 78은 실시의 형태 6의 AND형 플래시메모리의 일예를 그 메모리셀 영역에 대하여 나타낸 평면도,
도 79는 실시의 형태 7인 AND형 플래시메모리의 단면도,
도 80 및 도 81은 도 79에서의 D부를 확대하여 나타낸 단면도,
도 82 ∼도 87은 실시의 형태 6의 AND형 플래시메모리의 제조방법의 일예를 공정순으로 나타낸 평면도 또는 단면도,
도 88 ∼도 99는 실시의 형태 7의 AND형 플래시메모리의 제조방법의 일예를 공정순으로 나타낸 단면도 또는 평면도,
도 100에서 도 104는 실시의 형태 8의 반도체장치의 일예를 나타낸 단면도,
도 105에서 도 109는 실시의 형태 9의 반도체장치의 일예를 나타내는 단면도,
도 110은 BPSG의 플루오르화 수소산(물로 1:100으로 희석한 것)에 대한 용해속도의 개선 효과를 나타내는 그래프,
도 111은 암모니아 분위기에서 20분 간의 열처리를 행한 경우의 처리온도에 대한 효과를 나타낸 그래프,
도 112 ∼도 120은 본 실시의 형태 10의 NOR형 플래시메모리의 평면도 또는 단면도, 또는 그 제조방법의 일예를 공정순으로 나타낸 단면도 또는 평면도,
도 121 및 도 122는 다른 실시의 형태의 NOR형 플래시메모리의 단면도이다.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 불휘발성 반도체 기억장치의 미세화 및 대용량화에 적용하여 유효한 기술에 관한 것이다.
전기적으로 재기록가능한 불휘발성 반도체 기억장치로서, 예컨대 특개평 07-273231호 공보에 기재된, 소위 AND형 플래시메모리가 알려져 있다. 상기 공보에는 칩 내에 존재하는 메모리셀이라고 불리우는 트랜지스터의 집적도를 향상시키는 기술로서, 이하의 제조방법이 기재되어 있다.
즉, 단결정 실리콘으로 이루어지는 반도체 기판 상에 게이트산화막, 제1의 다결정실리콘층 및 실리콘질화막의 3층 적층막을 피착하고, 이들 적층막을 스트라이프 형태로 패터닝한다. 다음에, 패터닝된 적층막에 의해 커버되지 않는 반도체 기판에 n형의 불순물이온을 주입하여 반도체 기판면에 n형 불순물 반도체 영역의 열라인(column line)을 형성한다. 다음에, CVD(Chemical Vapor Deposition) 산화막을 피착한 후, 이방성의 드라이에칭에 의해 상기 CVD법으로 형성된 실리콘산화막을 에칭하여 제1의 다결정실리콘층 및 실리콘질화막의 측벽부에 사이드월스페이서를 형성한다. 다음에 제1의 다결정실리콘층 및 사이드월스페이서를 마스크로 하여 이방성의 드라이에칭에 의해 반도체 기판에 홈을 형성한다. 이것에 의해 n형 불순물 반도체 영역은 분리되고, 각각 열라인 및 소스라인이 형성된다. 다음에, 상기 홈의 표면에 실리콘산화막을 형성한 후, 제2의 다결정실리콘층을 반도체기판의 전면에 피착(퇴적)시키고, 등방성 드라이에칭에 의해 실리콘질화막이 노출하기까지 제2의 다결정실리콘층을 에치백한다. 다음에, 에치백된 제2의 다결정실리콘층의 표면을 산화하고, 실리콘산화막으로 덮인 다결정실리콘으로 이루어지는 소자분리영역이 형성된다. 이어서, 실리콘질화막을 제거하고, 제3의 다결정실리콘층을 피착하며, 제1의 다결정실리콘층을 보호하도록 패터닝을 행하여, 열라인과 평행한 부유게이트가 형성된다. 다음에, 층간절연막 및 제4의 다결정실리콘층을 피착시키고, 패터닝을 행하여 열라인과 수직으로 제4의 다결정실리콘층에 의한 행라인이 형성된다. 이것 에 의해 제1 및 제3의 다결정실리콘층이 각각 분리되어 부유게이트가 형성된다.
이와 같은 방법으로 형성된 AND형 플래시메모리에서는, 부유게이트 중에 전자를 축적하는 것에 의해 불휘발성 기억기능을 가진 반도체 장치가 구성되고, 특히 제1의 다결정실리콘층의 양측에 형성된 n형 불순물 반도체 영역은, 소스 또는 드레인영역으로 된다. 이와 같이 기재된 방법에서는 제1의 다결정실리콘층의 가공과 소자분리영역의 형성이 1층의 마스크패턴에 의해 행해지기 때문에, 게이트와 소자분리영역의 맞춤여유를 필요로 하게 되지 않아, 셀면적을 작게 한다.
또한, 특개평06-77437호 공보에는 불휘발성 반도체 기억장치의 동작방식에 관한 기술이 기재되어 있다. 상기 공보에 기재된 불휘발성 반도체 기억장치에서는 부유게이트로부터 전자를 방출하여 메모리셀에의 데이터의 기록을 행하는 동작에 있어서, 제어게이트전극에 음전압을 인가함과 동시에 드레인 단자에 양전압 또는 0V를 인가하고, 이것에 의해 선택적인 데이터 기록을 행하는 기술이 기재되어 있다.
또, 특개평08-107158호 공보에는, 불휘발성 반도체 기억장치의 판독 및 기록속도의 고속화에 관한 기술이 기재되어 있다. 상기 공보에 기재된 불휘발성 반도체 기억장치는 소자분리영역을 LOCOS(Local Oxidation Of Silicon)법에 의해 형성한 후, 제1의 부유게이트전극(하층), 소스 및 드레인영역을 형성하고, 층간절연막으로 제1의 부유게이트전극을 덮고, 이것을 에치백법 또는 CMP(Chemical Mechanical Polishing)법에 의해 제거하고, 그후 제1의 부유게이트전극 상에 제2의 부유게이트전극(상층)을 형성하여 제조되는 것이다.
또한, 특개평08-148658호 공보에는 불휘발성 반도체 기억장치의 고집적화에 적합한 제조방법에 관한 기술이 기재되어 있다. 상기 공보에 기재된 불휘발성 반도체 기억장치는 부유게이트용의 다결정실리콘층을 패터닝한 후, 그것을 올라 앉도록 주변회로의 게이트전극용의 다결정실리콘층 및 절연막을 형성하여 제조되는 것이다.
그러나, 상기한 종래 기술에서는 이하와 같은 과제가 발생하는 것을 본 발명자들은 발견하였다.
1. 드레인 단(端)을 이용한 전자인출 동작에서는 드레인영역과 부유게이트의 오버랩을 마련할 필요가 있다. 이 때문에 메모리셀의 게이트길이를 짧게 할 수 없어 셀의 미세화를 달성하는 것이 곤란하게 되고 있었다.
2. 메모리셀의 소자분리의 형성방법으로서, 열산화가 이용되고 있어 게이트산화막의 형성 후에 과잉한 열처리공정이 가해짐으로써 게이트산화막의 신뢰성확보가 곤란하였다. 또, 열처리공정에 의한 불순물 반도체 영역의 늘어남을 억제하는 것이 곤란하였다.
3. 메모리셀의 소자분리영역의 형성방법으로서, 매립구조가 이용되고 있지만, 다결정실리콘층을 매립재료로서 이용하고 있기 때문에, 메모리셀 간의 고내압 소자분리가 곤란하였다.
4. 종래 기술에 의해 나타낸 AND형 플래시메모리 등의 불휘발성 반도체 기억장치에는 메모리셀과, 동일 반도체 기판 상에 배치된 주변회로의 MOS트랜지스터의 형성방법에 대한 개시가 되어 있지 않다. 메모리셀의 미세화가 가공기술의 진보에 의해 진행되고 있지만, 기록 및 소거동작에서는 고전압을 이용하기 때문에, 주변회로의 트랜지스터 등은 높은 전압에 견디는 사양일 것이 요구되고 있다. 예컨대, 주변회로의 MOS(Metal-Oxide-Semiconductor) 트랜지스터의 불순물 반도체 영역의 형성을 메모리셀을 형성한 후에 행하는 제조방법에서는 얕은 접합 불순물 반도체 영역인 것이 요구되는 메모리셀과, 깊은 접합구조인 것이 요구되는 주변회로의 MOS트랜지스터를 동일 기판 상에 형성하는 것이 곤란하다. 즉, 메모리셀의 불순물 반도체 영역은 펀치스루를 방지하기 위해 얕은 접합이 요구되고, 한편 주변회로 중에 있는 고내압 MOS트랜지스터의 불순물 반도체 영역은 내압의 확보를 위해 어닐공정에 의해 접합부의 전계완화를 도모할 수 있다. 메모리셀을 형성한 후, 주변회로의 트랜지스터를 형성하면, 메모리셀에는 여분의 어닐 공정이 가해지게 된다. 그 결과, 펀치스루내성이 저하하여 미세한 게이트길이를 가지는 트랜지스터의 동작을 확보할 수 없게 된다.
5. AND형 플래시메모리 등의 불휘발성 반도체 기억장치에서는, 메모리매트 내에 메모리셀 선택용의 MOS트랜지스터가 배치되어 있지만, 그 형성방법이 기재되어 있지 않다. 한편, 기록 및 소거전압에 대해서는 미세화에 따른 저전압화가 진행되고 있지 않아 고전압에서의 동작이 요구되고 있다. 따라서, 메모리셀 및 선택트랜지스터부의 소자분리에서는 소자분리 내압의 확보가 필요하다.
6. 상기한 AND형 플래시메모리를 포함한 불휘발성 반도체 기억장치에서는, 부유게이트 전극 상에 층간절연막 및 제어게이트 전극재료를 피착시키고, 포토리소그라피 및 에칭프로세스에 의해 워드선 전극(제어게이트전극)의 가공을 행하고 있 었다. 여기서, 포토레지스트에 전극패턴을 전사할 때, 하층부유게이트전극의 단차에 기인하여 할레이션(halation)현상이 발생하고, 이것에 의해 포토레지스트의 패턴 형상이 부분적으로 변형하여 버린다. 상기 공보(특개평08-107158호 공보 및 특개평08-148658호 공보)의 제조방법에 의하면, 상기 할레이션을 억제하는 것도 어느 정도는 가능하지만, 이들의 제조방법에서는 소자분리영역의 고내압화는 어렵다.
본 발명의 하나의 목적은, 고집적화에 적합한 불휘발성 반도체 기억장치의 구조 및 그 제조기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 불휘발성 반도체 기억장치의 기억용량을 증대하는 것에 있다.
또한, 본 발명의 또다른 목적은, 메모리셀의 게이트길이를 짧게 할 수 있는 트랜지스터의 동작방식을 제공하는 것에 있다.
또, 본 발명의 또다른 목적은 소자분리영역의 형성에 높은 온도의 열처리를 필요로 하지 않고, 게이트절연막의 신뢰성 및 불순물 반도체 영역의 늘어남을 억제할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 또다른 목적은 소자분리영역의 고내압화를 도모하는 기술을 제공하는 것에 있다.
또한, 본 발명의 또다른 목적은 소자분리영역의 고내압화를 도모함과 동시에 고집적화를 실현할 수 있는 기술을 제공하는 것에 있다.
또, 본 발명의 또다른 목적은, 고내압 MOS트랜지스터와 미세 메모리셀을 동 일 칩 내에 배치할 수 있고, 동시에 각각의 트랜지스터에 요구되는 불순물 반도체 영역 접합을 실현할 수 있는 불휘발성 반도체 기억장치의 구조 및 제조방법을 제공하는 것에 있다.
또한, 본 발명의 또다른 목적은 메모리셀의 선택트랜지스터의 축소화의 기술을 제공하는 것에 있다.
또한, 본 발명의 또다른 목적은 메모리셀의 제어게이트전극을 패터닝할 때의 노광광의 할레이션을 억제할 수 있는 기술을 제공하는 것에 있다.
한편, 1994년 아이·이·디·엠(IEDM), 테크니칼다이제스트, 61∼64쪽에는 실리콘기판에 형성된 홈을 이용하여 반도체 불휘발성 소자간의 분리를 행하는 기술이 기재되어 있다. 이 기술에서는 소자간의 홈에 충전하는 충전재로서, 퇴적 실리콘산화막(상기 문헌에서는 「LP-CVD막」이라고 표기되어 있다)을 이용하고 있다. 그 반도체 불휘발성 소자는 절연막에 둘러싸인 제1의 게이트전극과, 그 바로 위에 위치하는 제2의 게이트전극으로 이루어지는 것이다.
상기 문헌에 있는 바와 같이, 제2의 게이트전극은 제1의 게이트전극에 의해 발생하는 단차를 반영하여 형성하지 않을 수 없다. 즉, 제1의 게이트전극 상부와, 그 전극의 사이의 고저차를 고려한 가공을 행하지 않으면 안된다. 이 단차는 제2의 게이트전극을 가공할 때의 포토리소그라피의 해상불량, 또는 드라이에칭 불량에 의한 인접패턴의 단락을 초래할 염려가 있다. 이 단차를 적극 저감하는 것이 검토되고 있다. 상기 문헌에 기재된 방법으로도 소자간의 평탄화를 실현할 수 있을 것처럼 보이지만, 통상의 퇴적 산화막을 소자간 충전에 이용하고 있기 때문에 그 이음 매(line of juncture)는 소거되지 않는다. 이 이음매는 세정이나 드라이에칭으로 개구하기 쉽고, 한번 저감한 고저차가 재차 출현하고, 드라이에칭 불량을 일으키는 원인으로 된다.
이와 같은 현상을 회피하기 위해서는 이음매가 없는 충전재료를 이용하는 방법이 있다. 가장 잘 알려져 있는 유동성 실리콘산화막은 보론 ·포스포·실리케이트·유리(이하, BPSG)라고 하며, 매우 고농도인 붕소 및 인이 함유되어 있다. 850℃정도의 열처리를 행하면, BPSG는 높은 유동성을 나타내는 성질을 가진다. 미세한 폭의 고저차를 저감하는 데는 적합한 재료의 하나이다. 그러나, 반도체장치의 제조에 필수인 세정공정에서 사용되는 플루오르화 수소산에 대한 용해속도는 불순물을 포함하지 않는 실리콘산화막의 그것보다도 수배나 크다. 이 때문에, 소자간의 충전 및 평탄화에 이용된 BPSG는 세정에 의해 대폭적인 침식을 받아, 재차 큰 고저차를 발생시켜버린다.
본 발명의 또다른 목적은, 세정공정에서 이용되는 플루오르화 수소산 등에 대해서도 충분한 에칭내성을 가지는 재료를 이용하여 상기 단차를 해소하는 기술을 제공하는 것에도 있다.
본 발명의 상기 및 그외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.
(발명의 개시)
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음 과 같다.
상기의 과제를 달성하기 위해, 이하에 나타낸 바와 같은 불휘발성 반도체 기억장치의 구조 및 제조방법을 개시한다.
(1) 본 발명의 반도체 장치의 제조방법은, (a)반도체 기판의 메모리셀 형성영역 및 주변회로영역 상에 제1 도전막을 피착하는 공정과, (b)메모리셀 형성영역에 있어서, 제1 도전막을 에칭하여 제1 도체패턴을 형성하는 공정과, (c)제1 도체패턴 및 주변회로 형성영역의 제1 도전막 상에 피착한 절연막을 연마하여, 제1 도체패턴 사이에 제1 절연막을 형성하는 공정과, (d)공정(c)의 후, 제1 절연막 및 제1 도체패턴 상에 제2 도체패턴을 형성하는 공정과, (e)제1 도체패턴 및 제2 도체패턴을 패터닝하여, 메모리셀의 부유게이트전극을 형성하는 공정을 포함하는 것이다.
또한, 상기 제2 도체패턴 아래의 제1 절연막의 표면위치는 제1 도체패턴의 표면위치보다도 높게 되도록 구성되는 것이다.
또, 본 발명의 반도체 장치의 제조방법은, (a)반도체 기판 상에 피착된 제1 도전막을 에칭하여 제1 도체패턴을 형성하는 공정과, (b)제1 도체패턴 상에 피착한 절연막을 연마하여, 제1 도체패턴 사이에 제1 절연막을 형성하는 공정과, (c)공정(b)의 후, 제1 절연막 및 제1 도체패턴 상에 제2 도체패턴을 형성하는 공정과, (d)제1 도체패턴 및 제2 도체패턴을 패터닝하여 메모리셀의 부유게이트전극을 형성하는 공정을 포함하고, 제2 도체패턴 아래의 제1 절연막의 표면위치는 제1 도체패턴의 표면위치보다도 높게 되도록 구성되는 것이다.
또한, 제1 도전막 상에 제2 절연막이 피착됨과 동시에, 제2 절연막과 제1 도 전막이 에칭되어 제1 도체패턴이 형성되고, 제1 절연막의 형성공정은 절연막을 연마한 후, 절연막을 제2 절연막까지 에칭함으로써 형성되는 것이다.
또, 제1 도전막 상에 제2 절연막이 피착됨과 동시에, 제2 절연막과 제1 도전막이 에칭되고, 제1 도체패턴이 형성되며, 제1 절연막 형성공정에서 절연막은 제2 절연막까지 연마되는 것이다. 또한, 이 경우의 제2 절연막은 연마시의 스토퍼층으로서 작용시킬 수 있다.
또한, 제1 절연막 형성공정 전에, 제1 도체패턴의 측벽에 사이드월스페이서를 형성하는 공정과, 기판을 에칭하여 사이드월스페이서에 대하여 자기정합적으로 홈을 형성하는 공정을 포함하는 것이다.
(2)본 발명의 반도체장치는, 메모리셀을 구성하는 제1의 MISFET를 가지는 반도체장치로서, 제1의 MISFET는 반도체기판의 주면에 게이트절연막을 통하여 형성된 제1 부유게이트전극과, 제1 부유게이트전극 상에 제1 부유게이트전극과 전기적으로 접속하여 형성된 제2 부유게이트전극과, 제2 부유게이트전극 상에 층간절연막을 통하여 형성된 제어게이트전극과, 반도체기판 내에 형성되고, 소스·드레인영역으로서 작용하는 한쌍의 반도체 영역을 가지며, 제1의 분리영역에 의해 제1 방향에 인접하는 제1의 MISFET와 소자분리되고, 절연막이 제1의 분리영역 상에서 제1 부유게이트전극의 막두께보다도 두꺼운 막두께를 가지도록 형성되고, 제2 부유게이트전극은 절연막 상을 연재하도록 형성되며, 절연막의 표면위치는 제1 부유게이트전극의 표면위치보다도 높은 것이다.
또한, 본 발명의 반도체장치는 제1의 MISFET와 제2의 MISFET를 가지는 반도 체장치로서, 메모리셀을 구성하는 제1의 MISFET는 반도체 기판의 주면에 게이트절연막을 통하여 형성된 부유게이트전극과 부유게이트전극 상에 층간절연막을 통하여 형성된 제어게이트전극을 가지며, 제2의 MISFET는 반도체기판의 주면에 게이트절연막을 통하여 형성된 게이트전극을 가지며, 제1의 MISFET는 어레이형태로 배치되고, 제1의 MISFET는 제1의 분리영역에 의해 제1 방향에 인접하는 제1의 MISFET와 소자분리되며, 제2의 MISFET 사이는 제2의 분리영역에 의해 소자분리되고, 제1의 분리영역에 형성된 절연막의 표면위치가 어레이형태로 배치된 제1의 MISFET사이에서 거의 균일하고, 제2의 분리영역에 형성된 절연막의 표면위치보다도 높은 것이다.
또한, 상기 반도체 장치에 있어서, 절연막은 제1 부유게이트전극의 측벽에 형성된 사이드월스페이서 사이에 매립되고, 사이드월스페이서의 하부에 반도체 영역이 형성되는 것이다.
또, 상기 반도체 장치에 있어서, 제1의 분리영역은 제1 부유게이트전극의 측면에 형성된 사이드월스페이서에 대하여 자기정합적으로 형성된 반도체 기판의 홈에 절연막이 매립된 구조를 가지는 것이다.
또한, 상기 반도체 장치에 있어서, 제2의 MISFET의 소스·드레인영역으로서 작용하는 한쌍의 반도체영역 중의 한쪽은 제1의 MISFET의 반도체 영역이 전기적으로 접속하고, 제2의 분리영역에 의해 제2의 MISFET 사이가 분리되며, 제1 및 제2의 분리영역은 제1의 부유게이트전극 및 제2의 MISFET의 게이트전극의 측면에 형성된 사이드월스페이서에 대하여 자기정합적으로 형성된 반도체 기판의 홈에 절연막이 매립된 구조를 가지는 것이다.
또, 상기 반도체 장치에 있어서, 제2의 MISFET의 게이트전극은 적어도 제1 부유게이트전극, 제2 부유게이트전극 및 제어게이트전극을 구성하는 재료로 이루어지고, 제2 부유게이트전극 및 제어게이트전극은 전기적으로 도통되어 있는 것이다. 또한, 이 경우 제2 부유게이트전극 및 제어게이트전극이 층간절연막에 형성된 개구를 통하여 접속되어 있는 것으로 할 수 있다.
게다가, 본 발명의 반도체장치는 메모리셀을 구성하는 제1의 MISFET와 제2의 MISFET를 가지는 반도체 장치로서, 메모리셀을 구성하는 제1의 MISFET는 반도체 기판의 주면에 게이트절연막을 통하여 형성된 제1 부유게이트전극과, 제1 부유게이트전극 상에 제1 부유게이트전극과 전기적으로 접속되어 형성된 제2 부유게이트전극과, 제2 부유게이트전극 상에 층간절연막을 통하여 형성된 제어게이트전극과, 반도체 기판 내에 형성되고, 소스·드레인영역으로서 작용하는 한쌍의 반도체영역을 가지고, 제1의 분리영역에 의해 제1 방향에 인접하는 제1의 MISFET과 소자분리되고, 제2의 MISFET는 게이트절연막, 제1 부유게이트전극, 제2 부유게이트전극, 층간절연막 및 제어게이트전극을 구성하는 재료로 이루어지는 제1의 게이트영역과, 층간절연막 및 제어게이트전극을 구성하는 재료로 이루어지는 제2의 게이트영역을 그 게이트 길이방향으로 가지고, 제2의 MISFET의 소스·드레인영역 중의 한쪽으로서 작용하는 반도체 영역은 제1의 MISFET의 한쪽의 반도체 영역과 전기적으로 됨과 동시에, 제1의 게이트영역의 하부에 연재하여 구성되고, 제2의 MISFET의 채널영역은 제2의 게이트영역의 하부의 기판내에 형성되며, 동시에 제2의 MISFET의 소스·드레인영역으로서 작용하는 반도체 영역 사이에 형성되는 것이다. 또한, 이 경우 제1의 MISFET의 제어게이트전극은, 제1의 방향으로 연재하여 형성된 워드선과 일체로 구성되고, 제2의 MISFET의 한쪽의 반도체 영역은 제1의 방향에 수직인 제2의 방향으로 인접하여 설치되는 제1의 MISFET의 한쪽의 반도체 영역과 일체로 형성되고, 제2의 MISFET의 다른쪽의 반도체 영역은 데이터선에 전기적으로 접속되는 것으로 할 수 있다.
또한, 본 발명의 반도체 장치는 메모리셀을 구성하는 제1의 MISFET를 가지는 반도체 장치로서, 제1의 MISFET는 반도체 기판의 주면에 게이트절연막을 통하여 형성된 제1 부유게이트전극과, 제1 부유게이트전극의 상부에 층간절연막을 통하여 형성된 제어게이트전극과, 반도체 기판 내에 형성되고, 소스·드레인영역으로서 작용하는 한쌍의 반도체 영역을 가지고, 제1의 MISFET의 채널영역은 기판 내에서 한쌍의 반도체 영역 사이에 배치되며, 제1의 MISFET의 한쌍의 반도체 영역은 대칭구조로 구성되며, 채널영역의 전면과 제1 부유게이트전극과의 사이에서 전자를 게이트절연막을 통한 터널링에 의해 주입 및 방출시키는 것으로 정보의 기록 및 소거가 행해지는 것이다.
상기 반도체 장치에 있어서, 전자를 제1 및 제2 부유게이트전극으로부터 기판에 게이트절연막을 통한 터널링으로 방출하는 소거동작 시에는 제어게이트전극에 제1의 전압을 인가함과 동시에, 제1의 MISFET의 반도체 영역을 제1 부유게이트전극아래의 반도체 기판부와 동 전위에서, 또 제1의 전압보다 낮은 전압으로 하는 것이다.
또한, 상기 반도체 장치에 있어서 전자를 기판으로부터 제1 부유게이트전극 에 게이트절연막을 통한 터널링으로 방출하는 기록동작 시에는 제어게이트전극에 제1의 전압과는 다른 극성의 제2의 전압을 인가하고, 선택된 제1의 MISFET의 반도체 영역을 제1 부유게이트전극 아래의 반도체 기판부와 동일한 전위로 하여 채널영역을 반전시킴과 동시에, 비선택의 제1의 MISFET의 반도체 영역에 제2의 전압과 동일한 극성을 가지는 제3의 전압을 인가하여 채널영역과 제어게이트전극과의 사이의 전압을 선택된 제1의 MISFET의 채널영역과 제어게이트전극과의 사이의 전위보다 낮게 하는 것이다. 또한 이 경우, 제2의 전압으로서 더해지는 제어게이트전압이 3이상의 복수의 전압레벨을 가지고, 전압레벨에 대응한 부유게이트전극에의 주입전하량의 상위에 기초한 제1의 MISFET의 문턱치의 변화를 논리적으로 대응시켜, 하나의 메모리셀에 2비트 이상의 정보가 기억되도록 할 수 있다. 게다가 이 경우, 메모리셀에의 정보의 기록 시에는, 가장 높은 제2의 전압에서의 기록동작으로부터 차례로 보다 낮은 제2의 전압에서의 기록동작으로 이행하여 기록할 수 있다.
또한, 메모리셀로부터의 정보의 판독 시에는, 가장 낮은 제2의 전압에서 주입된 전하량에 대응하는 문턱치의 검출로부터 차례로, 보다 높은 제2의 전압에서 주입된 전하량에 대응하는 문턱치의 검출로 이행하여 판독할 수 있다.
또, 상기 반도체 장치에 있어서, 제1의 MISFET의 채널영역은 제1 방향에 수직한 제2 방향에서, 한쌍의 반도체 영역 사이에 배치할 수 있다.
또한, 제1의 MISFET의 채널영역은, 제1 방향에서 한쌍의 반도체 영역 사이에 배치할 수 있다.
또, 상기한 반도체 장치에 있어서, 제1의 MISFET의 한쌍의 반도체 영역은 대 칭구조로 구성할 수 있다.
(3)본 발명의 반도체 장치의 제조방법은, 제1의 방향에 연재하여 형성된 워드선과, 반도체 기판 내에서 제2의 방향으로 연재하여 형성된 반도체 영역으로 이루어지는 로컬데이터선 및 로컬소스선과, 제1의 MISFET 및 제2의 MISFET를 가지고, 메모리셀을 구성하는 제1의 MISFET는 반도체 기판의 주면에 게이트절연막을 통하여 형성된 제1의 부유게이트전극과, 제1의 부유게이트전극 상에 제1 부유게이트전극과 전기적으로 접속되어 형성된 제2의 부유게이트전극과, 제2 부유게이트전극 상에 층간절연막을 통하여 형성된 제어게이트전극과, 기판 내에 형성되어 소스·드레인영역으로서 작용하는 한쌍의 반도체 영역을 가지고, 제2의 MISFET는 반도체 기판의 주면에 게이트절연막을 통하여 형성된 게이트전극과, 반도체 기판 내에 형성되어 소스·드레인 영역으로서 작용하고, 제1의 MISFET의 한쪽의 반도체 영역에 전기적으로 접속하는 반도체 영역을 가지고, 제1의 MISFET는 제1의 분리영역에 의해 제1 방향으로 인접하는 제1의 MISFET가 소자분리되고, 제2의 분리영역에 의해 제2의 MISFET사이가 소자분리된 반도체 장치의 제조방법으로서, (a)반도체 기판상에 게이트절연막, 제1 도전막 및 제1 절연막을 순차 피착시키고, 제1 절연막 및 제1 도전막을 스트라이프형태의 열패턴으로 패터닝하는 공정과, (b)열패턴의 측벽부에 사이드월스페이서를 형성하는 공정과, (c)사이드월스페이서에 대하여 자기정합적으로 에칭하여 반도체 기판 내에 홈을 형성하는 공정과, (d)홈내부를 포함하는 반도체 기판에 제2 절연막을 피착한 후, 제2 절연막을 제1 절연막까지 제거하여 평탄화하고, 제1 및 제2의 분리영역을 형성하는 공정과, (e)공정(d)의 후, 제1 절연막을 제 거하여 제1 도전막표면을 노출하는 공정과, (f)제1 도전막의 표면에 접하고, 또한 열패턴의 연재방향에 제1 도전막을 덮도록 제2 도전막을 형성하는 공정과, (g)제2 도전막 상에 층간절연막, 제3 도전막을 순차 피착하고, 제3 도전막, 층간절연막, 제1 및 제2 도전막을 열패턴의 연재방향에 수직한 방향으로 패터닝하는 공정을 가지는 것이다.
또한, 본 발명의 반도체 장치의 제조방법은, 반도체 기판의 주면에 게이트절연막을 통하여 형성된 제1 부유게이트전극과, 제1 부유게이트전극 상에 제1 부유게이트전극에 전기적으로 접속하여 형성된 제2 부유게이트전극과, 제2 부유게이트전극 상에 층간절연막을 통하여 형성된 제어게이트전극과, 반도체 기판 내에 형성된 소스·드레인영역으로서 작용하는 한쌍의 반도체영역을 가지는 반도체장치의 제조방법으로서, (a)반도체기판 상에 게이트절연막, 제1 도전막 및 제1 절연막을 순차 피착시키고, 제1 절연막 및 제1 도전막을 스트라이프 형태의 열패턴으로 패터닝하는 공정과, (b)열패턴의 측벽부에 사이드월스페이서를 형성하는 공정과, (c)(b)공정의 후, 반도체기판에 제3 절연막을 피착하는 공정과, (d)제3 절연막을 제1 절연막까지 제거하여 평탄화하는 공정과, (e)제1 절연막을 제거하여 제1 도전막 표면을 노출한 후, 제1 도전막의 표면에 접하고 동시에 열패턴의 연재방향으로 제1 도전막을 덮도록 제2 도전막을 형성하는 공정과, (f)제2 도전막 상에 층간절연막, 제3 도전막을 순차 피착하고, 제3 도전막, 층간절연막, 제1 및 제2 도전막을 열패턴의 연재방향에 수직한 방향으로 패터닝하는 공정을 가지는 것이다.
게다가, 본 발명의 반도체장치의 제조방법은, (a)반도체 기판 상에 게이트절 연막, 제1 도전막 및 제1 절연막을 순차 피착시키고, 제1 절연막을 스트라이프 형태의 열패턴으로 패터닝하는 공정과, (b)(a)공정의 후, 제1 절연막에 대하여 자기정합적으로 에칭하고, 반도체 기판 내에 홈을 형성하는 공정과, (c)홈내부를 포함하는 반도체 기판에 제2 절연막을 피착한 후, 제2 절연막을 제1 절연막까지 제거하여 평탄화하는 공정과, (d)제1 절연막을 제거하여 제1 도전막 표면을 노출한 후, 제1 도전막의 표면에 접하고, 동시에 열패턴의 연재방향으로 제1 도전막을 덮도록 제2 도전막을 형성하는 공정과, (e)제2 도전막 상에 층간절연막, 제3 도전막을 순차 피착하고, 제3 도전막, 층간절연막, 제1 및 제2 도전막을 열패턴의 연재방향에 수직한 방향으로 패터닝하는 공정을 가지는 것이다.
상기 제조방법에서, 제1 부유게이트전극은 제1 도전막으로 구성되고, 제2 부유게이트전극은 제2 도전막으로 구성되며, 제어게이트전극은 상기 제3 도전막으로 구성되고, 제3 도전막의 패터닝공정의 후에 소스·드레인영역으로서 작용하는 한쌍의 반도체 영역을 형성할 수 있다.
또한, 제2 도전막 아래의 제3 절연막의 표면위치는 제1 도전막의 표면위치와 동일하거나 그것보다도 높게 할 수 있다.
또한, 공정(d)에서 제3 절연막을 연마하는 것에 의해 평탄화할 수 있다.
게다가, 제1 절연막은 연마시의 스토퍼층으로서 작용시킬 수 있다.
또, 공정(d)에서, 제3 절연막을 연마함으로써 평탄화한 후, 에칭에 의해 제3 절연막을 제1 절연막까지 제거할 수 있다.
또한, (a)공정에서의 스트라이프 형태의 열패턴의 패터닝은 메모리셀 형성영 역에 대하여 행해지며, 다른 영역은 제1 도전막 및 제1 절연막이 남도록 행해지는 것이다.
또, 제3의 MISFET가 형성되고, 반도체 영역의 형성전에 제3의 MISFET의 소스·드레인 영역으로서 작용하는 반도체 영역을 형성하는 것이다.
또한, 제1층간 배선을 형성하는 공정을 더 가지고, 메모리셀 형성영역의 제1층 배선은 격자 모양으로 형성되고, 제1층 배선 상에 피착된 제2층 배선과의 사이의 층간절연막이 CMP법에 의해 평탄화되는 것이다.
게다가, 본 발명의 반도체 장치의 제조방법은, (a)반도체 기판의 제1의 MISFET 형성영역 및 제2의 MISFET 형성영역 상에 제1 도전막을 피착하는 공정과, (b)제1의 MISFET 형성영역에서, 제1 도전막을 에칭하여 제1 도체패턴을 형성하는 공정과, (c)제1 도체패턴 및 제2의 MISFET 형성영역의 제1 도전막 상에 피착한 절연막을 연마하여 제1 도체패턴 사이에 제1 절연막을 형성하는 공정과, (d)공정(c)의 후, 제2의 MISFET 형성영역의 제1 도전막을 제거하는 공정을 포함하는 것이다.
상기 제조방법에서, 공정(d)의 후 제2의 MISFET 형성영역에서 게이트절연막 및 게이트전극을 형성하는 공정을 포함할 수 있다.
또한, 공정(c)의 후 제1 절연막 및 제1 도체패턴 상에 제2 도체패턴을 형성하는 공정을 포함하고, 제1 도체패턴 및 제2 도체패턴은 메모리셀의 부유게이트전극을 구성하고, 제2 도체패턴 아래의 제1 절연막의 표면위치는 제1 도체패턴의 표면위치보다도 높게 되도록 구성할 수 있다.
(4) 본 발명의 반도체 장치는, 메모리셀을 구성하는 제1의 MISFET를 가지는 반도체 장치로서, 제1의 MISFET는 반도체 기판의 주면에 게이트절연막을 통하여 형성된 제1 부유게이트전극과, 제1 부유게이트전극의 상부에 층간절연막을 통하여 형성된 제어게이트전극과, 반도체기판 내에 형성되어 소스·드레인영역으로서 작용하는 한쌍의 반도체 영역을 가지고, 제1 방향에 인접하는 제1의 MISFET사이는 제1의 분리영역에 의해 소자분리되고, 제1의 분리영역은 반도체 기판의 홈에 절연막이 매립된 구조를 가지며, 절연막의 상면은 반도체 기판의 주면보다도 높고, 제1의 MISFET의 채널영역은 제1 방향에 수직한 제2 방향에서 한쌍의 반도체 영역 사이에 배치되는 것이다.
또한 상기 반도체 장치에서, 제1 부유게이트전극의 상부에 제1 부유게이트전극에 전기적으로 접속하여 형성된 제2 부유게이트전극이 형성되고, 제2 부유게이트전극 상에 층간절연막이 형성되며, 제2 부유게이트전극은 절연막의 상면상에 연재하도록 구성되고, 절연막의 상면은 제1 부유게이트전극의 상면보다도 높게 할 수 있다.
또, 제1 부유게이트전극의 측면에 사이드월스페이서가 형성되고, 사이드월스페이서에 대하여 자기정합적으로 홈이 형성되어 있는 것으로 할 수 있다.
또한, 제1 부유게이트전극의 측면에 대하여 자기정합적으로 홈이 형성되어 있는 것으로 할 수 있다.
상기한 수단에 의하면, 이하의 작용에 의해 본 발명의 목적이 달성된다.
첫번째로, 메모리셀에의 기록 및 소거의 동작을 부유게이트와 반도체 기판과의 사이의 게이트절연막을 통한 전자의 전면(全面)주입 및 방출로 하는 것으로, 종 래의 부유게이트전극과 드레인영역과의 오버랩부분이 불필요하게 된다. 이 때문에, 메모리셀의 면적을 축소할 수 있어 불휘발성 반도체 기억장치의 고집적화를 도모할 수 있다.
두번째로, 선택트랜지스터에 의해 데이터선 방향의 메모리셀을 블럭분할할 수 있어, 기록시에는 비선택블럭의 선택트랜지스터를 오프상태로 하여 비선택블럭 내의 메모리셀에의 불필요한 데이터선 전압의 인가를 저지할 수 있다. 이때문에, 비선택메모리셀에의 의도하지 않은 정보의 재기록(디스터브현상)을 방지할 수 있어, 불휘발성 반도체 기억장치의 신뢰성이 향상된다.
세번째로, 메모리셀 및 선택트랜지스터의 소자분리영역을 얕은 홈 소자분리구조로 하는 것으로, 게이트산화막에의 과잉한 열이력을 방지할 수 있어, 게이트절연막을 구성하는 산화막의 신뢰성이 향상된다. 또한, 소자분리 내성이 향상된다.
네번째로, 주변회로의 MOS트랜지스터의 불순물 반도체 영역의 형성을 메모리셀의 형성 전에 행함으로써, 메모리셀은 주변 MOS트랜지스터의 불순물 반도체 영역의 형성에 의한 열이력을 받지 않게 된다. 이때문에, 주변회로의 MOS트랜지스터에는 충분히 높은 온도에 의한 불순물 반도체 영역의 형성을 행하여 깊은 접합을 형성하고, 높은 전압에서의 트랜지스터 동작에 적합한 구조로 할 수 있음과 동시에, 메모리셀의 불순물 반도체 영역에 대해서는 얕은 접합을 형성하여 펀치스루내성을 높게 유지하는 것이 가능하게 된다. 이와 같은 메모리셀의 얕은 접합 불순물 반도체 영역은 그후의 과잉한 열이력이 가해지지 않기 때문에 과잉한 불순물의 확산이 발생하지 않고, 얕은 접합은 당초의 형성된 바와 같이 그 구조를 유지할 수 있다.
다섯번째로, 제2의 부유게이트전극 형성전에 하층을 평탄화하는 것에 의해, 제2의 부유게이트전극 및 워드선의 가공정밀도가 향상한다. 즉, 제2의 부유게이트전극이 패터닝될 때에는 하층은 평탄화되어 있게 되고, 하층의 오목, 볼록부를 반영한 노광광의 산란이 발생하지 않는다. 이 때문에, 노광정밀도가 향상하고, 불휘발성 반도체 기억장치의 가공정밀도를 향상하여 고집적화를 용이하게 할 수 있다.
또한 본원에서는, 상기한 과제를 해결하기 위해 이하에 나타내는 반도체 장치 및 그 제조방법을 개시한다.
본 발명의 반도체 장치는, 동일 반도체 기판 상에 형성된 복수의 반도체소자의 반도체 기판 상의 전극 사이에 인 또는 붕소를 포함하는 유동성 실리콘산화막이 충전되고, 동시에 그 유동성 산화막의 표면에 질소가 도입되어 있는 것이다.
또한, 상기 전극은 반도체 불휘발성 기억소자의 부유게이트전극으로 할 수 있다.
또, 본 발명의 반도체 장치의 제조방법은 동일 반도체 기판 상에 형성된 복수의 반도체 소자의 다결정실리콘으로 이루어지는 전극 사이에, 인 또는 붕소를 포함하는 유동성 실리콘산화막이 충전되고, 그 유동성 산화막표면을 암모니아 분위기 중에서 열처리하는 공정을 포함하는 것이다.
또한, 상기 전극은 반도체 불휘발성 기억소자의 부유게이트전극으로 할 수 있다.
상기 발명에서는 액체세정 내성향상을 위해, BPSG를 암모니아 분위기 중에서 가열한다. BPSG는 그 표면으로부터 100nm정도의 깊이에 걸쳐 질화된다. 이 수단에 의해 플루오르화 수소산에 대한 용해속도는 불순물을 포함하지 않는 실리콘산화막의 그것과 같은 정도로 억제할 수 있고, 소자간 단차를 평탄화하는 것이 가능하게 된다.
도 110에 BPSG의 플루오르화 수소산(물로 1:100으로 희석한 것)에 대한 용해속도의 개선효과를 나타낸다. 질소분위기 중, 850℃에서 처리한 BPSG의 에칭레이트는 처리시간에 관계없이, 매분 45 나노메터 정도이다. 한편, 암모니아 분위기에서 10분 이상의 열처리(즉, 질화처리)를 행한 경우, 그 에칭레이트는 매분 5나노메터 정도로 저감된다. 불순물을 포함하지 않는 산화막(화학적 기상성장법으로 퇴적한 것)을 질화한 경우의 에칭레이트도 기재되어 있지만, 이 값은 질소분위기에서 열처리를 행한 것과 거의 달라진 바가 없다. 이 도면에 나타낸 바와 같이, BPSG를 질화한 막의 에칭레이트는 불순물을 포함하지 않는 퇴적 산화막의 그것에 대하여 반정도로 저감할 수 있다.
도 111은 암모니아 분위기에서 20분간의 열처리를 행하는 경우의 열처리온도에 대한 효과를 나타낸 것이다. 750℃의 열처리에서, 불순물을 포함하지 않는 퇴적산화막과 같은 정도, 800℃ 이상에서 그 이하의 에칭레이트로 저감할 수 있임을 알게 되었다.
이들의 실험으로부터, 750℃이상의 온도에서 질화한 BPSG의 1:100희석의 플루오르화 수소산에 대한 에칭레이트는 불순물을 포함하지 않는 퇴적 산화막보다도 낮은 값, 즉, 매분 5나노메터 정도로 억제할 수 있다. 이 값은 평탄한 소자간 단차를 유지하는 데는 충분한 것이다.
이상 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 정리하여 설명하면 이하와 같다.
(1)메모리셀 및 선택트랜지스터의 소자분리에 절연막의 매립에 의한 얕은 홈구조를 이용함으로써 미세영역에서의 소자분리 내압의 저하를 방지하고, 게다가 선택트랜지스터의 문턱치 편차를 저감할 수 있다.
(2)메모리매트내의 메모리셀을 선택트랜지스터에 의해 분할하는 것으로 메모리셀의 디스터브 내성을 개선할 수 있다.
(3)채널의 전면에서 전하의 주입 및 방출을 행하는 것에 의한 정보의 재기록 방식을 이용하는 것에 의해 얕은 접합 불순물 반도체 영역 구조가 가능하게 되고, 그 결과 미세영역에서의 셀동작이 가능하게 된다. 또 재기록에 의해 생기는 게이트산화막의 열화를 저감할 수 있다.
(4)고내압계의 MOS트랜지스터의 불순물 반도체 영역을 미세 게이트구조를 가지는 메모리셀의 불순물 반도체영역의 형성의 전에 행하는 것에 의해, 메모리셀에의 불필요한 열확산을 방지하고, 미세 게이트영역에서의 동작이 가능하게 된다.
(5)제1의 부유게이트전극을 형성한 후, 게이트전극 간의 기판영역에 CVD법으로 형성된 실리콘산화막으로 이루어지는 매립층을 이용하여 평탄화를 행하는 것에 의해, 제2의 부유게이트전극의 가공 및 부유게이트전극과 직교하는 워드선의 가공에서 치수편차가 없는 미세가공이 가능하게 된다.
(6)소자간의 고저차에서 유래하는 오목, 볼록부를 매립하여 평탄한 소자구조를 실현할 수 있음과 동시에, 그 평탄화를 실현한 절연막의 에칭내성을 향상할 수 있다. 이 결과, 소자간의 고저차에서 유래하는 가공불량의 일절을 억제할 수 있다.
발명을 실시하기 위한 최적의 형태
이하 본 발명의 실시의 형태를 도면에 기초하여 상세하게 설명한다.
(실시의 형태 1)
본 실시의 형태 1에서는, 본 발명의 불휘발성 반도체장치의 일실시예인 AND형 플래시메모리에 대하여 설명한다.
도 1은 실시의 형태 1의 AND형 플래시메모리의 칩 전체를 나타낸 개략 구성도이다. 또한, 도 2는 실시의 형태 1의 AND형 플래시메모리의 요부회로도이다.
본 실시의 형태의 AND형 플래시메모리는 메모리어레이(MEMARRAY), 칩회로(LATCH), 및 열디코더(XDEC)가 구비되어 있다. 메모리어레이(MEMARRAY)에는 어드레스입력(Ax)에 의해 선택된 적어도 한개의 워드선 상에 접속된 메모리셀이 4k비트 즉 512바이트 분이며, 열방향의 어드레스(일반적으로 워드선의 개수)가 16K개이다. 래치회로(LATCH)는 4k비트(512바이트)분의 길이를 갖는다.
메모리칩에는 칩선택신호, 기록동작제어신호, 소거동작제어신호 등의 제어신호계가 제어회로(CNTRL)에 입력되어(CNTRL로 일괄표시), 어드레스가 입력버퍼(도면 중에는 기재되지 않음)를 통하여 워드선전압 제어회로 및 소스선전압 제어회로를 포함하는 열디코더(XDEC) 및 행게이트(YDEC)에 입력된다. 행어드레스(Ay)는 제어회로(CNTRL) 중의 카운터회로를 이용하여 내부발생하고, 행게이트(YDEC)에 보내도 된다.
한편, 데이터는 입출력회로(I/O) 및 데이터래치계를 포함하는 센스계에 접속 되어 있다. 센스계(SENSEAMP)는 제어회로(CNTRL)로부터의 신호를 받고, 행게이트(YGATE)를 통하여 메모리셀로의 데이터전송이나 메모리셀데이터의 인식 및 내부버스(BUS)를 통하여 데이터를 송출하는 기능을 구비하고 있다.
한편, 데이터는 입출력회로(I/O) 및 버스(BUS)를 통하여 센스계 회로에 입력된다. 센스계회로에는 래치회로(LATCH) 및 센스앰프 제어회로(YD-CNTRL)이 포함된다. 행방향의 메모리셀은 행디코더(YDEC)에 의해 선택된다. 센스계 회로는 제어회로(CNTRL)로부터의 신호를 받고, 행게이트를 통한 메모리셀에의 데이터전송이나 메모리셀데이터의 인식 및 내부버스(BUS)를 통한 데이터송출의 기능을 구비하고 있다.
메모리칩(CHIP)에는, 그밖에 메모리어레이(MEMARRAY) 중의 비트선의 전압을 제어하기 위한 비트선전압 제어회로(DISCHARGE)와 각 전압제어회로에 전압을 송출하는 내부전압 발생회로(CPC)가 설치되어 있다.
다음으로, 도 2를 이용하여 본 실시의 형태의 AND형 플래시메모리셀의 회로구성을 설명한다. 메모리어레이(MEMARRAY)는 메모리셀(M11∼M22 및 N11∼N22)이 매트릭스 형태로 배치되고, 각 메모리셀의 게이트(게이트전극)는 워드배선(W11∼W22)에 접속되어 있다. 각 메모리셀의 드레인(드레인영역)은 데이터선(D11∼D22)을 통하여 이것을 선택하는 선택트랜지스터(SD11∼SD22)에 접속되어 있다. 선택트랜지스터(SD11∼SD22)의 드레인은 글로벌데이터선(GD1∼GD2)에 접속되어 있다. 각 메모리셀의 소스(소스영역)도 마찬가지로, 소스선(S11∼S22) 및 선택트랜지스터(SS11∼SS22)를 통하여 공통소스선에 접속되어 있다. 각각의 선택트랜지스터(SD11∼SD22, SS11∼SS22)의 게이트는 게이트배선(SiD1∼SiD2, SiS1∼SiS2)에 접속된다. 선택트랜지스터는 데이터선 방향의 메모리셀을 64개 또는 128개를 모아서 하나의 블럭(BL1, BL12)을 구성한다. 도 2에서는 메모리어레이(MEMARRAY)가 2개의 블럭으로 구성되어 있지만 이러한 것에 제한되는 것은 아니다.
열디코더(XDEC)는 워드배선(W11∼W22)에 고전압을 부여하기 위한 워드선전압 제어회로(XDEC1, XDEC2)와 선택트랜지스터의 제어회로(SGDEC1, SGDEC2)로 이루어지고, 도면 중에서는 다른 영역에 기재되어 있지만, 공통소스선이 접속되는 소스전압제어회로(SDEC)가 포함되어도 좋다. 열디코더에는 내부전압 발생회로(CPC)에서 생성된 고전압계 전압(Vpp)(Vww, Vwd 등), 저전압계 전압(Vcc)(Vrw, Vec 등), 음전압계 전압(Vnn)(-Vew 등)이 공급됨과 동시에, 열어드레스(Ax)에 의해 워드선 선택신호가 주어진다. 즉, 내부전압 발생회로(CPC)는 칩의 외부로부터 공급되는 전원전압(Vcc)(예컨대 3.3V) 및 기준전압(0V인 GND)을 이용하여 이하에 설명하는 판독, 기록, 소거동작에 사용하는 전압(Vww 외)을 생성한다.
비트선 방향에 관해서는 데이터선(D11∼D22)마다 판독동작전에 비트선(글로벌 데이터선(GD1, GD2))의 전하를 인출하는 기능을 가지는 전하인출용의 MOS트랜지스터(QD1, QD2)가 설치되어 있다. 이들은 기록시의 비선택비트선에서의 전압공급회로로부터의 전압을 비트선에 공급하는 작용도 동시에 구비하고 있다. 한편에서는, 비트선(글로벌데이터선(GD1, GD2))은 행게이트제어회로(YD-CNTRL)를 통하여 래치회로(LATCH)에 접속되어 있다.
도 2에서의 메모리매트의 판독, 기록 및 소거의 동작을 표 1에 나타낸다. 표 1에서는 메모리셀(M11)이 선택된 경우에 대하여 나타내고 있다.
Figure 112005069958411-pat00001
도 2의 메모리셀(M11)에 대하여 기록을 행하는 데는, 워드선(W11)에 Vww(예컨대 17V)의 전압을 인가하고, 드레인측의 선택트랜지스터의 게이트(SiD1)에는 예컨대 10V의 전압을 인가하여 선택트랜지스터(SD11, SD12)를 온상태로 한다. 선택된 로컬비트선(데이터선(D11))에는 선택트랜지스터(SD11)를 통하여 0V의 전압이 주어진다. 한편, 비선택의 워드선(W12)에는 0V의 전압을 인가하고, 비선택의 로컬비트선(데이터선(D12))에는 비트선(글로벌 데이터선(GD2))으로부터 선택트랜지스터(SD12)를 통하여 Vwd(예컨대 6V)의 전압이 인가된다. 소스측의 선택트랜지스터의 게이트(SiS1)에는 0V의 전압을 인가하여 선택트랜지스터(SS11, SS12) 를 오프상태로 한다. 이것에 의해 메모리셀(M11)의 채널영역 전면을 통하여 전자를 부유게이트에 터널전류에 의해 주입할 수 있다. 한편, 비선택의 메모리셀(M12 및 M21, M22)에는 부유게이트와 기판 간에 고전계가 인가되어 있지 않기 때문에 전자의 주입은 발생하지 않는다.
기록동작에서는, 채널영역 전면에 반전층을 형성하여 소스단자와 드레인단자의 전압을 동일하게 설정하고 있기 때문에, 소스단자와 드레인단자 간의 파괴내압에 영향을 미치지 않는다.
소거동작은 선택된 워드선(W11)에 -Vew(예컨대 -17V)의 전압을 인가하고, 선택트랜지스터의 게이트(SiS1 및 SiD1)에 3.3V를 인가하여 이것에 접속된 모든 선택트랜지스터를 온상태로 한다. 상기 선택트랜지스터를 통하여 로컬비트선 및 로컬소스선에 0V의 전압을 공급한다. 비선택의 워드선(W12)에는 0V의 전압을 인가한다. 이것에 의해 선택된 워드선(W11)에 접속된 모든 메모리셀의 전자방출이 행해진다. 상기에 나타낸 전압값은 기판 또는 웰전위에 대한 절대치이다.
상기 기록 및 소거동작에서, 비선택 블럭의 선택트랜지스터(SD21, SD22 및 SS21, SS22)를 전부 오프상태로 하는 것으로 비트선 기인의 디스터브현상을 방지할 수 있다.
다음으로, 본 실시의 형태의 AND형 플래시메모리의 구성에 대하여 설명한다. 도 3은 실시의 형태 1의 AND형 플래시메모리의 평면레이아웃의 일예를 나타낸 개념도이다.
본 실시의 형태의 AND형 플래시메모리는 행 및 열모양으로 배치된 메모리셀(M)(M11∼M22, N11∼N22)을 가지고, 메모리셀블럭(BL)(BL1∼BL2)을 형성한다.
각 메모리셀(M)의 행방향(워드선 방향)에는 메모리셀(M)의 제어게이트전극으로서 기능하는 워드선(301)(8)(워드배선(W11∼W22))이 연재하고 있다. 또한, 각 메모리셀(M)의 열방향(비트선 방향)의 양단에는 선택트랜지스터(SD)(SD11, SD12) 및 선택트랜지스터(SS)(SS11, SS12)가 배치되어 있다. 선택트랜지스터(SD) 및 선택트랜지스터(SS)는 각각의 트랜지스터 사이가 소자분리영역(302)(19)으로 분리된다. 메모리셀(M)은 MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)로 구성된다.
메모리셀(M)의 소스 및 드레인 영역은 소스선(S11, S21)으로서 기능하는 n형 반도체 영역인 소스영역(303)(11) 및 데이터선(D11, D21)으로서 기능하는 n형 반도체 영역인 드레인영역(304)(10)과 각각 공통으로 구성된다. 행방향에 인접하는 메모리셀(M)사이는 소자분리영역(305)(5)으로 분리되어 있다.
도 3에서는 나타나 있지 않지만, 메탈배선으로 이루어지는 글로벌데이터선(GD)(GD1,GD2)은 콘택트홀(306)을 통하여 선택트랜지스터(SD)의 드레인영역인 n형 반도체 영역(307)에 전기적으로 접속되고, 선택트랜지스터(SD)의 소스영역인 n형 반도체 영역(308)(21)은 드레인영역(304)(10)에 전기적으로 접속되어 있다. 한편, 공통소스선을 구성하는 메탈배선은 도면에서는 나타나 있지 않지만 글로벌데이터선(GD)과 교차하도록 배선되고, 콘택트홀(309)을 통하여 선택트랜지스터(SS)의 소스영역인 n형 반도체 영역(310)에 전기적으로 접속되고, 선택트랜지스 터(SS)의 드레인영역인 n형 반도체 영역(311)은 메모리셀블럭 내의 소스영역(303)(11)에 전기적으로 접속되어 있다. 선택트랜지스터(SD, SS)의 게이트전극(312, 313)은 부유게이트 상부의 워드선(301)(8)의 배선재료에 의해 구성되어 있다.
메모리셀(M)의 트랜지스터영역은, 부유게이트전극(314)(3, 7)으로 나타낸 영역이다. 부유게이트전극(314)(3,7)은 워드선(301)(8)의 하부에 형성되고, 제1 층째 부유게이트전극(314a)(3) 및 제2층째 부유게이트전극(314b)(7)으로 이루어지는 2층 구조이다. 제1층째 부유게이트전극(314a)(3)은 반도체기판(1)의 주면에 게이트절연막인 터널산화막(2)을 개재시켜 형성되고, 또 메모리셀의 소스영역(303)(11) 및 드레인영역(304)(10)사이의 채널영역 상에 형성된다. 제2층째 부유게이트전극(314b)(7)은 제1층째 부유게이트전극(314a)(3)의 상부에 배치되고, 워드선(301)(8)과 부유게이트전극(314)(3, 7)과의 용량치를 정하고 있다. 제2층째 부유게이트전극(314b)(7) 상에 층간절연막(15)을 개재시켜, 제어게이트전극(8)이 구성되고, 제어게이트전극(8)은 워드선(301)(8)과 일체로 형성된다. 즉, 채널영역은 행방향에서 소스영역(303)(11)과 드레인영역(304)(10)과의 사이에 배치된다.
또한, 메모리셀(M)과 선택트랜지스터(SD, SS)와의 사이에는 트랜지스터를 분리하여 만들기 위한 완충용 게이트(315)가 형성되어 있다.
다음에, 본 실시의 형태의 AND형 플래시메모리의 단면구조에 대하여 설명한다. 도 4는 도 3에서의 IV-IV선 단면도이며, 도 5는 도 3에서의 V-V선 단면도이다. 또한, 도 6은 도 3에서의 VI-VI선 단면도이다.
각 메모리셀은 얕은 홈 소자분리(SGI:Sharrow Groove Isolation) 및 p형의 채널스토퍼영역(16)에 의해 분리되고, 실리콘기판 홈부에 퇴적산화막(5)이 형성된 구조로 되어 있다. P형 실리콘기판(1) 표면은, 막두께가 약 9.5nm의 게이트절연막인 터널산화막(2)에 의해 덮이고, 터널산화막(2) 위에 다결정실리콘층에 의해 형성된 제1 부유게이트전극(3)(314a)이 형성되어 있다. 제1 부유게이트전극(3)의 측면은, 사이드월스페이서인 절연막(4)에 의해 덮이고, 그위에 다결정실리콘에 의해 형성된 제2 부유게이트전극(7)(314b)이 형성되어 있다. 제2 부유게이트전극(7)과 제1 부유게이트전극(3)은 전기적으로 접속되어 있다. 제2 부유게이트전극(7) 및 소자분리영역(5) 상에는 층간절연막(15)이 형성되어 있다. 층간절연막(15) 상에는 다결정실리콘 또는 텅스텐 등에 의한 실리사이드층으로 이루어지는 제어게이트전극(8)(301) 및 절연막(17)이 형성되어 있다. 도 5에서는 나타나 있지 않지만, 제어게이트전극(8) 상에는 절연막(128)을 형성하고, 이 위에 제어게이트전극(8)과 직교하도록 배치된 데이터선(글로벌데이터선(GD))으로 되는 메탈배선이 형성되어 있다. 제1층째 부유게이트전극(3) 바로 아래의 실리콘기판 내에 메모리셀의 소스영역(11)(303) 및 드레인영역(10)(304)이 형성되어 있다. 메모리셀의 반도체영역(소스영역(11), 드레인영역(10))은 선택트랜지스터(SD, SS)의 반도체영역(308(21),311)에 전기적으로 접속되어 있다(도 5). 또한, 후술하는 바와 같이, 소스영역(11)(303)과 드레인영역(10)(304)은 대칭구조이며, 동시에 얕은 접합으로 구성된다.
메모리셀(M)과 선택트랜지스터(SD, SS)이외의 MISFET는 주변회로를 구성하고, 주변회로 형성영역(주변회로부)에 형성된다. 높은 전압계의 전압(Vpp)이 인가되는 MISFET는 고내압 MISFET로 형성된다. 고내압 MISFET를 포함하는 회로는, 예컨대 내부전압 발생회로(CPC), 열디코더(XDEC) 등이다.
선택트랜지스터의 게이트전극(312, 313)은 메모리셀의 제어게이트전극(8) 재료를 이용하고 있다. 또한, 소자분리(19)는 뒤에서 설명하는 주변회로부의 소자분리공정에서 형성된 것이다(도 4). 선택트랜지스터의 게이트산화막(9)은 게이트절연막(2) 보다도 두꺼운 막두께로 구성되고, 그 막두께는 예컨대 25nm 정도이다.
데이터선에 평행한 단면(도 6)에서는 워드선(301, 8)이 최소가공치수에서 등간격으로 형성되고, 제1 및 제2 부유게이트전극(3, 7) 게다가 층간절연막(15)과 워드선으로 되는 제어게이트전극(8)이 적층구조를 이루고 있다. 워드선 사이는 이온주입에 의해 도입된 P형 반도체영역(23)에 의해 분리되어 있다. 선택트랜지스터와 워드선과의 사이에는 완충용 게이트(남은 게이트)(315)가 형성되어 있다. 남은 게이트(315)의 부유게이트전극(7)과 제어게이트전극(8)은 내부에서 접속되어 도통이 이루어지고 있다.
다음에, 도 7에서 도 19를 이용하여 상기한 AND형 플래시메모리의 제조방법에 대하여 설명한다. 도 7에서 도 19는 실시의 형태 1의 AND형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 단면도이다. 또한, 도 7에서 도 19에 있어서 좌측영역은 주변회로의 트랜지스터가 형성되는 주변회로 형성영역(주변회로부)을 나타내고, 우측영역은 메모리셀이 형성되는 메모리셀 형성영역(메모리셀부)을 나타낸다.
우선, P형의 반도체 기판(1)상에 실리콘산화막(103) 및 실리콘질화막(104)을 피착(퇴적)시킨 후, 주변회로부의 소자분리영역으로 되도록 포토레지스트를 패터닝하고, 이것을 마스크로 실리콘질화막(104)을 드라이에칭에 의해 제거한다. 그후, 실리콘산화막(103)을 제거한 후, 반도체기판(1)에 약 0.35㎛ 정도의 깊이의 홈이 형성되도록 실리콘질화막(104)을 마스크로 하여 드라이에칭법을 이용하여 에칭한다. 다음에, 반도체 기판(1)을 산화하고, 에칭된 홈의 내부에 30nm 정도의 두께의 실리콘산화막(101)을 형성한다. 그 후, CVD법에 의한 절연막(실리콘산화막)(102)을 0.5㎛ 정도 피착(퇴적)시킨다. 게다가 상기 절연막(102) 표면을 CMP(Chemical Mechanical polishing)법에 의해 깍아, 실리콘질화막(104)의 표면까지 평탄화를 행한다(도 7).
다음에, 실리콘질화막(104)을 열인산 등에 의한 웨트에칭에 의해 제거하고, 절연막(102)으로 이루어지는 소자분리영역(302)(19)을 형성한다. 이때, 메모리매트 내의 선택트랜지스터의 소자분리영역도 동시에 형성된다. 다음에, 반도체 기판(1) 중에 보론(B)을 수회의 주입공정으로 나누어 이온주입한다. 각 주입공정에서는 에너지 및 도스량을 조절한다. 이것에 의해 P형 웰영역(105) 및 채널스토퍼영역(107), 채널영역(108)을 형성한다. 다음에, 반도체기판(1)의 표면을 열산화하여 9.5nm의 실리콘산화막(110)을 형성한다(도 8). 실리콘산화막(110)은 터널산화막(2)으로 된다.
다음에, 예컨대 CVD법에 의해 제1의 다결정실리콘막(도전막)(111), 절연막(실리콘산화막)(112) 및 절연막인 실리콘질화막(SiN)(113)을 순차 피착( 퇴적)시키고, 적층막(114)을 형성한다. 제1의 다결정실리콘막(111)은 1×1020atoms/cm3 정도의 불순물 인(P)이 도프된 인도프 다결정실리콘막 또는 논도프(non-doped)의 다결정실리콘막을 이용할 수 있다. 그후, 포토에칭 프로세스에 의해 메모리셀부에서는 다결정실리콘막(111)이 제1 부유게이트전극(3, 314a)으로 되도록, 또한 주변회로부에서는 반도체기판(1)의 표면을 보호하도록 다결정실리콘막(111), 절연막(112) 및 실리콘질화막(113)을 각각 드라이에칭에 의해 가공한다. 이 드라이에칭에 의해 메모리셀부의 적층막(114)은 열방향으로 연재하는 라인형태 패턴(스트라이프 형태의 열패턴(열라인))으로 패터닝된다. 이와 같이 주변회로부 및 도면에서는 나타내고 있지 않지만, 선택트랜지스터가 형성되는 영역에서도 반도체 기판(1)의 표면을 보호하도록 다결정실리콘막(111), 절연막(112) 및 실리콘질화막(113)이 남아 있다. 이것에 의해 행방향에서, 열패턴 사이에 오목부가 형성된다.
다음에, 포토레지스트를 메모리셀이 형성되는 영역이 개구하도록 패터닝하고, 비소(As)이온을, 예컨대 도스량 5×1015atoms/cm2, 가속전압 50KeV의 조건에서 기판 중에 이온주입하여 메모리셀의 소스·드레인영역으로서 작용하는 반도체영역(확산층)(10, 11, 115, 303, 304)을 형성한다. 이 이온주입에서는 상기 포토레지스트에 더하여 열패턴모양의 적층막(114)이 마스크로서 기능한다. 이 때문에 n형 반도체 영역(115)은 열패턴에 대하여 자기정합적으로 형성할 수 있고, 미세한 열패턴에 대해서도 정밀도 좋게, 반도체 영역(115)을 형성할 수 있다. 즉, 소스영 역(11, 115, 303)과 드레인영역(10, 115, 304)은 동시 즉, 동일한 이온주입 공정에서 형성되므로, 대칭구조로 구성된다. 즉, 소스영역(11, 115, 303)과 드레인영역(10, 115, 304)은 동일한 불순물 프로파일을 가지도록 구성된다.
또한, 마스크로 되는 적층막(114)의 상층에는 실리콘질화막(113)이 형성되어 있기 때문에, 주입되는 불순물은 실리콘질화막(113)에서 정지되어 다결정실리콘막(111) 및 그 하층의 반도체기판(1)의 특성에 영향을 미치지 않는다. 또, 반도체영역(115)은 뒤에 설명하는 바와 같이, 소스선 또는 데이터선으로서 기능하는 소스영역(303)(11) 및 드레인영역(304)(10)으로 된다.
다음에, 200nm의 막두께의 CVD법에 의해 절연막인 실리콘산화막을 퇴적하고, 이 실리콘산화막을 이방성에칭하는 것에 의해 적층막(114)의 측면에 사이드월스페이서(116)를 형성한다(도 9).
다음에, 메모리셀부의 적층막(114) 및 사이드월스페이서(116)가 형성되어 있지 않은 영역의 반도체기판(1)을 이방성의 드라이에칭에 의해 깍고, 깊이가 0.35㎛의 홈(117)을 형성한다(도 10). 이 드라이에칭 시, 주변회로부 및 선택트랜지스터부를 덮는 포토레지스트에 더하여 적층막(114) 및 사이드월스페이서(116)가 에칭의 마스크로서 기능하기 때문에, 홈(117)을 적층막(114) 및 사이드월스페이서(116)에 대하여 자기정합적으로 가공할 수 있다. 이 때문에, 미세한 열패턴이라도 안정하게 홈(117)을 가공하여 소자분리영역을 형성할 수 있고, AND형 플래시메모리의 고집적화에 유효하다. 또한, 이 단계에서 홈(117)의 저부에 불순물을 이온주입하여 채널스토퍼영역(16)을 형성할 수 있다.
다음에, 홈(117)의 내부를 산화하여 4nm정도의 실리콘산화막(118)을 형성하고, 그후 CVD법에 의해 400nm 정도의 막두께의 CVD법으로 형성된 실리콘산화막(실리콘산화막)(119)을 피착(퇴적)시킨다(도 11).
다음에, CMP기술에 의해 절연막(119)을 연마하여 깍고, 적층막(114) 상부의 실리콘질화막(113)까지 평탄화를 행한다(도 12). 이것에 의해 절연막(119)은, 사이드월스페이서(116)사이에 매립되고, 또한 그 표면위치는 열패턴 사이 위, 메모리셀부, 소자분리영역 상에서 거의 균일하게 형성된다. 이와 같이 하여, 퇴적산화막(5)으로 이루어지는 얕은 홈 소자분리영역을 형성할 수 있다. 또한, 이 CMP기술에 의한 평탄화의 시에는 실리콘질화막(113)이 CMP의 스토퍼로서 기능하고, 평탄화의 프로세스마진을 증가할 수 있다. 또한, 주변회로부 등이 적층막(114)으로 덮여 있기 때문에, CMP공정에 의해 그부분의 반도체기판(1)의 표면이 손상 및 오염되지 않음과 동시에, 넓은 면적의 오목부의 형성을 방지하여, 평탄화의 저해로 되는 디싱(dishing)을 방지할 수 있다. 또한, 메모리셀부에 형성된 균일한 폭과 길이로, 또한 규칙 바른 패턴이 반복하여 형성된 홈(117)에만, 절연막(119)을 매립하면 되므로, CMP법으로 연마할 때의 프로세스마진을 크게 할 수 있다. 또한, 이 평탄화는 실시의 형태(5)에 나타낸 바와 같이 CMP법과 에칭법을 조합하여 행하면 좋다.
다음에, 실리콘질화막(113)을 열 인산에 의해 제거한 후, 드라이에칭에 의해 실리콘산화막(112)을 제거한다(도 13).
다음에, CVD법 등에 의해 제2의 다결정실리콘막(120)을 피착(퇴적)시키고, 핫에칭공정에 의해 제2 부유게이트전극(7)으로 되도록 가공(패터닝)한다. 이때, 주 변회로부는 보호해 둔다. 그후, 층간절연막(121)을 형성한다(도 14). 제2의 다결정실리콘막(120)에는 불순물로서 예컨대 인(P)이 도프된다.
다음에, 주변회로 및 선택트랜지스터부의 층간절연막(121), 제2의 다결정실리콘막(120) 및 다결정실리콘막(111)을 포토에칭공정에 의해 제거한다(도 15).
여기서, 절연막(119)의 표면위치는 제1 부유게이트전극(3)으로 되는 제1의 다결정실리콘막(111)의 표면위치보다도 높게 되도록 구성되고, 이것에 의해 제2 부유게이트전극(7)으로 되는 제2의 다결정실리콘막(120)은 절연막(119) 상에 연재하여 형성된다. 이것에 의해 제2 부유게이트전극(7)과, 소스·드레인영역(반도체영역(115))과의 사이의 용량을 저감할 수 있고, 메모리셀(M)의 특성을 향상할 수 있다. 즉, 제2 부유게이트전극(7)으로 되는 제2의 다결정실리콘막(120)의 아래의 절연막(119)의 표면위치는 제1 부유게이트전극(3)으로 되는 제1의 다결정실리콘막(111)의 표면위치보다도 높게 구성된다. 또한, 절연막(119)의 표면위치는 제1 부유게이트전극(3)으로 되는 제1의 다결정실리콘막(111) 사이에서 균일하게 구성된다. 또한, 절연막(119)의 표면위치는 절연막(102)의 표면위치보다도 높게 되도록 구성된다.
다음에, 주변회로부 및 선택트랜지스터부의 채널영역을 이온주입에 의해 반도체기판(1)의 주면에 형성한 후, 실리콘산화막(110)을 제거하여 반도체기판(1)의 주면을 노출시킨 후, 노출한 반도체기판(1)의 표면을 산화하여 게이트절연막(2)보다도 두꺼운 막두께의 두께 25nm정도의 실리콘산화막(109)을 형성한다. 이어서, 제3의 다결정실리콘막(122) 및 WSi2(텅스텐 실리사이드)막(123), CVD법에 의해 절연막인 실리콘산화막(124)(17)을 순차 형성한다(도 6). 제3의 다결정실리콘막(122) 및 WSi2막(123)은 제어게이트전극(301)(8)로 되는 것이다.
다음에, 포토에칭 프로세스에 의해 주변회로부의 트랜지스터의 게이트전극 및 선택트랜지스터의 게이트전극 게다가는 메모리셀의 제어게이트전극의 패턴으로 되도록 실리콘산화막(124)(17)을 가공한다. 그 후, 실리콘산화막(124)(17)을 마스크로 WSi2(123) 및 제3의 다결정실리콘막(122)을 가공한다. 이와 같이, 열패턴의 연재방향에 수직한 방향으로 패터닝되고, 행방향으로 연재하는 제어게이트전극(301)(8) 및 워드배선이 형성된다. 다음에, 메모리셀부가 개구하도록 포토레지스트를 패터닝한 후, 층간절연막(121), 제2 및 제1의 다결정실리콘막(120, 111)을 순차 가공한다. 패터닝된 WSi2막(123) 및 제3의 다결정실리콘막(122)은 주변회로의 MOS트랜지스터의 게이트전극으로서 기능한다. 또한, 패터닝된 층간절연막(121), 제2 및 제1의 다결정실리콘막(120, 111)은 각각 메모리셀(M)을 구성하는 층간절연막(15), 제2 부유게이트전극(7) 및 제1 부유게이트전극으로 된다.
다음에, 포토레지스트를 주변회로부의 MOS트랜지스터가 개구하도록 패터닝하고, 예컨대 인(P)이온을 도스량 2 ×1013atoms/cm2, 가속전압 100keV의 조건으로 기판 중에 이온주입하고, 850℃의 열확산에 의해 주변회로부의 고내압계 MOS트랜지스 터의 N형 저농도 반도체영역(125)을 형성한다. 마찬가지로 도면에서는 나타내지 않지만, 포토레지스트를 패터닝하여 주변회로부의 MOS트랜지스터 및 선택트랜지스터의 N형 저농도 반도체영역을 형성한다(도 17).
다음에, 예컨대 CVD법에 의해 200nm정도의 막두께의 절연막인 실리콘산화막을 형성하고, 이방성에칭에 의해 주변회로의 MOS트랜지스터의 게이트전극의 측면에 사이드월스페이서(126)를 형성한다. 다음에, 주변회로부 및 선택트랜지스터부가 개구하도록 포토레지스트를 패터닝하고, 예컨대 비소(As)이온을 도스량 5 ×1015atoms/cm2, 가속전압 50keV의 조건에서 기판중에 이온주입하고, N형 고농도 반도체영역(127)을 형성한다(도 18).
다음에, CVD법에 의해 실리콘산화막, 및 인유리로 이루어지는 층간절연막(128)을 형성한다. 콘택트홀에 플러그전극(129)을 형성하고, 메탈배선(130)을 형성한다. 이와 같이 하여 동일 기판 상에 주변회로부의 MOS트랜지스터와 미세 게이트의 메모리셀을 구성하는 MOS트랜지스터가 형성된다.
이상에 설명한 바와 같이, 본 실시의 형태의 AND형 플래시메모리 및 그 제조방법에서는 얕은 홈 소자분리를 메모리셀 및 선택트랜지스터에 적용하고, 게다가 전면 채널을 이용한 재기록방식의 채용에 따라 메모리셀의 반도체영역(10, 11, 115, 303, 304)을 얕은 접합으로 할 수 있음과 동시에 대칭구조로 할 수 있어, 메모리셀의 미세화가 가능하게 된다. 또한, 전면 채널을 이용한 재기록 방식의 채용에 의해 재기록스트레스에 의한 실리콘산화막의 열화를 저감할 수 있다. 게다가, 선택트랜지스터에 의한 메모리블럭의 분할에 의해 재기록시의 비선택블럭에서의 디스터브를 저감할 수 있다.
(실시의 형태 2)
실시의 형태 1에서는 선택트랜지스터의 게이트전극이 제어게이트전극의 재료에 의해 구성되어 있는 예를 설명하였지만, 본 실시의 형태에서는 부유게이트전극과 제어게이트전극의 재료에 의해 선택트랜지스터의 게이트전극을 구성할 수 있는 예를 설명한다. 또한, 선택트랜지스터의 소자분리영역의 형성이 메모리셀부의 소자분리영역의 형성과 동시에 행할 수 있는 예에 대하여 설명한다.
본 실시의 형태의 AND형 플래시메모리의 칩 전체에서의 배치 및 회로구성은 본 실시의 형태 1과 동일하기 때문에 그 설명을 생략한다.
도 20은 실시의 형태 2의 AND형 플래시메모리의 평면레이아웃의 일예를 나타낸 개념도이다. 또한, 도 21은 도 20에서의 XXI-XXI선 단면도, 도 22는 도 20에서의 XXII-XXII선 단면도, 도 23은 도 20에서의 XXIII-XXIII선 단면도이다.
도 20에 나타낸 바와 같이, 본 실시의 형태의 AND형 플래시메모리에서는 완충용 게이트(315)가 형성되어 있지 않다. 이것은 뒤에 설명하는 바와 같이, 선택트랜지스터의 게이트전극이 부유게이트전극과 제어게이트전극의 재료에 의해 구성되는 것에 의거한다.
도 21에 나타내는 바와 같이, 선택트랜지스터(SD, SS)의 게이트전극은 제1 및 제2 부유게이트전극(3, 7) 및 제어게이트전극(8)의 재료를 이용하고 있다. 또한, 소자분리(5)는 메모리부와 동일한 구조이다. 도 23에 나타내는 바와 같이 데이 터선에 평행한 단면에서는 워드선이 최소가공치수에서 등간격으로 형성되고, 제1 및 제2 부유게이트전극(3, 7) 게다가 층간절연막(15)과 워드선으로 되는 제어게이트전극(8)이 적층구조를 이루고 있다. 워드선 사이는 이온주입에 의해 도입된 P형 반도체영역(23)에 의해 분리되어 있다. 선택트랜지스터는 내부의 층간절연막(15)이 부분적으로 제거되어 부유게이트전극(7)과 제어게이트전극(8)의 도통이 이루어져 있다. 선택트랜지스터의 게이트산화막(9)의 막두께는 25nm 정도이다.
도 22에 나타내는 단면은 실시의 형태 1과 동일하기 때문에 설명을 생략한다.
다음에 도 24 내지 도 35를 이용하여 본 실시의 형태의 AND형 플래시메모리의 제조방법에 대하여 설명한다. 도 24 내지 도 35는, 실시의 형태 2의 AND형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 단면도이다. 또한, 도 24 내지 도 35에서 좌측영역이 주변회로부를 나타내고, 우측영역이 메모리셀부를 나타내는 것은 실시의 형태 1과 동일하다.
본 실시의 형태의 제조방법은, 실시의 형태 1에서의 도 8의 실리콘산화막(110)의 형성전까지의 공정과 동일하다. 따라서 그 설명은 생략한다. 다만, 이 공정까지 형성되는 소자분리영역은, 주변회로부에만 형성되고, 선택트랜지스터가 형성되는 영역에는 형성되지 않는다.
다음에, 반도체기판(1) 표면을 산화하여 20nm 정도의 열산화막(109)을 형성한다. 포토에칭기술에 의해 메모리셀부의 열산화막(109)을 제거하고, 노출한 기판의 표면을 산화하여 9.5nm의 실리콘산화막(110)을 형성한다. 이때, 주변 MOS트랜지 스터와, 도면에서는 나타내지 않지만 메모리매트 내부의 선택트랜지스터부의 열산화막(109)의 막두께는 25nm로 된다. 실리콘산화막(110)은 터널산화막(2)으로 되고, 열산화막(109)은 주변회로의 트랜지스터 및 선택트랜지스터의 게이트절연막으로 된다.
다음에, 제1의 다결정실리콘막(111), CVD법으로 형성된 실리콘산화막(112) 및 실리콘질화막(113)을 순차 피착(퇴적)시켜 적층막(1114)을 형성한다. 그후, 포토에칭프로세스에 의해 다결정실리콘막(111)이 메모리셀에서는 제1 부유게이트전극으로 되도록, 또한 주변회로부에서는 MOS트랜지스터의 게이트전극으로 되도록 적층막(114)을 드라이에칭에 의해 가공한다.
다음에, 포토레지스트를 주변회로부의 MOS트랜지스터가 개구하도록 패터닝하고, 예컨대 인(P)이온을 도스량 2 ×1013atoms/cm2, 가속전압 100keV의 조건에서 기판 중에 이온주입하고, 900℃의 열확산에 의해 주변회로부의 고내압계 MOS트랜지스터의 N형 저농도 반도체영역(125)을 형성한다. 마찬가지로 도면에서는 나타내고 있지 않지만, 포토레지스트를 패터닝하여 선택트랜지스터의 N형 저농도 반도체영역을 형성한다. 그후, 포토레지스트를 메모리셀부가 개구하도록 패터닝하고, 예컨대 비소(As)이온을 도스량 5 ×1015atoms/cm2, 가속전압 50keV의 조건으로 기판 중에 이온주입하여 메모리셀의 반도체영역(115)을 형성한다(도 25).
그 후, CVD법에 의해 200nm의 막두께의 절연막인 실리콘산화막을 형성하고, 이 실리콘산화막을 이방성에칭하여 패터닝된 적층막(114)의 측면에 사이드월스페이 서(116)를 형성한다. 다음에, 주변회로부가 개구하도록 포토레지스트를 패터닝하고, 예컨데 비소(As)이온을 도스량 5 ×1015atoms/cm2, 가속전압 50keV의 조건에서 기판 중에 이온주입하고, 주변회로 및 선택 MOS의 트랜지스터의 N형 고농도 반도체 영역(127)을 형성한다(도 26).
다음에, 메모리셀부 및 선택트랜지스터부에서는 게이트전극 사이의 기판영역을 이방성의 드라이에칭에 의해 깍고, 깊이 약 0.35㎛의 홈(117)을 사이드월스페이서(116)에 대하여 자기정합적으로 형성한다(도 27). 홈(117) 안을 산화하여 4nm정도의 실리콘산화막(118)을 형성하고, 그후 CVD법에 의해 400nm의 막두께의 절연막인 실리콘산화막(119)을 피착(퇴적)시킨다(도 28). 홈(117)의 형성 및 실리콘산화막(118), 실리콘산화막(119)의 형성은 홈(117)이 선택트랜지스터부에도 형성되는 것을 제외하고 실시의 형태 1의 경우와 동일하다.
다음에, 실시의 형태 1과 마찬가지로, CMP 기술에 의해 실리콘산화막(119)을 깍고 게이트전극(111) 상부의 실리콘질화막(113) 까지 평탄화를 행하여, 사이드월스페이서(116) 사이에 실리콘산화막(119)을 매립한다(도 29). 실리콘질화막(113)을 열인산에 의해 제거한 후, 포토에칭프로세스에 의해 메모리셀부가 개구하도록 포토레지스트를 패터닝하고, 드라이에칭에 의해 실리콘산화막(112)을 제거한다(도 30). 이와 같이 메모리셀부의 실리콘산화막(112)만을 제거하는 것으로, 주변회로부의 실리콘산화막(112)을 남길 수 있고, 뒤에 설명하는 제2의 다결정실리콘막(120)의 에칭 시에, 주변회로부의 다결정실리콘막(111)을 보호할 수 있다.
다음에, 제2의 다결정실리콘막(120)을 피착(퇴적)시키고, 포토에칭공정에 의해 제2 부유게이트전극(7)으로 되도록 가공한다(도 31). 이 때, 주변회로부는 커버하여 둔다. 그후, 층간절연막(121)을 형성한 후, 도면에는 나타내지 않지만 선택트랜지스터의 층간절연막(121)의 일부를 포토에칭공정에 의해 제거한다(도 32). 이와 같이 선택트랜지스터의 층간절연막(121)의 일부를 제거하는 것에 의해, 뒤에 설명하는 제어게이트전극(8)과 제2 부유게이트전극(7)을 전기적으로 접속할 수 있다.
다음에, 제3의 다결정실리콘막(122) 및 WSi2막(123), CVD법에 의한 실리콘산화막(124)을 순차 형성한다(도 33).
다음에, 포토에칭프로세스에 의해 메모리셀의 제어게이트전극으로 되도록 절연막인 실리콘산화막(124)을 가공하고, 게다가 패터닝된 실리콘산화막(124)을 마스크로 WSi2막(123), 제3의 다결정실리콘(122), 층간절연막(121), 제2 및 제1의 다결정실리콘막(120, 111)을 순차 가공한다(도 34). 이 때, 주변회로부에서는 CVD법으로 형성된 실리콘산화막(112)이 있기 때문에 게이트전극(111)은 에칭되지 않는다.
다음으로, 도 23에 나타내는 바와 같이 포토레지스트를 패터닝한 후, 예컨대 인(P)이온을 도스량 2 ×1013atoms/cm2, 가속전압 50keV의 조건으로 기판중에 이온주입하여 선택트랜지스터의 N형 저농도 반도체영역(21)을 형성한다. 게다가, 예컨대 보론(B)이온을 도스량 1 ×1013atoms/cm2 의 조건에서 기판중에 이온주입하여 워드선 사이의 기판영역에 P형 저농도 반도체영역(23)을 형성하고, 열방향(비트선 방 향)의 소자분리를 행한다. 그후, CVD법으로 형성된 실리콘산화막의 형성 및 이방성드라이에칭에 의해 게이트전극 측면에 사이드월스페이서(20)를 형성한다. 게다가 포토레지스트를 패터닝하고, 예컨대 비소(As)이온을 도스량 1 ×1015atoms/cm2, 가속전압 50keV의 조건에서 기판 중에 이온주입하여 선택트랜지스터의 N형 고농도 반도체영역(22)을 형성한다.
게다가 도 35에 나타내는 바와 같이, CVD법에 의한 실리콘산화막 및 인 유리로 이루어지는 층간절연막(128)의 형성, 콘택트홀 내에 플러그전극(129)의 형성, 메탈배선(130)의 형성공정을 거쳐 동일 기판상에 주변회로부의 MOS트랜지스터와 미세 게이트 MOS트랜지스터가 형성된다.
상기한 다결정실리콘 게이트가공에서는 하층의 다결정실리콘(3)의 가공으로 채널폭이 정의되며, 상층의 절연막(17) 및 WSi2/다결정실리콘막으로 이루어지는 다층막(8)의 가공에 의해, 트랜지스터의 채널길이가 정의된다.
이상 나타낸 바와 같이, 본 실시의 형태에서는 상기한 실시의 형태 1의 효과에 더하여 고내압 MOS트랜지스터의 불순물 반도체 영역을 형성한 후, 메모리 불순물 반도체영역의 형성을 행함으로써, 미세 게이트를 가지는 메모리셀에 대하여 불필요한 불순물 반도체영역의 늘어남을 방지하고, 미세 게이트영역에서의 동작의 안정화가 가능하게 된다. 또한, 선택트랜지스터는 메모리의 부유게이트전극 및 제어게이트전극재료에 의해 구성되기 때문에, 제1의 실시예에서 나타낸 게이트를 분리 형성하기 위한 영역이 불필요하게 되어 면적의 저감을 행할 수 있다.
(실시의 형태 3)
본 발명의 제3의 실시의 형태를 도 36 내지 도 42를 이용하여 설명한다. 도 36 내지 도 42는 실시의 형태 3의 AND형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 단면도이다. 또한, 도 36 내지 도 42에서 좌측영역이 주변회로부를 나타내고, 우측영역이 메모리셀부를 나타내는 것은 실시의 형태 1과 동일하다.
실시의 형태 2에서는 주변회로부에 있는 MOS트랜지스터의 게이트전극은 제1의 다결정실리콘막으로만 형성되어 있지만, 본 실시의 형태 3에 나타내는 제2의 다결정실리콘막, 제3의 다결정실리콘막 및 WSi2 막을 전극배선으로서 더할 수 있다.
도 36에 나타낸 바와 같이, 실시의 형태 2와 동일하게 반도체기판(1) 상에 소자분리영역(102)의 형성, 웰(195)의 형성, 게이트산화막(2)의 형성을 행한 후, 논도프(non-doped)의 다결정실리콘막(111)과 실리콘질화막(113)을 피착(퇴적)시킨다. 다음으로, 포토에칭프로세스에 의해 메모리셀부에서는 제1 부유게이트전극(3)으로 되도록, 주변회로부에서는 MOS트랜지스터의 게이트전극으로 되도록 다결정실리콘막(111) 및 상부 실리콘질화막(113)을 가공한다. 그후, 실시의 형태 2와 마찬가지로 주변회로의 저농도 반도체영역(125), 이어서 메모리셀부의 반도체영역(115), 사이드월스페이서(116)를 형성한다. 또한, 실시의 형태 2와 동일하게 주변회로부의 고농도 반도체 영역(127)을 순차 형성한다.
다음에, 도 37에 나타낸 바와 같이, 실시의 형태 2와 동일하게 메모리셀부만 사이드월스페이서(116)에 자기정합적으로 기판에치를 행하고 홈(117)을 형성한다. 그후 실리콘산화막(118)을 형성하고, CVD법에 의해 400nm의 막두께의 절연막인 실리콘산화막(119)를 피착(퇴적)시킨 후, CMP기술에 의해 실리콘산화막(119)를 깍고 게이트전극(111) 상부의 실리콘질화막(113)까지 평탄화를 행하여, 사이드월스페이서(116)사이에 실리콘산화막(119)을 매립한다.
다음에, 실리콘질화막(113)을 열인산에 의해 제거한 후, 도 38에 나타낸 바와 같이 제2의 다결정실리콘막(120)을 피착(퇴적)시키고, 포토에칭공정에 의해 제2 부유게이트전극(7)으로 되도록 가공한다. 이 때 주변회로부는 커버해 둔다. 그 후, 층간절연막(121)을 피착(퇴적)하고, 주변회로부의 트랜지스터 및 선택트랜지스터의 게이트전극 상의 층간절연막(121)에 부분적으로 개구를 형성한다(도 39). 개구의 형성에는 예컨대 포토에칭기술을 이용할 수 있다. 게다가, 제3의 다결정실리콘막(122) 및 WSi2막(123), CVD법에 의해 실리콘산화막(124)을 순차 형성한다(도 40).
다음에, 포토에칭프로세스에 의해 메모리의 제어게이트전극으로 되도록, 또 선택트랜지스터부 및 주변회로부에서는 게이트전극으로 되도록 실리콘산화막(124)을 가공한다. 여기서 상기 가공에서는 도 41에 나타내는 바와 같이 주변회로부의 게이트전극(111)을 덮도록 가공한다. 패터닝된 실리콘산화막(124)을 마스크로 WSi2막(123), 제3의 다결정실리콘(122), 층간절연막(121), 제2 및 제1의 다결정실리콘막(120, 111)을 순차 가공한다.
이후는 도 42에 나타낸 바와 같이, 실시의 형태 2와 마찬가지로 선택트랜지스터의 불순물 반도체 영역을 형성한 후, CVD법에 의해 실리콘산화막 및 인유리로 이루어지는 층간절연막(128) 형성, 콘택트홀에 플러그전극(129)형성, 메탈배선(130)의 형성공정을 거쳐 동일 기판상에 주변회로부의 MOS트랜지스터와 미세 게이트 MOS트랜지스터가 형성된다.
이상에 나타낸 바와 같이, 본 실시의 형태에서는 주변회로부에 있는 MOS트랜지스터의 게이트전극(111) 상에 전기적으로 접속된 제2, 제3의 다결정실리콘막 및 WSi2막이 배선재료로서 배치되기 때문에, 게이트배선의 저저항화를 실현할 수 있다.
(실시의 형태 4)
본 발명의 제4의 실시의 형태를 도 43 내지 도 49를 이용하여 설명한다. 도 43 내지 도 49는 실시의 형태 4의 AND형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 단면도이다. 또한 도 43 내지 도 49에서 좌측영역이 주변회로부를 나타내고, 우측영역이 메모리셀부를 나타내는 것은 실시의 형태 1과 동일하다.
실시의 형태 2 및 실시의 형태 3에서는 메모리셀 및 메모리매트 내의 선택트랜지스터의 게이트전극은 얕은 홈 소자분리에 대하여 오프셋된 구조이지만, 주변회로의 게이트전극은 소자분리영역에 접하는 구조이었다. 본 실시의 형태 4에서는 주변회로의 게이트전극을 소자분리영역에 대하여 오프셋하는 구조를 이용하고 있다.
도 43에 나타내는 바와 같이 P형 반도체기판(1) 상을 산화하여 20nm의 실리콘산화막(109)을 형성한 후, 포토에칭기술에 의해 메모리셀부만 실리콘산화막을 제거한다. 다음으로, 산화에 의해 9.5nm의 실리콘산화막(110)을 형성한다. 이때, 주변회로부에서는 25nm의 산화막두께로 된다. 실리콘산화막 표면에 제1의 다결정실리 콘막(150) 및 실리콘질화막(151)을 순차 피착(퇴적)시킨다. 그 후, 메모리셀부에서는 제1 부유게이트전극으로 되도록, 또한 주변회로부에서는 소자분리로 되는 영역의 전극재료가 제거되도록 패터닝한다. 다음으로, 포토레지스트를 메모리셀부가 개구하도록 패터닝하고, 예컨대 As이온을 도스량 5 ×1015atoms/cm2, 가속전압 50keV의 조건으로 기판중에 이온주입하여 메모리셀의 반도체영역(115)을 형성한다.
그후, 예컨대 CVD법에 의해 6nm정도의 막두께의 실리콘질화막 및 200nm의 막두께의 실리콘산화막을 형성하고, 이방성에칭에 의해 게이트전극의 측면에 사이드월스페이서(152)를 형성한다. 이와 같이 6nm정도의 막두께의 실리콘질화막을 게이트전극의 측벽부에 형성함으로써, 게이트전극 단부에서의 게이트절연막의 막두께의 증가를 방지할 수 있다. 이 결과, 미세한 게이트길이의 가공이 가능하게 되어, 고집적화를 실현할 수 있다.
다음으로, 도 44에 나타낸 바와 같이, 다결정실리콘막(150) 및 실리콘질화막(151)과 사이드월스페이서(152)에 덮여 있지 않은 반도체기판(1)을 이방성의 드라이에칭에 의해 깍고, 깊이 약 0.35㎛의 홈을 사이드월스페이서(152)에 대하여 자기정합적으로 형성한 후, 산화를 행하는 홈부분에 20nm정도의 실리콘산화막(153)을 형성한다. 그후, CVD법에 의해 절연막인 실리콘산화막(154)을 피착(퇴적)시킨 후, CMP기술에 의해 실리콘산화막을 깍고 게이트전극 상부의 실리콘질화막(151)까지 평탄화를 행하여, 사이드월스페이서(152)사이에 매립된 실리콘산화막(154)을 형성한다. 이와 같이 하여 실리콘산화막(154)으로 이루어지는 분리영역을 형성할 수 있 다. 여기서 형성된 분리영역은, 앞에 설명한 실시의 형태 1∼3과 상위하여 주변회로영역에서도 동시에 형성된다.
다음으로, 도 45에 나타낸 바와 같이 실리콘질화막(151)을 열인산에 의해 제거한 후, 예컨대 CVD법에 의해 전면에 제2의 다결정 실리콘산화막(120)을 피착(퇴적)시키고, 포토에칭공정에 의해 메모리셀부에서는 제2 부유게이트전극(7)으로 되도록 가공함과 동시에 주변회로부는 커버해둔다.
그후, 실리콘산화막/실리콘질화막/실리콘산화막/실리콘질화막으로 이루어지는 층간절연막(121)을 피착(퇴적)시킨다. 다음으로, 포토에칭공정에 의해 주변회로의 트랜지스터 및 도시하지 않는 선택트랜지스터의 게이트전극으로 되는 부분의 층간절연막(121)을 부분적으로 제거한다.
다음으로, 도 46에 나타낸 바와 같이 층간절연막(121) 상에 제3의 다결정실리콘막(122), WSi2막(123), CVD법에 의한 실리콘산화막(124)을 순차 형성한다.
다음으로, 도 47에 나타낸 바와 같이 포토에칭공정에 의해 메모리셀부에서는 제어게이트전극으로 되도록, 주변회로부에서는 게이트전극으로 되도록 실리콘산화막(124)을 패터닝가공한다. 그후, 실리콘산화막(124)을 마스크로 WSi2막(123), 제3의 다결정실리콘막(122), 층간절연막(121), 제1, 제2의 다결정실리콘막(111, 120)을 에칭에 의해 순차 제거한다. 이와 같이 하여 형성된 게이트전극은 메모리셀부에서는 부유게이트전극 및 제어게이트전극으로 되고, 주변회로부 및 선택트랜지스터의 부분에서는 게이트전극으로 된다. 주변회로부의 트랜지스터 및 선택트랜지스터 의 게이트전극은 층간절연막(121)에 개구한 부분에서 제3의 다결정실리콘막(122)과 제2의 다결정실리콘막(120)이 전기적으로 접속되어 있다.
다음으로, 도 47에 나타내는 바와 같이 포토레지스트를 주변회로부의 MOS트랜지스터부가 개구하도록 패터닝하고, 예컨대 인(P)이온을 도스량 2 ×1013atoms/cm2, 가속전압 100keV의 조건에서 기판중에 이온주입하고, 850℃의 열확산에 의해 주변의 고내압 MOS트랜지스터부의 N형 저농도 반도체영역(125)을 형성한다. 이어서, 포토레지스트를 패터닝하여 선택트랜지스터를 포함하는 저내압계의 N형 저농도 반도체영역을 형성한다.
그후, 도 48에 나타내는 바와 같이 CVD법에 의해 절연막인 실리콘산화막을 피착(퇴적)시켜 이방성의 드라이에칭에 의해 게이트측면에 사이드월스페이서(116)를 형성한다. 다음으로 포토레지스트를 주변회로부가 개구하도록 패터닝하고, 예컨대 As이온을 도스량 5 ×1015atoms/cm2, 가속전압 50keV의 조건으로 기판중에 이온주입하여 MOS트랜지스터부 및 선택트랜지스터의 N형 고농도 반도체영역(127)을 형성한다.
이후는 도 49에 나타내는 바와 같이 CVD법에 의한 실리콘산화막 및 인유리로 이루어지는 층간절연막(128)의 형성, 콘택트홀 내의 플러그전극(미도시됨)의 형성, 메탈배선(130)의 형성공정에 의해 모든 트랜지스터의 게이트전극은 소자분리영역과 오프셋한 구조가 얻어진다.
본 실시의 형태에서는 메모리셀의 불순물 반도체영역을 형성한 후, 주변회로 부의 불순물 반도체영역의 형성을 행하고 있다.
(실시의 형태 5)
실시의 형태 1 내지 실시의 형태 4에서는 메모리셀의 소자분리가 메모리셀의 부유게이트전극을 가공한 후에 자기정합적으로 형성되는 구조에 대하여 설명하였지만, 본 실시의 형태 5의 AND형 플래시메모리에서는 메모리셀의 게이트전극을 형성하기 전에 소자분리영역이 형성되는 점이 상술한 실시의 형태와 다르다. 또한, 실시의 형태 1 내지 실시의 형태 4에서는 메모리에 2치(1비트)의 정보를 기억하는 방식이었던 것에 비하여, 본 실시의 형태 5에서는 하나의 메모리셀에 4치(2비트)의 정보를 기억하는 소위 다치논리기억의 회로방식을 채용한 점이 다르다.
본 실시의 형태의 AND형 플래시메모리 즉, 다치논리기억방식의 AND형 플래시메모리의 평면구조에 대해서 실시의 형태 1의 도 1을 이용하여 설명한다.
본 실시의 형태의 AND형 플래시메모리에는, 실시의 형태 1과 마찬가지로 메모리어레이(MEMARRAY), 래치회로(LATCH) 및 열디코더(XDEC)가 구비되어 있다. 메모리어레이(MEMARRAY)에는 행 및 열로 이루어지는 매트릭스 형태로 배치된 메모리셀을 가진다. 메모리셀의 행방향으로는 복수개의 워드선이 연재되고, 열방향으로는 복수개의 데이터선이 연재된다. 적어도 한개의 워드선에는 8k개의 메모리셀이 접속되어 있다. 본 실시의 형태의 AND형 플래시메모리는 메모리셀 1개에 대하여 2비트의 기억용량을 가지기 때문에, 8k개의 메모리셀에 대하여 2k바이트분의 기억용량을 가진다. 적어도 한개의 워드선은 어드레스입력(Ax)에 의해 선택된다. 열방향의 어드레스 즉, 적어도 한개의 데이터선에는 16k개의 메모리셀이 접속된다. 즉, 본 실 시의 형태에서는 워드선의 개수가 16K개이다. 본 실시의 형태의 AND형 플래시메모리의 기억용량은 2k ×16k 바이트 = 32M바이트(256M비트)로 된다. 래치회로(LATCH)는 8k개(2k바이트)분의 길이를 가진다.
제어회로(CNTRL)에 외부로부터 입력되는 신호, 열디코더(XDEC) 및 행게이트(YGATE)에 입력되는 어드레스신호 등에 대해서는 실시의 형태 1과 동일하다. 또한, 데이터입출력의 회로 및 행방향의 메모리셀 선택회로에 대해서도 실시의 형태 1과 동일하다. 게다가, 비트선전압 제어회로(DISCHARGE), 내부전압 발생회로(CPC)에 대해서도 실시의 형태 1과 동일하다. 이때문에 그들의 설명을 생략한다.
본 실시의 형태의 AND형 플래시메모리셀의 회로구성은, 실시의 형태 1의 도 2와 동일하며, 또한 각 부재의 접속 등에 대해서도 실시의 형태 1과 동일하다. 따라서, 그 설명을 생략한다.
다음으로, 본 실시의 형태의 AND형 플래시메모리의 다치논리 기억방식에 대하여 설명한다.
본 실시의 형태의 AND형 플래시메모리에서는 기록과 소거후의 문턱치의 설정을 종래의 AND형 방식에서 변경하고 있다. 정보기록을 터널산화막을 통하여 반도체 기판으로부터 주입된 전자의 유무에 따라 행하는 것은 종래와 같지만, 전자의 방출에 의해 정보를 기록하는 방식에서는 방출후의 트랜지스터의 문턱치 전압의 편차가 크게 되어 문턱치 윈드가 좁은 다치방식에는 타당하지 않다. 그래서, 본 실시의 형태의 AND형 플래시메모리에서는 기판으로부터의 전자주입에 의해 정보를 기록하는 방식으로 하고, 문턱치를 균일하게 하여 문턱치 윈드가 좁은 다치방식에 적합한 것 으로 하였다. 따라서, 정보의 기록이 행해진 경우 즉, 부유게이트전극에 전자가 주입된 경우에는 그후의 트랜지스터의 문턱치 전압은 높게 되고, 한편 정보가 소거된 경우 즉 전자를 방출한 경우에는 그후의 문턱치 전압은 낮게 된다.
도 50은 전자의 주입량에 따라 문턱치가 달라지는 모양을 나타낸 개념도이며, 종축에는 문턱치를 횡축에는 횟수를 나타낸다. 제어게이트전극에 기록제어전압으로서 3 종류의 전압 예컨대 15, 16, 17V를 일정시간 인가하면, 그 전압에 따른 전하량의 전자가 기판으로부터 부유게이트전극에 주입된다. 이 전하량의 상위에 따라 트랜지스터의 문턱치전압이 다르고, 이것을 나타낸 것이 도 50이다. 도 50에서는 전하량의 상위에 따른 각 문턱치전압은 각각 2.8V, 3.4V, 5V에 피크를 가지는 분포로서 예시되어 있다. 한편, 전자를 방출한 경우의 문턱치는, 1.5V에 피크를 가지도록 분포한다. 따라서, 부유게이트전극에 축적된 전자의 상태 즉 문턱치가 상위한 상태는 명확하게 구별할 수 있고, 각 상태는 예컨대 2.4V, 3.2V, 4.0V를 기준전압으로 한 메모리셀의 트랜지스터의 ON/OFF를 알림으로써 논리적으로 구별할 수 있다. 이와 같은 구별 가능한 각 상태를 2비트의 4개의 상태(00, 01, 10, 11)에 대응시키고, 하나의 메모리셀에서 2비트분의 기억이 가능하게 된다. 여기서는 전자가 방출된 상태(문턱치의 피크가 1.5V)를 '11'에, 문턱치의 피크가 2.8V인 상태를 '10'에, 문턱치의 피크가 3.4V인 상태를 '00'에, 문턱치의 피크가 5V인 상태를 '01'에 대응시킬 수 있다.
다음으로, 메모리셀에 기억되는 데이터의 판독, 기록 및 소거의 동작에 대하여 설명한다. 도 51은 본 실시의 형태에서 행해지는 데이터의 판독, 기록 및 소거 의 동작의 시의 메모리셀에 인가되는 제어전압을 메모리셀의 개념도와 함께 나타낸 도표이다. 또한, 표 2는 본 실시의 형태에서 행해지는 데이터의 판독, 기록 및 소거의 동작 시의 도 2에서의 각 부재의 동작상태를 나타낸 동작표이다.
Figure 112005069958411-pat00002
우선, 메모리셀에 기억된 데이터의 소거동작에 대하여 설명한다. 이하의 소거동작의 설명에서는 선택된 블럭(예컨대 도 2에서의 BL1)의 동작에 대하여 설명한다.
도 51의 소거의 란에 나타낸 바와 같이, 메모리셀의 소스영역 및 드레인영역 및 기판에 2.0V를 인가함과 동시에, 선택된 워드선(선택워드)인 제어게이트전극에 -16V를 인가하고, 한편 선택되어 있지 않은 워드선(비선택워드)에는 Vss(0V)를 인가한다. 이와 같은 상태는 선택워드를 도 2에서의 W11으로 하고, 비선택워드를 도 2에서의 W12로 하면, 표 2의 소거의 란에 기재한 바와 같이 각 부재의 전압을 유지하도록 하여 실현할 수 있다.
즉, 선택트랜지스터(SS11, SS12, SD11, SD12)의 게이트(SiS1, SiD1)에 3.3V를 인가하여 이것에 접속된 모든 선택트랜지스터를 온상태로 함과 동시에 글로벌데이터선(GD1, GD2) 및 공통소스선(Vs2)의 전위를 2V로 유지하여 로컬데이터선(D11, D12) 및 로컬소스선(S11, S12)의 전압을 2V로 한다. 또한, XDEC1에 의해 선택된 워드선(W11)에는 -16V, 비선택의 워드선(W12)에는 0V의 전압을 일정시간 인가한다. 이 때 P형 웰영역에는 2V, 그 하부의 N형 웰영역에는 3V이상의 전압을 인가해둔다.
이와 같은 상태로 둔 메모리셀의 부유게이트전극에 축적된 전자는 이하와 같은 동작을 행한다. 즉, 워드선(W11)에 접속된 모든 메모리셀의 부유게이트전극에 축적된 전자는 기판과 제어게이트전극과의 사이의 전위차(18V)에 따른 전계의 작용을 받아, 부유게이트전극으로부터 기판에 방출된다. 한편, 비선택의 워드선(12)에 접속된 메모리셀에서는 W12가 0V이기 때문에, 부유게이트전극의 전자에는 기판으로 방출하고자하는 전계가 걸리지 않고, 그 전자의 유지상태가 유지된다. 즉, W11에 접속된 모든 메모리셀에 대해서는 소거동작이 행해지고, W12에 접속된 모든 메모리셀에 대해서는 정보는 재기록되지 않는다. 이 소거동작에 의해 선택된 워드선(W11) 상의 메모리셀의 문턱치 전압은 낮게 되고, 문턱치전압의 값은 1.5V부근에 피크를 갖는 분포로 된다.
또한, SiS1 및 SiD1에 0V를 인가하여 이것에 접속된 모든 선택 트랜지스터를 오프상태로 하고, D11, D12 및 S11, S12를 플로팅 상태로 함과 동시에 기판전위를 2V로 해도 된다. 이와 같은 상태라도 W11에 접속된 모든 메모리셀에 대해서는 소거동작이 행해지고, W12에 접속된 모든 메모리셀에 대해서는 정보는 재기록되지 않는다.
또한 이와 같은 소거동작에서는, 부유게이트전극으로부터의 전자의 방출이 뒤에 설명하는 터널산화막의 전면에서 행해진다. 이때문에, 국소적인 터널전류의 경로를 마련할 필요가 없이 메모리셀 미세화 및 AND형 플래시메모리의 고집적화가 가능하게 된다. 또한, 터널전류에 의한 터널산화막의 열화를 최소한으로 억제할 수 있어, AND형 플래시메모리의 신뢰성을 향상할 수 있다.
또한, 비선택의 메모리블럭(예컨대 BL2)에 대해서는 SiS2 및 SiD2에 0V를 인가하여 이것에 접속된 모든 선택트랜지스터를 오프상태로 하고, D21, D22 및 S21, S22를 플로팅상태로 함과 동시에, 워드선(W21, W22)에 0V를 인가하여 정보의 재기록을 행하지 않도록 한다.
다음에, 메모리셀에 데이터를 기록하는 동작에 대하여 설명한다. 이하의 기록동작의 설명에서는 선택된 블럭(예컨대 도 2에서의 BL1)의 동작에 대하여 설명한다.
도 51의 기록의 란에 나타낸 바와 같이, 선택워드선에는 14.9V∼17V의 범위의 3종류의 전압을 인가하는 한편, 비선택워드선에는 4.5V의 전압을 인가한다. 또한, 선택워드선에 접속된 메모리셀의 소스영역을 OPEN 상태로 하고, 비선택워드선에 접속된 메모리셀의 소스영역을 Vss(0V)로 유지한 상태에서, 기록될 대상의 메모리셀이 접속된 데이터선(기록데이터)은 Vss(0V)로 유지함과 동시에, 기록될 대상이 아닌 메모리셀이 접속된 데이터선(비기록데이터)에는 6.5V의 전압을 인가한다. 이와 같은 상태는 선택된 메모리셀을 도 2에서의 M11으로 하고, 비선택의 메모리셀을 그외의 메모리셀(M12, M21, M22)로 하면, 표 2의 기록의 란에 기재된 바와 같은 전압으로 각 부재의 전압을 유지하여 실현할 수 있다.
즉, 선택트랜지스터(SD11, SD12)의 게이트(SiD1)에 10V를 인가하여 SD11 및 SD12를 온상태로 함과 동시에, 글로벌데이터선(GD1, GD2)의 전압을 각각 0V 및 6.5V로 유지한다. 이것에 의해 선택된 메모리셀(M11)의 데이터선(D11)(기록데이터선)의 전압을 SD11을 통한 GD1의 전압 즉 0V로 하고, 비선택의 메모리셀이 접속된 데이터선(D12)(비기록데이터선)의 전압을 SD12를 통한 GD2의 전압 즉 6.5V로 한다. 또한, 선택트랜지스터(SS11, SS12)의 게이트(SiS1)에는 0V를 인가하여 SS11 및 SS12를 오프상태로 하고, 이것에 의해 소스선(S11 및 S12)을 플로팅상태(OPEN)로 한다. 또한, S11 및 S12는 Vss(0V)로 유지되어도 좋다. 게다가 XDEC1에 의해 선택된 워드선(W11)에는 14.9V∼17V의 범위의 3종류의 전압을 순차 일정시간 인가하는 한편, 비선택 워드선에는 4.5V의 전압을 인가해둔다. 이 때 P형 웰영역에는 0V의 전압을 인가해둔다.
이와 같은 상태로 둔 선택된 메모리셀(M11)의 부유게이트전극에는 워드선(W11)의 전압에 따른 전하량의 전자가 주입되고, 기억되는 정보는 W11의 3종류의 전압과 기록되지 않은 상태의 4개의 상태에 따라 구분된다. 또한, W11에 14.9V∼17V의 전압이 인가되어 부유게이트전극에 전자가 주입될 때에는, 소스영역이 OPEN상태이며 드레인영역(데이터선)이 0V이기 때문에, 터널산화막의 하부전면에 전자채 널이 형성되어 터널전류는 터널산화막의 전면에 있어서 흐르게 된다. 이 결과, 터널전류를 주입하기 위한 국소적인 영역을 설치할 필요가 없이, 메모리셀의 미세화가 도모되고, AND형 플래시메모리의 고집적화를 실현할 수 있다. 또한, 터널전류의 전류밀도를 작게 하여 터널산화막의 열화를 억제하고, AND형 플래시메모리의 신뢰성을 향상할 수 있다.
한편, 비선택의 메모리셀에서는 워드선(제어게이트전극)과 기판과의 사이에 큰 전압은 걸리지 않고, 터널전류가 흘러 전자가 주입되지 않는다. 이것에 의해 비선택 메모리셀의 정보는 유지된다. 또한, 소스영역측의 선택트랜지스터(SS11, SS12)를 오프상태로 하는 것으로 비선택메모리의 드레인영역(확산층)(D12)에 인가된 6.5V가 소스영역(확산층)(S12)을 단시간에 충전하고, 채널영역 전면에 반전층이 형성된다. 따라서, 이 부분의 터널산화막에 고전계는 인가되지 않는다. 이때문에, 비선택메모리셀의 불필요한 기록동작이 방지되고, 또 소스영역과 드레인영역의 전압이 동일하게 되므로, 드레인내압을 확보할 필요가 없다. 이 방식에서는 소스/드레인간 내압이 낮게 되는 미세 게이트에서도 메모리동작이 가능하게 되고, 이 부분의 드레인 내압을 확보할 필요는 없다. 즉, 소스영역과 드레인영역을 분리하여 만들 필요가 없이 얕은 접합으로, 동시에 대칭구조로 구성할 수 있으므로, 이온주입, 열처리 등의 프로세스 용이하게 하며, 그리고 프로세스마진을 저감할 수 있음과 동시에, 메모리셀사이즈를 작게 할 수 있다.
또한, 선택메모리셀의 반도체 영역(소스영역 또는 드레인영역)과 인접하는 비선택메모리셀의 반도체영역과의 사이에는 6.5V의 전위차가 발생하고, 이때 워드 선의 전압은 최고로 17V가 인가되므로, 메모리셀의 소자분리내압은 18V 이상 필요하게 된다. 또한 선택트랜지스터에서도 선택셀과 비선택셀과의 사이에 약 6.5V의 전위차가 발생하고, 선택트랜지스터의 게이트에는 10V가 인가된다. 이 때문에 선택트랜지스터의 소자분리내압은 12V 이상이 필요하게 된다. 그러나, 본 실시의 형태의 AND형 플래시메모리에서는 뒤에 설명하는 바와 같이 절연막이 매립된 얕은 홈 소자분리에 의해 메모리셀이 분리되어 있기 때문에, 상기의 필요내압은 확보된다.
다음으로, 기록동작의 시퀀스에 대하여 설명한다. 도 52는 기록시퀀스의 일예를 나타낸 플로차트이다.
우선, 기록데이터를 래치회로(LATCH)에 래치한다(스텝 A). 다음으로, '01'데이터에 대하여 기록을 행한다(스텝 B). '01'데이터는 상기한 바와 같이 5V 부근에 피크를 가지는 문턱치 분포로서 기록되지만, 어느 정도의 분포가 있기 때문에, 정상적으로 기록되었는지 여부를 검증(베리파이)한다(스텝 C). 검증의 전압은 4.5V로 한다. 이 때 정상적으로 기록되어 있지 않은 경우(Fail)에는 스텝 B 로 되돌려 재차 '01' 데이터에 대하여 기록을 행한다.
스텝 C에서 정상적으로 '01'데이터가 기록된 것이 검증된 경우에는, 다음으로 '00'데이터에 대하여 기록을 행한다(스텝 D). '00'데이터는 상기한 바와 같이 3.6V 부근에 피크를 가지는 문턱치분포로서 기록되지만, 어느 정도의 분포가 있기 때문에, 정상적으로 기록되었는지 여부를 검증(베리파이)한다(스텝 E). 검증의 전압은 3.6V로 한다. 이 때 정상적으로 기록되어 있지 않은 경우(Fail)에는 스텝 D로 되돌려 재차 '00'데이터에 대하여 기록을 행한다.
스텝 E에서 정상적으로 '00'데이터가 기록된 것이 검증된 경우에는 다음으로 '10'데이터에 대하여 기록을 행한다(스텝 F). '10'데이터는 상기한 바와 같이 2.8V 부근에 피크를 가지는 문턱치 분포로서 기록되지만, 어느 정도의 분포가 있기 때문에 정상적으로 기록되었는지 여부를 검증(베리파이)한다(스텝 G). 검증의 전압은 2.8V로 한다. 이 때 정상적으로 기록되어 있지 않은 경우(Fail)에는 스텝 F로 되돌려 재차 '10'데이터에 대하여 기록을 행한다.
다음으로, 모든 비트에 대하여 약한 기록을 행한다(스텝 H). 이것에 의해 모든 비트가 기록된다.
다음으로 에러틱(erratic) 및 디스터브(disturb)의 검출을 행한다. 우선, '11'워드의 디스터브검출을 행하고(스텝 I), 다음으로 '10'워드의 에러틱검출을 행하며(스텝 J), 다음에 '00'워드의 에러틱검출을 행한다(스텝 K). 각각의 검출전압은 2.1V, 3.1V, 3.9V이다. 상기 스텝 I∼K에서 에러틱 또는 디스터브가 검출된 경우(Fail)에는, 기록된 데이터를 소거하고(스텝 L), 스텝 B로 되돌려 '01'데이터의 기록을 다시 시작한다. 어떤 검출도 패스한 경우에는 기록을 종료한다(스텝 M).
이와 같이, 문턱치가 높은 분포로부터 차례로 기록하는 것에 의해, '00'상태 및 '11'상태에 대한 워드디스터브의 경감을 도모할 수 있다.
다음으로, 메모리셀에 기억된 데이터의 판독동작에 대하여 설명한다. 이하의 판독동작의 설명에서는 선택된 블럭(예컨대 도 2에서의 BL1)의 동작에 대하여 설명한다.
도 51의 판독의 란에 나타낸 바와 같이, 선택워드선에는 2.4V∼4.0V의 범위 의 3종류의 전압을 인가하는 한편, 비선택워드선에는 Vss(0V)의 전압을 인가한다. 또한, 메모리셀의 소스영역(로컬소스선)은 Vss(0V)의 전압으로 유지하고, 드레인영역(로컬데이터선)은 1.0V로 유지한다. 게다가 기판의 전위는 Vss(0V)로 한다. 이와 같은 상태는 선택된 메모리셀을 도 2에서의 M11으로 하고, 비선택의 메모리셀을 그외의 메모리셀(M12, M21, M22)로 하면, 표 2의 판독의 란에 기재한 바와 같은 전압으로 각부재의 전압을 유지하여 실현할 수 있다.
즉, 선택워드선의 전압은 XDEC 1에 의해 제어하여 2.4V∼4.0V의 범위의 3종류의 전압(2.4V, 3.2V, 4.0V)으로 하고, 선택트랜지스터의 게이트(SiS1 및 SiD1)에 3.3V를 인가하여 이것에 접속된 모든 선택트랜지스터를 온상태로 함과 동시에, 글로벌데이터선의 전압을 1V로, 공통소스선의 전압을 0V로 한다. 이것에 의해 선택트랜지스터를 통하여 로컬데이터선에는 1V, 로컬소스선에는 0V의 전압이 공급된다. 선택워드선 상의 메모리셀의 문턱치 전압에 따른 채널전류에 의해 판독을 행하고, 게다가 선택워드선에 2V를 인가하여 마찬가지의 검출을 행한다. 이것에 의해 4치의 문턱치전압을 검출할 수 있다. 이 때, 비선택워드선에는 0V를 인가한다. 또한, 판독은 문턱치 전압이 낮은 순서로 판독한다.
상기 기록, 소거 및 판독 동작에서, 비선택 블럭의 선택트랜지스터(SD21, SD22 및 SS21, SS22)를 모두 오프 상태로 하는 것으로 각 동작에서의 비트선 기인의 디스터브현상을 방지할 수 있다.
다음으로, 본 실시의 형태의 AND형 플래시메모리셀의 평면레이아웃을 설명한다.
도 53은 본 실시의 형태의 AND형 플래시메모리의 메모리셀 및 선택트랜지스터의 구조의 일예를 나타낸 평면도이다. 도 53에서는 도 2에 나타낸 드레인영역측(데이터선(D11, D12)측)의 선택트랜지스터(SD11, SD12)의 부분 및 메모리셀어레이(MEMARRAY)의 일부를 나타내고, SS11, SS12측의 구조는 생략하고 있다.
본 실시의 형태의 AND형 플래시메모리는 실시의 형태 1과 마찬가지로, 메모리셀(M)(M11∼M22, N11∼N22), 선택트랜지스터(SD)(SD11, SD12) 및 선택트랜지스터(SS)(SS11, SS12)(미도시됨)를 가진다. 또한, 실시의 형태 1과 마찬가지로 메모리셀(M)의 제어게이트전극으로서 기능하는 워드선(301)(8)(워드배선(W11∼W22)), 소자분리영역(302)(19), 소스영역(303)(11), 드레인영역(304)(10), 소자분리영역(305)(5)을 가진다. 따라서, 이들 설명은 생략한다. 또한, 이 소자분리영역(302(19), 305(5))은 메모리의 부유게이트전극을 가공하기 전에 형성된다. 소스영역(11, 303), 드레인영역(10, 304)은 상술한 실시의 형태 1∼4와 마찬가지로, 얕은 접합이며 또 대칭구조로 구성된다.
도 53에서 파선으로 나타내는 글로벌데이터선(GD)(GD1, GD2)으로서 기능하는 2층째의 메탈배선(M2)은 스루홀(316) 및 제1층째의 메탈배선(M1)과 콘택트홀(306)을 통하여 선택트랜지스터(SD)의 드레인영역(307)에 접속되고, 선택트랜지스터(SD)의 소스영역(308)(21)은 드레인영역(304)(10)에 접속되어 있다. 한편, 도면에서 파선으로 나타내는 공통소스선으로 기능하는 2층째의 메탈배선(M2)은 메모리로컬소스선의 128개의 간격과 동간격으로 스루홀(316)을 통하여 1층째의 메탈배선(M1)에 접속되어 있다. 1층째의 메탈배선(M1)은 콘택트홀(미도시됨)을 통하여 선택트랜지스 터(SS)(미도시됨)의 소스영역(303)(11)에 접속되고, 선택트랜지스터(SS)(미도시됨)의 드레인영역(미도시됨)은 메모리셀블럭 내의 소스영역(303)(11)에 접속되어 있다. 이와 같이 접속되는 형태는, 선택트랜지스터(SD)의 소스영역(308)(21)이 드레인영역(304)(10)에 접속되는 실시의 형태 1과 동일하다. 여기서, 공통소스선은 제2의 메탈배선(M2)에 의해 데이터선 방향으로 인출하고 있지만, 제1의 메탈배선에 의해 워드선 방향으로 인출해도 된다.
선택트랜지스터(SD)의 게이트전극(312)은, 부유게이트 상부의 워드선(301)(8)의 배선재료에 의해 구성되어 있다. 선택트랜지스터(SS)(미도시됨)의 게이트전극 재료도 동일하다.
또한, 메모리셀(M)과 선택트랜지스터(SD, SS)와의 사이에는 트랜지스터를 분리하여 만들기 위한 완충용게이트(315)가 형성되어 있다. 이 완충용게이트(315)는 뒤에서 기술하는 바와 같이 부유게이트전극과 워드배선에 의해 구성되어 있고, 각각의 전극재료는 콘택트홀을 통하여 메탈배선에 접속되고, 메모리셀이 형성되는 p형 웰(208)과 전기적으로 접속되어 동전위로 고정되어 있다. 선택트랜지스터(SD)측의 로컬비트선(304(10))은 완충용게이트(315)영역의 하부를 통하여 선택트랜지스터(SD)의 소스영역(308)(21)과 전기적으로 접속되고, 로컬소스선(303(11))은 완충용게이트(315)영역의 하부에서 종단한다. 실시의 형태 1과 마찬가지로, 선택트랜지스터(SS)측에서도 로컬비트선과 로컬소스선을 역으로 한 배치로 구성된다.
메모리셀(M)의 트랜지스터영역은, 부유게이트전극(314)(3, 7)으로 나타낸 영역이다. 부유게이트전극(314)(3, 7)은 워드선(301)(8)의 하부에 형성되고, 제1층째 부유게이트전극(314a)(3) 및 제2층째 부유게이트전극(314b)(7)으로 이루어지는 2층구조이다. 제1층째 부유게이트전극(314a)(3)은 메모리셀의 소스영역(303)(11) 및 드레인영역(304)(10)사이로 정의되어 있다. 제2층째 부유게이트전극(314b)(7)은 제1층째 부유게이트전극(314a)(3)의 상부에 배치되고, 워드선(301)(8)과 부유게이트전극(314)(3, 7)과의 용량치를 정하고 있다.
도면에서는 나타내고 있지 않지만, 워드선(301)(8)은 콘택트홀 및 1층째의 메탈배선(M1)을 통하여 X디코더에 접속되어 있다. X-디코더는 메모리매트의 양측에 있어 워드선은 서로 이들의 X-디코더에 접속된다.
다음으로 본 실시의 형태의 AND형 플래시메모리의 단면구조에 대하여 설명한다. 도 54는 본 실시의 형태의 AND형 플래시메모리의 일예를 나타낸 단면도이다. 도 54에서 A영역은 주변회로 형성영역(주변회로부)을 나타내고, B 및 C영역은 메모리셀어레이영역인 메모리셀 형성영역(메모리셀부)을 나타낸다. B영역에 나타낸 메모리셀은 도 53에서 나타낸 B-B선 단면 즉 워드선(301)(8)에 평행한 방향의 단면을 나타내고, C영역에 나타낸 메모리셀은 도 53에서 나타낸 C-C선 단면 즉 데이터선(드레인확산영역(304)(10))에 평행한 방향의 단면을 나타낸다. 또, 이하의 단면구조의 설명에서는 주요부에 대하여 설명하고, 보다 상세한 설명은 뒤에 설명하는 제조공정의 설명에서 행한다.
반도체기판(201)의 주면에는 얕은 홈 소자분리(Shallow Groove Isolation)구조의 소자분리영역(204)(305(5))이 형성되고, 또한 주면근방에는 p형 웰영역(208) 및 n형 웰영역(207)이 형성되어 있다. 또한, p형 웰영역(208)의 일부(특히 메모리 셀영역의 p형 웰영역(208))는 보다 깊은 영역에 p형 웰영역(208)을 둘러싸도록 형성된 n형 웰영역(206)에 의해 p형의 반도체기판(201)으로부터 분리되어 있다.
소자분리영역(201)은 뒤에 설명하는 메모리셀 및 주변회로의 MISFET를 분리하고, 도면에서는 나타내고 있지 않지만 그 하부에 p형 불순물로 이루어지는 채널스토퍼영역을 마련하여 보다 효과적으로 소자를 분리해도 된다. 또한, 소자분리영역(204)의 최소폭은 예컨대 0.35㎛이다.
메모리셀 형성영역(B영역 및 C영역)의 p형 웰영역(208)의 주면에는 메모리셀(M) 및 선택트랜지스터(SD)가 형성되고, 또한 그 주면에는 완충용게이트(315)도 형성되어 있다.
메모리셀(M)은 막두께가 약 9.5nm의 게이트절연막인 터널산화막(210)상에 형성된 제1 부유게이트전극(211) 및 제2 부유게이트전극(218)으로 이루어지는 부유게이트전극을 가진다. 제1 부유게이트전극(211)은 약 100nm의 막두께의 다결정실리콘층으로 이루어지고, 게이트길이는 예컨대 0.25㎛이다. 제1 부유게이트전극(211)의 측면은 절연막으로 구성된 사이드월스페이서(214)에 의해 덮여져 있다. 또한, 절연막(사이드월스페이서)(214)의 측면의 소자분리영역(204) 상에는 절연막(216)이 형성되어 있다. 제2 부유게이트전극(218)은 제1 부유게이트전극(211)상에 형성되고, 약 40nm의 막두께의 다결정실리콘층으로 이루어진다. 제2 부유게이트전극(218)과 제1 부유게이트전극(211)과는 전기적으로 접속되어 있다. 제2 부유게이트전극(218)의 폭은 예컨대 0.85㎛이다.
제2 부유게이트전극(218) 및 절연막(216) 상에는 예컨대 각각 5/7/3/11nm의 막두께를 가지는 실리콘산화막/실리콘질화막/실리콘산화막/실리콘질화막의 복합막으로 이루어지는 층간절연막(219)이 형성되어 있다. 층간절연막(219) 상에는 예컨대 각각 50 및 120nm의 막두께를 가지는 다결정실리콘층(223) 및 WSi2층(224)으로 이루어지는 제어게이트전극(워드선(301)(8))이 배치되어 있다. 제어게이트전극의 상부에는 약 50nm의 막두께를 가지는 CVD법으로 형성된 절연막(225)이 형성되어 있다.
제1 부유게이트전극(211) 바로 아래의 p형 웰영역(208) 내에 메모리셀의 소스영역(소스선(303)(11)) 및 드레인영역(데이터선(304)(10))이 형성되어 있다. 메모리셀의 반도체 영역((303)(11), (304)(10))은 상기한 바와 같이 선택트랜지스터(SD 또는 SS)에 전기적으로 접속되어 있다.
또한 선택트랜지스터(SD)는 게이트절연막(220) 상에 형성된 다결정실리콘층(223) 및 WSi2층(224)으로 이루어지는 게이트전극을 가지고 있다. 뒤에 설명하는 바와 같이 선택트랜지스터(SD 또는 SS)의 소자분리영역(302)(19)은 메모리셀의 소자분리영역(305)(5)과 동일 공정으로 형성되며, 소자분리폭은 0.35㎛이다. 게이트산화막(220)의 막두께는 25nm로 주변회로영역의 게이트산화막(220)과 동일 공정으로 형성된다. 선택트랜지스터의 게이트폭은 예컨대 0.75㎛이다.
메모리셀(M)과 선택트랜지스터(SD)와의 사이에는 완충용게이트전극(315)이 형성되어 있다. 완충용게이트전극(315)은 제1 부유게이트전극(211) 및 제2 부유게이트전극(218)의 재료와, 다결정실리콘층(223) 및 WSi2층(224)으로 이루어지는 워드 선재료가 부분적으로 겹치는 구조로, 제1 부유게이트전극(211)재료의 하부에는 터널산화막(210), 워드선재료와 p형 웰영역(208)과의 사이에는 게이트산화막(220)으로 구성되어 있다. 완충용 게이트전극(315)은 p형 웰영역(208)에 전기적으로 접속되고, 웰영역 전위(또는 기판전위)로 고정되어 있다.
메모리셀(M)의 사이에는 p형 반도체영역(228)이 형성되고, 이것에 의해 메모리셀 사이가 열방향으로 분리된다. 완충용 게이트전극(315)과 선택트랜지스터(SD)와의 사이에는 저농도 n형 불순물 반도체영역(227) 및 고농도 n형 불순물 반도체영역(232)이 형성되어 있다. 각 게이트의 치수는 메모리셀의 워드선폭이 예컨대 0.25㎛, 피치는 예컨대 0.5㎛로 배치된다. 완충용 게이트전극(315)의 선폭은 예컨대 1㎛, 선택트랜지스터의 선폭은 예컨대 0.9㎛이다.
주변회로영역(A영역)에는 n채널 MISFET(Qn1, Qn2) 및 p채널 MISFET(Qp)가 형성되어 있다. n채널 MISFET(Qn1, Qn2) 및 P채널 MISFET(Qp)의 게이트전극은, 게이트절연막(220) 상에 형성되고, 다결정실리콘층(223) 및 WSi2층(224)으로 이루어진다.
메모리셀(M), 완충용 게이트전극(315), 선택트랜지스터(SD), n채널 MISFET(Qn1, Qn2) 및 p채널 MISFET(Qp8)상에는 절연막(230)이 형성되고, 절연막(230) 상에 제1층 배선(M1) 및 제어게이트전극과 직교하도록 배치된 데이터선으로 되는 메탈배선(M2)(미도시됨)이 형성되어 있다.
다음으로, 본 실시의 형태의 AND형 플래시메모리의 제조공정에 대하여 도 55 ∼도 77을 이용하여 설명한다. 도 55∼도 77은 실시의 형태 5의 AND형 플래시메모리의 제조공정의 일예를 공정순으로 나타낸 단면도 또는 평면도이다. 또한, 평면도에서는 메모리셀영역(B, C영역)에 대해서만 나타낸다.
우선, 도 55에 나타내는 바와 같이 p형 반도체기판(201) 상에 실리콘산화막(202) 및 실리콘질화막(203)을 피착(퇴적)시킨 후, 소자분리영역(204)으로 되는 영역이 개구하도록 포토레지스트를 패터닝하고, 이것을 마스크로 실리콘질화막(203)을 드라이에칭에 의해 제거한다. 그 후, 실리콘산화막(202)을 제거한 후, 반도체기판(201)을 약 0.35㎛정도 드라이에칭을 행하여 소자분리영역(204)으로 되는 영역에 얕은 홈을 형성한다.
다음으로, 도면에서는 나타내고 있지 않지만 반도체 기판(201)의 얕은 홈 내부를 산화하고, 30nm 정도의 두께의 실리콘산화막을 형성시킨 후 CVD법에 의해 절연막(실리콘산화막)을 0.4㎛정도 피착(퇴적)시킨다. 그 후 열산화를 행한 후, 도면에서는 나타내고 있지 않지만 상기 절연막 상의 전면에 200nm 정도의 막두께를 가지는 실리콘질화막을 CVD법으로 형성하고, 포토에칭에 의해 넓은 소자분리영역(204)으로 되는 부분에만 상기 실리콘질화막이 남도록 이것을 패터닝한다. 그후 CMP(Chemical Mechanical Polishing)법에 의해 상기 실리콘질화막 및 절연막을 연마하여 평탄화하고, 얕은 홈에 절연막을 매립한다. 이 연마는 실리콘질화막(203)이 노출할 때까지 행한다. 이 때 실리콘질화막(203)은 CMP에 의한 연마의 스토퍼막으로서 기능한다.
다음으로, 도 56에 나타내는 바와 같이 실리콘질화막(203)을 예컨대 열인산 에 의한 웨트에칭에 의해 제거한다. 이와 같이 하여 주변회로영역(A영역), 메모리셀 및 선택트랜지스터영역(A영역 및 B영역)의 소자분리영역(204)이 동시에 형성된다. 이와 같이 하여 얕은 홈에 절연막(실리콘산화막)이 매립된 소자분리영역(204)이 형성되고, 이 소자분리영역(204)이 형성된 반도체 기판(201)의 평면도를 메모리셀영역(B, C영역)에 대하여 도 57에 나타낸다. 소자분리영역(204)에 끼인 활성영역의 폭은 예컨대 0. 75㎛이며, 소자분리영역(204)의 폭은 예컨대 0.35㎛로 배치되어 있다. 뒤에 명확하게 되는 바와 같이, 메모리셀부 및 선택트랜지스터부의 소자분리영역(204)은 이 공정에서 동시에 형성된다.
그 후, 반도체 기판(201)의 표면에 희생산화막(209)을 형성하고, 게다가 반도체 기판(201) 중에 포토레지스트를 마스크로 인(P)을 고에너지에 의해 이온주입하고, 깊은 영역에 n형 웰영역(206)을 형성한다. 다음으로, 포토레지스트를 마스크호 인을 수회의 에너지 및 도스량으로 나누어 이온주입하고, n형 웰영역(207)을 형성한다. 그후, 포토레지스트를 마스크로 보론(B)을 수회의 에너지 및 도스량으로 나누어 이온주입하고, p형 웰영역(208)을 형성한다. 도면에서는 나타내고 있지 않지만 메모리셀 및 선택트랜지스터부에 보론을 이온주입하고, 채널스토퍼 영역을 형성해도 좋다. 마찬가지로, 메모리셀부에 보론을 이온주입하고, 채널영역을 형성해도 된다.
다음으로, 도 58에 나타내는 바와 같이, 희생산화막(209)을 제거하고 열산화에 의해 예컨대 9.5nm의 실리콘산화막(210)을 형성한다. 그 후, CVD법에 의해 예켠대 100nm의 막두께를 가지는 논도프의 다결정실리콘막(도전막)(211) 및 예컨대 200nm의 막두께의 실리콘질화막(절연막)(212)을 순차 피착(퇴적)시킨다. B, C영역에서의 다결정실리콘막(211)은 뒤에 제1 부유게이트전극으로 된다.
다음으로, 포토에칭프로세스에 의해 메모리셀에서는 제1 부유게이트전극의 게이트길이를 규정하기 위해, 또한 선택트랜지스터부(C영역의 일부) 및 주변회로부(A영역)에서는 반도체 기판(201)의 표면을 보호하도록 레지스트를 패터닝한 후, 실리콘질화막(212)을 드라이에칭한다. 그후, 레지스트를 제거하고, 실리콘질화막(212)을 마스크로 다결정실리콘막(211)을 드라이에칭한다. 이와 같이, 선택트랜지스터부 및 주변회로부가 다결정실리콘막(211) 및 실리콘질화막(212)으로 덮여져 있기 때문에, 다음에 설명하는 이온주입공정에서 주입되는 불순물에 의해 반도체 기판(201)의 불순물 농도 및 분포가 영향을 받지 않는다. 또한, 뒤에 설명하는 CMP공정에 의해 선택트랜지스터부 및 주변회로부의 반도체 기판(210) 표면이 손상되지 않는다. 이 결과, AND형 플래시메모리의 성능을 높이고, 또 공정을 안정화할 수 있다.
다음으로, 예컨대 비소(As)이온을 도스량 1×1014atoms/cm2,가속전압 40keV의 조건으로 기판 중에 이온주입하고, 메모리셀의 반도체 영역(213)을 형성한다.
이와 같이 하여 형성된 다결정실리콘막(211) 및 실리콘질화막(212) 및 메모리셀의 반도체영역(213)의 평면도를 도 59에 나타낸다. 제1 부유게이트전극으로 되는 다결정실리콘막(211) 및 그 상층의 실리콘질화막(212)은 메모리셀부에서는 스트라이프 형태의 열패턴(열방향의 라이패턴)으로, 선택트랜지스터부에서는 보호하도 록(덮도록) 배치된다. 이와 같이, 행방향에서 열패턴 사이에 오목부가 형성된다. 메모리매트내의 실리콘질화막(212)의 선폭은 예컨대 0.25㎛, 그 간격은 예컨대 0.85㎛이다. 다결정실리콘막(211) 및 실리콘질화막(212)과 메모리셀의 반도체 영역(213)은 소자분리영역(204)의 사이의 활성영역에 형성된다. 또한, 메모리셀의 반도체영역(213)은 소스영역(303)(11) 및 드레인영역(304)(10)으로 되는 것이며, 뒤에 선택트랜지스터(SD)의 드레인영역(308)(21)과 접속되는 측(드레인영역(304)(10))은 길고 접속되지 않는 측(소스영역(303)(11))은 짧게 형성된다.
다음으로, 도 60에 나타내는 바와 같이 CVD법에 의해 약 150nm의 막두께의 절연막인 실리콘산화막을 형성하고, 실리콘산화막을 이방성에칭하는 것에 의해 다결정실리콘막(211) 및 실리콘질화막(212)의 측면(측벽)에 사이드월스페이서(214)를 형성한다.
다음으로, 예컨대 비소(As)이온을 도스량 1×1015atoms/cm2, 가속전압 40keV의 조건으로 기판중에 이온주입하고, 메모리셀의 반도체 영역(215)을 형성한다. 이들의 임프라(이온주입)공정에서는 실리콘질화막(212)이 마스크로 되어 부유게이트중 및 주변회로부에의 불필요한 주입은 발생하지 않는다. 이와 같이 소스영역과 드레인영역(213, 215)은 동일한 이온주입공정에서 형성되고, 대칭구조이며 또한 얕은 접합으로 구성된다.
다음으로, 도 61에 나타낸 바와 같이 CVD법에 의해 예컨대 500nm의 막두께의 절연막인 실리콘산화막(216)을 피착(퇴적)시킨다. 이것에 의해 메모리셀영역의 스 트라이프 형태의 열패턴으로 가공된 다결정실리콘막(211) 및 실리콘질화막(212)에 의해 형성된 오목, 볼록부가 매립된다.
다음으로, 도 62에 나타내는 바와 같이 CMP기술에 의해 실리콘산화막(216)을 380nm정도 연마하고, 제1 부유게이트전극으로 되는 열패턴 사이 및 소자분리영역(204) 상에 있어서, 실리콘산화막(216)의 표면위치가 거의 균일하게 되도록 실리콘산화막(216)이 형성된다. 즉, 실리콘산화막(216)의 표면위치는 거의 균일하게 형성된다.
그후, 도 63에 나타내는 바와 같이, 실리콘산화막(216)을 드라이에칭에 의해 표면의 균일성을 유지한 채, 실리콘질화막(212)까지 에칭한다. 또한, 이 드라이에칭에서는 실리콘산화막(216)과 실리콘질화막(212)의 에칭레이트가 거의 동일한 조건에서 행한다. 또한, 특히 제한되지 않지만, 이 드라이에칭으로 실리콘질화막(212)의 막두께의 2분의 1 가까이까지 에칭된다. 이것은 에칭 전의 실리콘질화막(212)의 막두께가 크며, 후술하는 다결정실리콘막(211)의 표면위치와 실리콘산화막(216)의 표면위치와의 차(단차)가 너무 크면, 다결정실리콘막(216)의 가공이 곤란하게 되기 때문이다. 이것에 의해 실시의 형태 1∼4와 마찬가지로, 상기 오목, 볼록부가 실리콘산화막(절연막)(216)은 메모리셀부에서 표면위치가 균일하게 되도록 매립된다. 여기서, 실리콘질화막(212)은 상부의 실리콘산화막 드라이에칭 시의 에칭종점검출에 이용된다. 실리콘질화막(212)은 CMP 및 드라이에칭으로부터 부유게이트전극을 보호하는 역할을 담당하고 있다. 또한, 주변회로부도 실리콘질화막(212)으로 커버되어 있기 때문에 상기 에칭에 의한 하층막의 깍임, 디싱은 발생하지 않 는다. 또한 상기 에칭은 드라이에칭에 한정되지 않고 웨트에칭이라도 좋지만, 웨트에칭은 막질에 따라 에칭스피드의 차가 드라이에칭보다도 크기 때문에, 드라이에칭의 쪽이 부유게이트전극 사이에서의 실리콘산화막(216)의 표면위치의 균일성을 높일 수 있다.
다음으로, 도 64에 나타내는 바와 같이 실리콘질화막(212)을 열인산에 의해 제거하여 하층 다결정실리콘막을 노출시킨다. 그후, 예컨대 CVD법으로 약 4.7×1020atoms/cm3의 불순물 농도를 가지는 막두께 40nm정도의 인도프 다결정실리콘막(218)을 피착(퇴적)시키고, 포토에칭공정에 의해 제2 부유게이트전극으로 되도록 가공한다. 이 때, 주변회로부 및 선택트랜지스터부는 제2 부유게이트전극으로 덮여 보호된다. 또한, 제2 부유게이트전극(다결정실리콘막(218)) 아래의 실리콘산화막(216)의 표면위치는 제1 부유게이트전극(다결정실리콘막(211))의 표면위치보다 높게 되도록 구성된다. 이것에 의해 제2 부유게이트전극(218)과, 소스·드레인영역(213, 215, 10, 11)과의 사이의 용량을 저감할 수 있어, 본 실시의 형태와 같이 복수의 문턱치 전압을 가지는 플래시메모리에 있어서 메모리셀의 특성을 향상시킬 수 있다.
이 공정에 의해, 도 65에 나타내는 바와 같이 다결정실리콘막(218)은 메모리셀부에서는 제1 부유게이트전극으로 되는 다결정실리콘막(211)을 덮고, 또한 실리콘산화막(216) 상에 연재하도록 스트라이프 형태로 선택트랜지스터부에서는 보호하도록(덮도록) 배치된다. 메모리매트 내에서는 상기 스트라이프의 폭, 즉 제2 부유 게이트전극의 선폭은 예컨대 0.85㎛, 그 간격은 예컨대 0.25㎛이다.
또한, 본 공정의 포토에칭 시 인도프 다결정실리콘막(218)이 퇴적된 면에는 실리콘산화막(216)이 매립되어 있기 때문에 그 평탄성이 높다. 이 때문에, 포토리소그라피에서의 노광광의 산란이 일어나기 어렵고, 가공정밀도를 향상하여 미세화를 용이하게 할 수 있다. 이 결과, AND형 플래시메모리의 집적도를 향상할 수 있다. 또한, 제2 부유게이트전극(218)과 소스·드레인영역(반도체 영역(213, 215))과의 사이의 용량을 저감할 수 있고, 메모리셀의 특성을 향상할 수 있다.
다음으로, 도 66에 나타내는 바와 같이 CVD법 등에 의해 예컨대 5/7/3/11nm의 막두께의 실리콘산화막/실리콘질화막/실리콘산화막/실리콘질화막으로 이루어지는 층간절연막(219)을 형성한 후, 주변회로부 및 선택트랜지스터의 층간절연막(219) 및 제2의 다결정실리콘막(218), 제1의 다결정실리콘막(211)을 포토에칭프로세스에 의해 제거한다.
이때 도 67에 나타내는 바와 같이 패턴(255)은, 제1 및 제2 부유게이트전극이 스트라이프 형태로 형성된 메모리셀부와 선택트랜지스터(SD)가 형성되는 영역의 사이에 존재하는 완충용 게이트전극(315)이 형성되는 영역의 중앙부 부근을 경계로 하여, 메모리매트를 보호하도록(덮도록) 배치한다.
그후, 도면에서는 나타나 있지 않지만 열산화에 의해 희생산화막을 형성하여 주변회로의 n채널 MISFET(Qn1, Qn2), p채널 MISFET(Qp)가 형성되는 영역 및 선택트랜지스터(SD)가 형성되는 영역에 각각 이온주입하고, 채널영역을 형성한 후, 희생산화막을 제거하여 열산화에 의해 두께 25nm의 산화막(220)을 형성한다. 산화막 (220)은 주변회로의 n채널 MISFET(Qn1, Qn2), p채널 MISFET(Qp) 및 선택트랜지스터(SD)의 게이트절연막으로 된다.
다음으로, 도 68에 나타내는 바와 같이, CVD법에 의해 약 4.7 ×1020atoms/cm3 의 불순물 농도를 가지는 막두께 50nm정도의 인도프 다결정실리콘막(223), 막두께 100nm정도의 WSi2막(224) 및 막두께 150nm정도의 실리콘산화막(225)을 순차 형성한다.
다음에, 포토레지스트를 패터닝하고, 주변회로부의 n채널 MISFET(Qn1, Qn2), p채널 MISFET(Qp)의 게이트전극, 선택트랜지스터(SD)의 게이트전극(312) 및 메모리셀의 워드선(301(8))으로 되도록 실리콘산화막(225)을 가공한다. 가공 후의 평면도를 도 70에 나타낸다. n채널 MISFET(Qn1, Qn2)의 최소 게이트길이는 예컨대 1㎛, p채널 MISFET(Qp)의 최소 게이트길이는 예컨대 1.1㎛로 된다. 또한, 선택트랜지스터(SD)의 게이트길이는 예컨대 0.9㎛이며, 메모리셀의 워드선폭(게이트폭)은 예컨대 0.25㎛이다. 상기 레지스트를 도포한 후, 실리콘산화막(225)을 마스크로 WSi2막(224) 및 제3의 다결정실리콘막(223)을 순차 가공한다. 이와 같이 하여 WSi2막(224) 및 제3의 다결정실리콘막(223)은 주변회로영역(A영역)에서는 n채널 MISFET(Qn1, Qn2), p채널 MISFET(Qp)의 게이트전극으로 되고, 메모리셀영역(B, C영역)에서는 선택트랜지스터(SD)의 게이트전극(312) 및 메모리셀의 워드선(305(5), 제어게이트전극)으로 된다. 또한, 완충용 게이트전극(315)의 게이트길이도 본 공정에서 결정된다. 이와 같이, 열패턴이 연재하는 방향에 수직한 방향으로 패터닝되어, 행방향으 로 연재하는 제어게이트전극(워드선)(305)(5)가 형성된다.
다음으로, 도 71 및 도 73에 나타내는 바와 같이, 메모리셀부가 개구하도록 포토레지스트(PR)를 패터닝한 후, 포토레지스트(PR) 및 실리콘산화막(225)을 마스크로 층간절연막(219), 제1, 제2의 다결정실리콘막(211, 218)을 순차 가공한다(도 72). 본 공정에 의해 워드선(301)(8), 선택트랜지스터(SD), 완충용 게이트전극(315)이 각각 형성된다. 도 73에서 나타내는 바와 같이, 2회째의 포토레지스트(PR)의 패터닝은 완충용 게이트전극(315) 상에서 메모리셀부를 개구하도록 배치된다. 완충용 게이트전극(315)의 오른쪽 상부에는 제2 부유게이트전극 표면이 노출하도록 패터닝한다.
그후, 도 72에 나타내는 바와 같이 CVD법에 의해 전면에 10nm의 막두께를 가지는 실리콘산화막을 형성한 후, 주변회로부의 n채널 MISFET(Qn1, Qn2)가 형성된 영역이 개구하도록 포토레지스트를 패터닝하고, 예컨대 인(P)이온을 도스량 2×1013atoms/cm2, 가속전압 60keV의 조건에서 기판중에 이온주입하고, 주변회로부의 n채널 MISFET(Qn1, Qn2) 및 메모리매트 내부의 선택트랜지스터 영역의 n형 저농도 반도체영역(227)을 형성한다. 그 후, 전면에 예컨대 BF2이온을 도스량 4 ×1012atoms/cm2, 가속전압 50keV의 조건에서 기판중에 이온주입하고, 주변회로부의 p채널 MISFET(Qp)의 p형 저농도 반도체영역(228)을 형성한다. 동시에, BF2 이온의 주입에 의해 메모리의 워드선과 소스/드레인영역에 의해 끼워진 기판영역에 펀치스루 스토퍼영역(p형 반도체 영역)(228)이 형성된다.
다음으로, 도 74에 나타내는 바와 같이 기판표면을 6nm 정도 산화한 후, CVD법에 의해 막두께 20nm정도의 실리콘질화막 및 막두께 200nm정도의 실리콘산화막으로 이루어지는 절연막(230)을 형성하고, 이방성에칭에 의해 게이트전극의 측면에 사이드월스페이서(230)를 형성한다. 다음으로, CVD법에 의해 막두께 10nm의 실리콘산화막을 피착(퇴적)시킨 후, 주변회로부의 n채널 MISFET(Qn1, Qn2) 및 선택트랜지스터(SD)가 개구하도록 포토레지스트를 패터닝하고, 예컨대 비소(As)이온을 도스량 5 ×1015atoms/cm2, 가속전압 50keV의 조건에서 기판중에 이온주입하고, n형 고농도 반도체 영역(232)을 형성한다. 다음으로 주변회로부의 p채널 MISFET(Qp)가 개구하도록 포토레지스트를 패터닝하고, 예컨대 BF2이온을 도스량 3 ×1015atoms/cm2, 가속전압 50keV의 조건에서 기판중에 이온주입하고, p형 고농도 반도체영역(233)을 형성한다.
다음으로, 도 75에 나타내는 바와 같이, CVD법에 의해 막두께 100nm의 실리콘산화막(234) 및 인유리(PSG)를 형성하고, 850℃의 온도 및 1% O2 분위기에서 20분 간의 열처리를 행한 후, 800nm의 막두께의 PTEOS막(TEOS: 테트라메톡시실란을 원료로 한 플라즈마 CVD법에 의한 실리콘산화막)을 형성하고, CMP에 의해 연마를 행한다. 이것에 의해 인유리 및 PTEOS막으로 이루어지는 층간절연막(235)이 형성된다.
그후, 포토레지스트를 패터닝하고, 드라이에칭에 의해 한 변 0.38㎛의 방향 패턴으로 층간막(235) 및 실리콘산화막(234)에 콘택트홀을 형성한다. 다음에, 자외선 조사를 행한 후 40nm 및 100nm의 막두께로 이루어지는 Ti(티탄)/TiN(티탄나이트라이드)막을 스퍼터링법에 의해 형성하고, 500nm의 막두께의 W(텅스텐)막을 CVD법에 의해 형성한다. 그후, 표면부의 W막을 드라이에칭에 의해 제거한다. 이것에 의해 도 54에 나타내는 플러그전극(P)이 형성된다. 다음으로, 예컨대 Ti/Al-Cu/Ti/TiN으로 이루어지는 메탈층을 예컨대 10/200/10/75nm의 막두께로 형성하고, 포토에칭프로세스에 의해 상기 메탈층을 패터닝하여 제1층 배선(M1)을 형성한다. 이와 같이 하여 도 54의 AND형 플래시메모리가 거의 완성한다.
또한, 상기 메탈층은 주변회로부의 배선으로서 패터닝함과 동시에, 메모리매트부에서는 글로벌 데이터선과 선택트랜지스터의 반도체 영역과의 도통을 취하도록 패터닝한다. 또한, 메모리매트부의 워드선으로부터 디코더부에의 인출배선도 형성한다. 여기서, 도 76에 나타내는 바와 같이 선택트랜지스터부의 콘택트홀(264)의 피치는 예컨대 1.1㎛, 제1층 배선(M1)의 간격은 독본(dock bone)부에서 예컨대 0.4㎛, 제1층 배선(M1)의 피치는 예컨대 1.1㎛이다. 또한, 워드선 인출부에서의 제1층 배선(M1)의 간격은 독본부에서 예컨대 0.42㎛, 배선피치는 예컨대 1.0㎛이다.
또한, 제1층배선은 메모리셀 상에서 도시한 바와 같이 격자모양으로 형성할 수 있다. 이와 같이 격자모양으로 함으로써, 제1층 배선과 제2층 배선과의 사이에 형성되는 층간절연막의 형성공정에서 사용되는 CMP공정이 용이하게 된다. 즉, 메모리셀 상의 격자모양배선(M1)에 의해 CMP를 행하기 전의 층간절연막의 오목, 볼록부를 균일하게 하여 디싱을 방지할 수 있다. 만약 격자모양배선을 형성하지 않은 경 우에는 이 부분에서 넓은 면적의 오목부가 형성되는 것을 피할 수 없어 이 영역에서 디싱이 발생하지만, 상기한 바와 같이 격자모양배선을 마련하여 두면 이와 같은 오목부는 형성되지 않는다. 이것에 의해 층간절연막의 형성공정에서 CMP의 공정부하를 저감하고, 또 디싱을 방지할 수 있다.
또한, 제2층간 배선(M2)은 이하와 같이 하여 형성할 수 있다. CVD법에 의해 막두께 1000nm정도의 실리콘산화막을 형성한 후 표면을 CMP에 의해 연마하고, 그 후, CVD법에 의해 막두께 400nm의 실리콘산화막을 피착(퇴적)시킨다. 그 후 포토레지스트를 패터닝하여 드라이에칭에 의해 예컨대 0.44㎛?의 스루홀을 형성한다. 다음으로 자외선조사를 행한 후 40/100nm의 막두께의 Ti/TiN 막 및 500nm의 막두께의 W막으로 이루어지는 복합막을 형성한다. 그후, 표면부의 W막을 드라이에칭하여 상기 스루홀 내부에 플러그전극을 형성한다. 다음으로 Ti/Al-Cu/Ti/TiN으로 이루어지는 메탈층을 예컨대 10/400/10/75nm의 막두께로 형성한다. 포토에칭 프로세스에 의해 상기 메탈층을 패터닝하여 제2층 배선(M2)을 형성한다. 제2층 배선(M2)은 주변회로부의 배선으로서 패터닝하고, 도 77에 나타내는 바와 같이 메모리매트부에서는 글로벌데이터선(GD)으로 되도록 패터닝한다. 선택트랜지스터부의 배선간격은 독본부에서 예컨대 0.48㎛, 배선피치는 예컨대 1.1㎛이다. 또한 선택트랜지스터부의 제1 스루홀(263)은 서로 번갈아 배치한다.
이하는 도시하지 않지만, CVD법에 의해 막두께 300nm 정도의 실리콘산화막 및 약 300nm의 막두께의 SOG(스핀온글라스)막, 게다가 막두께 300nm정도의 CVD법에 의한 실리콘산화막을 형성하고, 그 후 약 0.52㎛?의 제2 스루홀, 상기 동일한 플 러그전극, 및 예컨대 10/600/10/75nm의 막두께의 Ti/Al-Cu/Ti/TiN으로 이루어지는 제3층 배선(M3)을 형성할 수 있다. 제3층 배선(M3)은 주변회로부의 배선으로서 패터닝한다. 이 때 배선폭은 예컨대 0.7㎛, 간폭은 예컨대 0.8㎛이다.
이상 설명과 같이, 본 실시의 형태의 AND형 플래시메모리는 다치논리에 의한 기억방식을 채용한 256M비트 플래시메모리이고, 메모리칩 내의 물리적인 비트용량을 증가시키지 않아도 대용량화가 가능하게 된다. 또한, 얕은 홈 소자분리를 채용하기 때문에, AND형 플래시메모리의 신뢰성을 향상할 수 있다. 게다가, 메모리셀의 채널영역 전면에서 기록 및 소거의 터널전류가 흐르기 때문에, 소자의 수명을 길게 하고, 또 미세화에 적합한 구조로 된다. 그외, 제조공정에서는 노광광의 산란을 억지하여 가공정밀도를 향상하고, 또한 메모리셀에의 이온주입 및 CMP 시에 주변회로 및 선택트랜지스터부를 실리콘질화막을 포함하는 적층막으로 덮기 때문에, 불필요한 불순물의 주입 및 CMP에 의한 손상을 방지하여 고성능인 AND형 플래시메모리의 제조가 가능하게 되고, 공정부하를 저감하여 공정마진을 증가시킬 수 있다.
(실시의 형태 6)
도 78은 실시의 형태 6의 AND형 플래시메모리의 일예를 그 메모리셀영역에 대하여 나타낸 평면도이다. 본 실시의 형태의 AND형 플래시메모리는 완충용 게이트전극과 선택트랜지스터가 일체로서 형성된 것이며, 그 외의 구성은 실시의 형태 5와 동일하다. 따라서, 이하에서는 실시의 형태 5와 상위하는 부분에 대해서만 설명한다.
본 실시의 형태의 AND형 플래시메모리는, 완충용 게이트전극과 선택트랜지스 터가 일체로서 형성된 게이트전극(600)을 가진다. 환언하면, 게이트전극(600)은 게이트전극의 구조에서 말하면 완충용 게이트전극의 구조와 동일하지만, 동시에 선택트랜지스터로서도 기능하는 것이다.
도 79는 본 실시의 형태의 AND형 플래시메모리의 단면도이다. 선택트랜지스터(SD)의 부분을 제외하고 실시의 형태 5와 동일하기 때문에, 설명을 생략한다.
도 80 및 도 81은 도 79에서의 D부를 확대하여 나타낸 단면도이다. 또한, 도 80은 도 78에서의 E-E선 단면, 도 81은 도 78에서의 F-F선 단면을 나타낸다.
도 80에 나타낸 바와 같이, 실시의 형태 5의 완충용 게이트전극(315)과 동일한 구성의 게이트전극(600)이 설치되어 있다. 그러나, 도 81에 나타낸 바와 같이, 본 실시의 형태의 AND형 플래시메모리에서는 게이트전극(600)의 하부에 드레인영역(213)이 늘어나 있고, 게이트절연막(220), 다결정실리콘막(223)의 하부에까지 달하고 있다. 따라서, 다결정실리콘막(223) 및 WSi2막(224)에 적당한 전압이 가해진 경우에는 드레인영역(213)과 n형 저농도 반도체영역(227)과의 사이에 채널이 형성되고, 트랜지스터로서 기능시킬 수 있다. 즉, 게이트전극(600) 중, 게이트절연막(220), 다결정실리콘막(223)의 하부영역을 채널영역으로 하는 선택트랜지스터(SD)를 형성하는 것이다.
다음으로, 본 실시의 형태의 AND형 플래시메모리의 제조방법을 도 82∼도 87을 이용하여 설명한다. 도 82∼도 87은, 실시의 형태 6의 AND형 플래시메모리의 제조방법의 일예를 공정순으로 나타낸 평면도 또는 단면도이다.
본 실시의 형태의 AND형 플래시메모리의 제조방법은 실시의 형태 5의 도 65까지의 공정과 동일하다.
다음으로, 층간절연막(219) 및 제2의 다결정실리콘막(218), 제1의 다결정실리콘막(211)을 포토에칭프로세스에 의해 제거하는 것은 실시의 형태 5와 동일하지만, 도 82에 나타내는 바와 같이, 로컬데이터선(304)(10)으로 되는 드레인영역(213) 단보다 하측에 패턴(610)을 형성한다. 이것에 의해 드레인영역(213)의 단부는 게이트전극(600)의 부유게이트전극 부분의 하부전역에 형성되는 것으로 된다.
다음으로, 도 83에 나타내는 바와 같이 실시의 형태 5에서 설명한 것과 마찬가지로, 게이트절연막(220), 다결정실리콘막(223), WSi2막(224), CVD법에 의한 실리콘산화막(225)을 형성하고, 게다가 실시의 형태 5와 동일하게 메모리셀영역에서는 워드선(301)(8) 및 게이트전극(600)으로 되도록 주변회로영역에서는 n채널 MISFET(Qn1, Qn2) 및 p채널 MISFET(Qp)가 되도록 실리콘산화막(225), WSi2막(224) 및 다결정실리콘막(223)을 패터닝한다. 이 패터닝 시에는 도 84에 나타낸 바와 같이, 게이트전극(600)의 패턴을 거리(L) 만큼 드레인영역(304)(10)의 단부로부터 오프셋하여 형성한다. 이것에 의해 이 거리(L)에 상당하는 채널길이가 형성된다.
다음으로, 도 85에 나타내는 바와 같이 실시의 형태 5의 도 73의 공정과 동일하게, 실리콘산화막(225)을 마스크로 층간절연막(219), 제1, 제2의 다결정실리콘막(211, 218)을 순차 가공한다. 본 공정에 의해 워드선(301)(8), 게이트전극(600)을 가지는 선택트랜지스터(SD)가 각각 형성된다.
이후, 도 86에 나타내는 바와 같이 실시의 형태 5와 동일하게 제1층 배선(M1)을 형성하고, 도 87에 나타내는 바와 같이 실시의 형태 5와 동일하게 제2층 배선(M2)을 형성한다. 또, 제3층 배선(M3)의 형성도 실시의 형태 5와 동일하게 할 수 있다.
본 실시의 형태의 AND형 플래시메모리에 의하면, 완충용 게이트전극을 개별적으로 형성할 필요가 없기 때문에, 그 만큼의 면적을 절약할 수 있어, AND형 플래시메모리의 고집적화를 도모할 수 있다.
(실시의 형태 7)
도 88∼도 99는 본 발명의 실시의 형태 7의 AND형 플래시메모리의 제조방법의 일예를 공정순으로 나타낸 단면도 또는 평면도이다.
실시의 형태 5와 마찬가지로, 반도체기판(201)의 주면에 소자분리영역(204)을 형성하고, 게다가 p형 및 n형 웰영역(206∼208)을 형성한다. 그후, 반도체기판(1)의 주면을 산화하여 약 25nm의 게이트절연막(220)을 형성한 후, 도 88에 나타내는 바와 같이, n채널 MISFET(Qn1) 및 p채널 MISFET(Qp)가 형성되는 영역을 포토마스크(205)로 덮고, 반도체 기판(1)의 주면의 게이트절연막(220)을 에칭하여 제거한다. 다음으로, 반도체기판(201)의 주면에 게이트절연막(220)보다도 얇은 막두께의 게이트절연막(210)을 형성한다.
다음으로, 도 89에 나타내는 바와 같이 포토마스크(205)를 제거하고, 실시의 형태 5와 동일한 다결정실리콘막(211), 실리콘산화막(700) 및 실시의 형태 5와 동일한 실리콘질화막(212)을 형성한다. 그 후, n채널 MISFET(Qn1) 및 p채널 MISFET(Qp)의 게이트전극으로 되도록 실리콘질화막(212), 실리콘산화막(700) 및 다결정실리콘막(211)을 패터닝하고, 포토레지스트막 및 실리콘질화막(212)을 마스크로 하여 이온주입법에 의해 n채널 MISFET(Qn1) 및 p채널 MISFET(Qp)의 저농도 반도체 영역(239, 240)을 각각 형성한다. 포토레지스트막을 제거한 후, 높은 온도로 불순물의 연장확산을 행한다. 이와 같이 저농도 반도체영역(239, 240)을 높은 온도로 열처리함으로써, 고내압의 MISFET를 형성할 수 있다. 다음에 메모리셀영역의 제1 부유게이트전극으로 되도록 실리콘질화막(212), 실리콘산화막(700) 및 다결정실리콘막(211)을 패터닝하고, 포토레지스트막 및 실리콘질화막(212)을 마스크로서 이온주입법에 의해 메모리셀의 저농도 반도체영역(213)을 형성한다. 그후, 실리콘질화막(212), 실리콘산화막(700) 및 다결정실리콘막(211)의 측면에 사이드월스페이서(214)를 형성하고, 포토레지스트막, 실리콘질화막(212) 및 사이드월스페이서(214)를 마스크로서 이온주입법에 의해 n채널 MISFET(Qn1) 및 p채널 MISFET(Qp)의 고농도 반도체영역(241, 242), 메모리셀의 고농도 반도체영역(215)을 형성한다.
다음으로, 도 90에 나타내는 바와 같이 실시의 형태 5와 동일한 실리콘산화막(216)을 형성한다. 또한, 도 91에 나타내는 바와 같이 실리콘질화막(212)을 실시의 형태 5와 동일하게 제거한다. 이 때, 실리콘질화막(212)은 열인산으로 제거되기 때문에, 다결정실리콘막(211) 상의 실리콘산화막(700)이 잔류한다.
다음으로, 도 92에 나타내는 바와 같이 n채널 MISFET(Qn1) 및 P채널 MISFET(Qp) 상에 포토레지스트막(701)을 형성하고, 그외의 영역의 실리콘산화막(700)을 에칭하여 제거한다. 게다가, 도 93에 나타내는 바와 같이 실시의 형태 5와 동일한 다결정실리콘막(218)을 형성하고, 실시의 형태 5와 동일하게 제2 부유게이트전극으로 되도록 패터닝한다.
다음으로, 실시의 형태 5와 동일한 층간절연막(219)을 형성하고, 그후 포토레지스트막(702)을 형성하여 이것을 마크스로 하여, n채널 MISFET(Qn2)의 게이트전극이 형성되는 영역 및 선택트랜지스터(SD)의 게이트전극이 형성되는 영역의 층간절연막(219)에 개구(217)를 형성한다. 여기서 형성되는 개구의 형상을 선택트랜지스터(SD)상의 개구에 대하여 예시하면, 도 95에 나타내는 평면도와 같다. 여기서는 슬릿 형상에 개구를 형성하고 있지만, 이것에 한정되지 않고 홀형상, 또는 홀이 배열된 형상이라도 좋다.
다음으로, 도 96이 나타내는 바와 같이, 실시의 형태 5와 동일한 다결정실리콘막(223), WSi2막(224) 및 CVD법에 의한 실리콘산화막(225)을 순차 형성한다. 또한, 도 97에 나타내는 바와 같이, 실시의 형태 5와 동일하게 실리콘산화막(225), WSi2막(224), 다결정실리콘막(223), 층간절연막(219), 다결정실리콘막(218) 및 다결정실리콘막(211)을 패터닝한다. 패터닝 후의 워드선(301)(8), 선택트랜지스터(SD)의 게이트전극(312)의 평면도를 도 98에 나타낸다. 이 때, 주변회로영역에 대해서는 n채널 MISFET(Qn2)의 게이트전극이 형성되도록 패터닝하고, n채널 MISFET(Qn1) 및 p채널 MISFET(Qp) 상에서는 레지스트패턴을 형성하지 않는다. 그러나, n채널 MISFET(Qn1) 및 p채널 MISFET(Qp)의 게이트전극 상에는 실리콘산화막(700)이 형성되어 있기 때문에 이것이 마스크로 되어 게이트전극은 에칭되지 않는다. 또한, 선 택트랜지스터(SD)와 메모리셀과의 사이에는 완충용 게이트전극이 형성되지 않는다. 이것은 선택트랜지스터(SD)의 게이트전극이 실리콘산화막(225), WSi2막(224), 다결정실리콘막(223), 층간절연막(219), 다결정실리콘막(218) 및 다결정실리콘막(211)에 의해 구성되어 있으므로, 완충용 게이트전극을 마련할 필요가 없기 때문이다. 이것에 의해 메모리셀의 면적을 절약하여 고집적화를 도모한다. 상기와 같이 하여 메모리셀, 선택트랜지스터(SD) 및 n채널 MISFET(Qn2)의 게이트전극이 형성된다. 선택트랜지스터(SD) 및 n채널 MISFET(Qn2)의 게이트전극은, WSi2막(224), 다결정실리콘막(223), 다결정실리콘막(218) 및 다결정실리콘막(211)으로 구성되어, 다결정실리콘막(223)과 다결정실리콘(218)과는 층간절연막(219)에 형성된 개구(217)를 통하여 접속되어 있다. 이와 같이, 게이트전극이 다층으로 이루어지고, 특히 저항율이 낮은 WSi2막(224)이 설치되어 있기 때문에, 게이트전극의 저항값을 저감하여 그 응답속도를 향상하고, AND형 플래시메모리의 성능을 향상할 수 있다.
다음으로, 도 99에 나타내는 바와 같이 실시의 형태 5와 동일한 n형 저농도 반도체영역(227) 및 펀치스루 스토퍼영역(228)을 형성하고, 게다가 사이드월스페이서(230)를 형성한 후, n형 고농도 반도체영역(232)을 형성한다.
그후의 공정은 실시의 형태 5 및 6과 거의 동일하기 때문에 설명을 생략한다.
본 실시의 형태의 AND형 플래시메모리의 제조방법에 의하면, 주변회로의 n채널 MISFET(Qn1) 및 p채널 MISFET(Qp)의 소스 ·드레인영역인 반도체영역을 메모리 셀의 형성전에 형성하기 때문에, 높은 열처리가 가능하게 되어 n채널 MISFET(Qn1) 및 p채널 MISFET(Qp)를 고내압인 트랜지스터에 적용할 수 있다. 한편, 메모리셀에서는 소스 ·드레인영역인 반도체영역의 형성후에 높은 열처리가 행해지지 않고, 얕은 접합으로 반도체 영역을 형성하고, 펀치스루 내성이 뛰어난 MISFET로 할 수 있다. 또한, 본 실시의 형태의 AND형 플래시메모리에서는 완충용 게이트전극을 설치할 필요가 없기 때문에, 메모리셀의 점유면적을 적게 히여 고집적화를 도모할 수 있다. 게다가, n채널 MISFET(Qn2) 및 선택트랜지스터(SD)의 게이트전극의 저항값을 저감하여 AND형 플래시메모리의 성능을 향상할 수 있다.
(실시의 형태 8)
도 100 내지 도 104는, 본 발명의 실시의 형태의 일예를 나타내는 단면도이며, 불휘발성 기억소자만을 기재하고 있다. 주변부의 회로에 이용되는 MOS트랜지스터는 도면이 번잡하게 되는 것을 방지하기 위해 기재를 생략하고 있다.
도 100에 나타내는 바와 같이, p형 실리콘기판(801)상에 10nm의 열산화막(802)을 형성하고, n형 또는 불순물을 포함하지 않는 두께 100nm의 다결정실리콘막(803), 불순물을 포함하지 않는 두께 150nm의 산화실리콘막(804)을 순차 퇴적한다. 또한 p형 실리콘기판(801)은 이 단면도에서 나타내는 영역에 p형 웰영역을 형성한 n형 실리콘기판이라도 상관없다.
도 101은 도 100으로부터 제조를 진행한 것이다. 다결정실리콘막(803) 및 산화실리콘막(804)을 포토리소그라피기술과 드라이에칭기술을 이용하여 도 101과 같이 분단(分斷)하여 제1 부유게이트전극으로 한다. 분단 후, 제1 부유게이트전극을 마스크로 n형 이온을 주입하고, p형 실리콘기판(801) 표면에 n형 반도체영역(805)을 형성한다. 주입은 비소를 가속에너지 40keV이며, 1 ×1015atoms/cm2정도로 하지만, 원하는 소자구조 및 소자특성에 따라 변경하는 것은 지장없다. 전면에 두께 150nm의 산화실리콘막을 퇴적하고, 이방성 드라이에칭을 이용하여 제1 부유게이트전극 측벽에 사이드월스페이서(806)를 형성한다.
도 102는 도 101로부터 가공을 진행한 것이다. 이방성 드라이에칭기술을 이용하여, 다결정실리콘막(803) 및 산화실리콘막(804)으로 이루어지는 제1 부유게이트전극 및 사이드월스페이서(806)를 마스크로 하여, p형 실리콘기판(801)에 홈을 형성한다. 본 실시의 형태에서는 깊이 300nm로 하지만, 소자분리특성에 따라 깊이를 변경하는 것은 지장없다. 홈 내에 노출한 실리콘표면에 800℃정도의 온도에서 두께 5nm의 열산화막(807)을 형성하고, 게다가 전면에 불순물을 포함하지 않는 실리콘산화막(808)을, 100nm의 두께로 퇴적한다. 이 실리콘산화막(808)은 BPSG에 포함되는 불순물이 p형 실리콘기판(801) 및 n형 반도체영역(805) 중에 확산하는 것을 방지하는 장벽의 역할을 한다. 실리콘산화막(808) 퇴적후, 전면에 BPSG막(809)을 500nm 퇴적한다. BPSG의 유동성을 이용하여 소자사이를 충전하고, 또 표면을 평탄화시켜, 이음매나 공동(空洞)을 제거하기 위해 질소분위기 850℃에서 처리한다. 도 102는 이 평탄화 열처리 후의 도면이다.
도 103은 도 102의 상태로부터 더욱 가공을 진행한 것이다. 전면에 퇴적한 BPSG막(809)을 다결정실리콘막(803)이 노출할 때까지 드라이에칭으로 균일하게 후 퇴시킨다. 이 직후, 도 110 및 도 111에서 설명한 효과를 노려, 암모니아 분위기 중, 800℃, 20분의 처리를 행한다.
다음으로 도 104와 같이, 노출표면을 플루오르화수소산으로 세정후, 두께 50nm의 n형 다결정실리콘(810)을 퇴적하고, 포토리소그라피와 드라이에칭기술을 이용하여 제2 부유게이트전극의 형상으로 가공한다. 또한, 다결정실리콘막(810)은 부유게이트전극의 표면적을 증대시킬 목적으로 형성된다. 다결정실리콘막(810)은 그 사이에 절연막을 통하지 않고 제1 부유게이트전극의 다결정실리콘막(803)과 접촉하고 있다. 다결정실리콘막(810) 형성후, 20nm의 실리콘산화막(811)을 퇴적한다. 이어서 두께 100nm의 n형 다결정실리콘(812)을 퇴적한다. 이 다결정실리콘막(812)은 패터닝되어 제어게이트전극으로 된다. 제어게이트전극인 다결정실리콘막(812)에 전압을 인가하면, 제2 부유게이트전극인 다결정실리콘막(810)을 통하여 제1 부유게이트전극(103)에도 전압이 인가되는 것이다. 또한, 이 소자의 동작원리는 예컨대 실시의 형태 1∼7과 마찬가지이다. 또한, 실시의 형태 1∼7에서 CMP법에 의해 연마하는 절연막으로서 본 실시의 형태 8의 BPSG막(809)을 이용해도 좋은 것은 물론이다.
(실시의 형태 9)
도 105 내지 도 109는 본 발명의 실시의 형태의 다른 일예를 나타내는 단면도이며, 불휘발성 기억소자만을 기재하고 있다. 도 105에 나타내는 바와 같이, p형의 실리콘기판(901) 상에 두께 300nm의 소자분리영역(902)을 열산화로 형성한다. 10nm의 열산화막(903)을 형성하고, n형 또는 불순물을 포함하지 않는 두께 100nm의 다결정실리콘막(904), 불순물을 포함하지 않는 두께 150nm의 산화실리콘막(905)을 순차 퇴적한다. 또한, 실리콘기판(901)은 이 단면도에서 나타내는 영역에 p형 웰영역을 형성한 n형 실리콘기판이라도 상관없다.
도 106은 도 105로부터 제조를 진행한 것이다. 다결정실리콘막(904) 및 산화실리콘막(905)을 포토리소그라피 기술과 드라이에칭기술을 이용하여 도 106과 같이 분단하여 제1 부유게이트전극으로 한다. 분단 후, 제1 부유게이트전극을 마스크로 n형 이온을 주입하고, 실리콘기판(901) 표면에 n형 반도체영역(906)을 형성한다. 주입은 비소를 가속에너지 40keV이며, 1 ×1015atoms/cm2 정도로 하지만, 원하는 소자구조 및 소자특성에 따라 변경하는 것은 지장이 없다. 전면에 두께 150nm의 산화실리콘막을 퇴적하고, 이방성 드라이에칭을 이용하여 제1 부유게이트전극 측벽에 사이드월스페이서(907)를 형성한다.
도 107은 도 106으로부터 가공을 진행한 것이다. 전면에 불순물을 포함하지 않는 실리콘산화막(908)을 100nm의 두께로 퇴적한다. 실리콘산화막(908)은 BPSG에 포함되는 불순물이 n형 반도체영역(906) 및 실리콘기판(901) 중에 확산하는 것을 방지하는 장벽의 역할을 한다. 실리콘산화막(908) 퇴적후, 전면에 BPSG막(909)을 500nm 퇴적한다. BPSG의 유동성을 이용하여 소자간을 충전하고, 또 표면을 평탄화시켜 이음매나 공동을 제거하기 위해, 질소분위기 850℃에서 처리한다. 도 107은 이 평탄화 열처리후의 도면이다.
도 108은 도 107의 상태로부터 더욱 가공을 진행한 것이다. 전면에 퇴적한 BPSG막(909)을 다결정실리콘(904)이 노출할 때까지 드라이에칭으로 균일하게 후퇴 시킨다. 이 직후, 도 110 및 도 111에서 설명한 효과를 노려, 암모늄 분위기 중, 800℃, 20분의 질화처리를 행한다.
도 109는 도 108의 상태로부터 더욱 가공을 진행한 것이다. 전면을 플루오르화 수소산으로 세정후, 두께 50nm의 n형 다결정실리콘막(910)을 퇴적한다. 그것을 포토리소그라피와 드라이에칭기술을 이용하여 제2 부유게이트전극의 형상으로 가공한다. 또한, 다결정실리콘막(910)은 부유게이트전극의 표면적을 증대시킬 목적으로 형성된다. 다결정실리콘막(910)은 그 사이에 절연막을 통하지 않고 다결정실리콘막(904)과 접촉하고 있다. 다결정실리콘막(910) 형성후, 20nm의 실리콘산화막(911)을 퇴적한다. 이어서, 두께 100nm의 n형 다결정실리콘(912)을 퇴적한다. 이 n형 다결정실리콘(912)은 패터닝되어 제어게이트전극으로 된다. n형 다결정실리콘(912)에 전압을 인가하면 실리콘산화막(911)을 통하여 다결정실리콘막(904)에도 전압이 인가되는 것이다. 또한, 이 소자의 동작원리 그 자체는, 예컨대 실시의 형태 1∼7과 동일하다.
(실시의 형태 10)
실시의 형태 1 내지 실시의 형태 9에서는 본 발명을 AND형 플래시메모리에 적용한 경우에 대하여 설명하였지만, 본 실시의 형태 10에서는 본 발명을 NOR 형 플래시메모리에 적용한 경우에 대하여 설명한다. 또한, NOR형 플래시메모리에 대해서는 예컨대 미국 특허 USP5,472,891호에 기재되어 있다.
제조방법으로서는 실시의 형태 1에서는 열패턴에 대하여 자기정합적으로 불순물을 도입하여 소스/드레인영역을 형성하고 있지만, 본 실시의 형태 10 에서는 소스/드레인영역의 형성을 제어게이트전극(워드선)형성 후에 행하고, 또 그 후 소스/드레인영역에 전기적으로 접속하는 소스선 및 데이터선을 형성하는 점이 다르다.
도 112는 본 실시의 형태의 NOR형 플래시메모리의 요부회로도이고, 도 13은 본 실시의 형태의 NOR형 플래시메모리의 평면레이아웃이며, 도 114(A)는 도 113에서의 A-A선 단면도이고, 도 114(B)는 도 113에서의 B-B선 단면도이다.
또한, 주변회로를 형성하는 MISFET는 실시의 형태 1 내지 실시의 형태 9와 동일하므로, 그 설명을 생략한다.
행방향(워드선 방향)으로 메모리셀(M)의 제어게이트전극(8, 301)과 일체로 형성된 워드선(WL)과, 소스선(SL)이 연재하도록 배치되고, 행방향에 수직한 열방향(데이터선)으로 데이터선(DL)과 소자분리영역(5, 305)이 연재하도록 배치된다.
워드선(WL)과 데이터선(DL)과의 교점에 메모리셀(M)이 배치되고, 소스선(SL) 및 데이터선(SL)은 메모리셀(M)의 상부에 형성된다. 데이터선(DL)은 메모리셀(M)의 드레인영역(10)에 전기적으로 접속되고, 소스선(SL)은 메모리셀(M)의 소스영역(11)에 전기적으로 접속된다.
메모리셀(M)은 MISFET로 구성되고, 행방향으로 인접하는 메모리셀(M) 사이는 소자분리영역(5, 305)으로 소자분리된다. 소자분리영역(5, 305)은, 실시의 형태 1과 마찬가지로 얕은 홈 소자분리구조로 구성된다. 메모리셀(M)은 P형 반도체 기판(1, 201)에 형성된 P형 웰영역(208)에 형성되고, P형 웰영역(208)은 N형 웰(206)에 의해 둘러싸여 P형 반도체 기판(1, 201)과 분리된다.
메모리셀(M)은 반도체기판(1, 201)의 주면에 형성된 게이트절연막(2)과, 게이트절연막(2) 상에 형성된 제1 부유게이트전극(3)과, 제1 부유게이트전극(3) 상에 형성된 제2 부유게이트전극(7)과, 제2 부유게이트전극(7) 상에 형성된 층간절연막(15)과, 층간절연막(15) 상에 형성된 제어게이트전극(8)과, 반도체 기판(1, 201) 내에 형성된 소스/드레인영역인 한쌍의 N형 반도체 영역(10, 11)과, 드레인영역(10)과 소스영역(11)과의 사이에서, 제1 부유게이트전극(3)의 하부에 위치하는 채널영역인 P형 웰영역(208)으로 구성된다. 즉, 채널영역은 열방향에서 드레인영역(10)과 소스영역(11)과의 사이에 배치된다.
소스선(SL)은, 제1, 제2 부유게이트전극(3, 7), 제어게이트전극(8), 절연막(17)의 측벽에 형성된 사이드월스페이서(20)에 대하여 자기정합적으로 형성되고, 메모리셀(M)의 소스영역(11)에 전기적으로 접속된다.
층간절연막(128)은 소스선(SL)의 상부에 형성되고, 층간절연막(128)의 상부에 형성된 데이터선(DL)은 층간절연막(128)에 형성된 콘택트홀(306)을 통하여 메모리셀(M)의 드레인영역(10)에 전기적으로 접속된다.
제1 부유게이트전극(3)의 측벽에 사이드월스페이서(3)가 형성되고, 사이드월스페이서(3)에 대하여 자기정합적으로 홈(117)이 형성되어 있다.
절연막(5, 305)이 홈(117)에 매립되어, 절연막(5, 305)의 표면위치가 제1 부유게이트전극(3) 사이 및 메모리셀부 내에서 거의 균일하게 되도록 평탄화되어 있다.
홈(117) 및 홈(117)에 매립되어 절연막(5, 305)에 의해 얕은 홈 소자분리영 역이 형성된다.
제2 부유게이트전극(7)은 절연막(5, 305)위까지 연재하여 형성되고, 제어게이트전극(8)과 제2 부유게이트전극(7)과의 사이의 용량을 증대시키고 있다.
이와 같이, 사이드월스페이서(3)에 대하여 자기정합적으로 홈(117)을 형성하고 있으므로, 행방향의 메모리셀(M)의 간격을 축소할 수 있고, 셀사이즈를 축소할 수 있으므로, 고집적화할 수 있다.
또한, 실시의 형태 1과 마찬가지로, 홈(117)의 하부에 채널스토퍼로서 작용하는 P형 반도체영역을 형성해도 된다.
도 115 내지 도 121을 이용하여 상술한 NOR형 플래시메모리의 제조방법에 대하여, 간단히 설명한다. 도 115, 도 117, 도 119는 NOR형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 단면도이며, 각각에 있어서 (A)는 도 113에서의 A-A선 단면도에 대응하고, (B)는 도 113에서의 B-B선 단면도에 대응하고 있다. 도 116, 도 118, 도 120은 NOR형 플래시메모리의 제조방법의 일예를 그 공정순으로 나타낸 평면도이다.
도 115 및 도 116에 나타내는 바와 같이, 실시의 형태 1과 마찬가지로 반도체 기판(1, 201)의 주면에 게이트절연막(2), 게이트절연막(2) 상에 제1의 다결정실리콘막(111), 제1의 다결정실리콘막(111) 상에 절연막인 실리콘질화막(113)을 형성한 후, 제1의 다결정실리콘막(111) 및 절연막(113)을 에칭에 의해 패터닝하고, 열방향으로 연재하는 스트라이프 형태의 열패턴을 형성한다. 또, 이 패터닝에 의해 메모리셀(M)(제1 부유게이트전극(3))의 게이트폭이 규정된다. 또한, 도시하지 않지 만 실시의 형태 1과 마찬가지로, 주변회로부는 제1의 다결정실리콘막(111) 및 실리콘질화막(113)으로 덮인다. 다음으로, 사이드월스페이서(4, 116)를 형성한다.
다음으로, 도 117 및 도 118에 나타내는 바와 같이, 실시의 형태 1과 마찬가지로, 에칭에 의해 사이드월스페이서(4, 116)에 대하여 자기정합적으로 홈(117)을 형성한 후, 기판 전면에 퇴적된 절연막(119')을 CMP법으로 연마하여 절연막(113)까지 평탄화된 절연막(5, 305, 119)을 형성한다.
다음에, 절연막(113)을 제거한 후, 제2의 다결정실리콘막(120)을 퇴적한다. 그후, 제2의 다결정실리콘막(120)을 에칭에 의해 패터닝하여 열방향으로 연재하는 제2 열패턴을 형성한다. 이 패터닝에 의해 제2 부유게이트전극의 행방향의 길이가 규정된다.
다음으로, 도 119 및 도 120에 나타내는 바와 같이, 실시의 형태 1과 마찬가지로 층간절연막(15, 121)을 형성한 후, 제3의 다결정실리콘막(122), WSi막(123), 절연막(124)을 순차 퇴적한다.
다음으로, 절연막(124), WSi 막(123), 제3의 다결정실리콘막(122), 층간절연막(15, 121), 제2의 다결정실리콘막(120), 제1의 다결정실리콘막(111)을 에칭에 의해 패터닝하여, WSi막(123) 및 제3의 다결정실리콘막(122)으로 이루어지는 워드선(제어게이트전극)(8, 301)과, 제1의 다결정실리콘막(111) 및 제2 다결정실리콘막(120)으로 이루어지는 부유게이트전극(3, 7)을 형성한다. 제1 부유게이트전극(3)은 제1의 다결정실리콘막(111)으로 구성되고, 제2의 부유게이트전극(7)은 제2의 다결정실리콘막(120)으로 구성된다. 워드선(제어게이트전극)(8, 301)은, 행방향으로 연 재하도록 패터닝되고, 행방향으로 배치되는 메모리셀(M)의 제어게이트전극(8)과 일체로 구성된다.
다음으로, 절연막(124)에 대하여 자기정합적으로 불순물을 도입하여 드레인영역(10) 및 소스영역(11)으로 이루어지는 한쌍의 N형 반도체 영역을 형성한 후, 절연막(124), WSi 막(123), 제3의 다결정실리콘막(122), 층간절연막(15, 121), 제2의 다결정실리콘막(120), 제1의 다결정실리콘막(111)의 측벽에 사이드월스페이서(20)를 형성한다.
다음으로, 도 114 및 도 120에 나타내는 바와 같이, 도전막을 퇴적한 후, 도전막을 에칭에 의해 패터닝하여, 행방향으로 연재하고, 메모리셀(M)의 소스영역(11)에 전기적으로 접속하는 소스선을 형성한다. 도전막은 예컨대 불순물이 도입된 다결정실리콘막 또는 W막 등의 금속막으로 구성된다.
다음으로, 층간절연막(128)을 형성한 후, 콘택트홀(306)을 형성하고, 그 후 콘택트홀(306)을 통하여 메모리셀(M)의 드레인영역(10)에 전기적으로 접속하는 데이터선(DL)을 형성한다. 데이터선(DL)은 예컨대 Al막 등의 금속막으로 구성된다.
또한, 본 실시의 형태 10에서는 절연막(5, 305, 119)의 평탄화를 CMP로 행하지만, 본 실시의 형태 5에 나타내는 바와 같이 CMP와 에칭을 이용해도 좋다.
또, 본 실시의 형태 10에서는 사이드월스페이서(4, 116)에 대하여 자기정합적으로 형성한 홈(117)에 평탄화된 절연막(5, 305, 119)을 형성하였지만, 이것에 한정되지 않고, 본 실시의 형태 5에 나타내는 바와 같이 구성해도 좋은 것은 물론이다.
또한 본 실시의 형태 10에서는 홈(117)을 사이드월스페이서(4, 116)에 대하여 자기정합적으로 형성하였지만, 도 121에 나타내는 바와 같이, 실리콘질화막인 절연막(113)을 마스크로 하여 에칭에 의해 홈(117)을 형성한 후, 도 122에 나타내는 바와 같이 홈(117)에 평탄화된 절연막(5, 305, 119)을 형성해도 된다. 물론 제2 부유게이트전극(7)은 절연막(5, 305, 119) 위에까지 연재하도록 형성된다.
이것에 의해 행방향의 메모리셀(M)의 간격을 더욱 축소할 수 있고, 셀사이즈를 축소할 수 있으므로, 더욱 고집적화할 수 있다.
또한 본 실시의 형태 10에서, 소스선(SL) 및 데이터선(DL)을 설치하지 않으면 메모리셀(M)의 소스영역과 드레인영역과는 직렬로 접속되므로, 소위 NAND형을 구성할 수 있다. 이 경우, 실시의 형태 1∼9와 마찬가지로, 선택MISFET를 설치하도록 하면 좋다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시의 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시의 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능한 것은 말할 것도 없다.
이상과 같이, 본 발명의 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치 및 그 제조방법은, 미세가공 및 고집적화에 적합한 것임과 동시에, 높은 신뢰성을 가지는 것이며, 특히 AND형 플래시메모리에 적용하여 적합한 것이다.

Claims (18)

  1. 제1 MISFET를 갖는 반도체장치에 있어서,
    메모리셀을 구성하는 제1 MISFET는, 반도체 기판의 주면에 게이트 절연막을 통하여 형성된 제1 부유 게이트 전극과, 상기 제1 부유 게이트 전극 상에 상기 제1 부유 게이트 전극과 전기적으로 접속하여 형성된 제2 부유 게이트 전극과, 상기 제2 부유 게이트 전극 상에 층간 절연막을 통하여 형성된 제어 게이트 전극을 갖고,
    상기 제1 MISFET는 어레이상으로 배치되고,
    분리영역에 의하여, 제1 방향에 인접하는 제1 MISFET 사이가 소자분리되고,
    상기 분리영역은, 상기 제1 방향으로 인접하는 제1 MISFET 사이에 있어서, 상기 제1 부유 게이트 전극으로 덮여있지 않은 상기 반도체 기판에 형성된 홈에, 절연막이 매립되어 형성되고,
    상기 절연막의 표면위치가, 상기 어레이상으로 배치된 제1 MISFET 사이에 상기 반도체 기판의 주면보다도 높게 구성되고,
    상기 제1 방향에 인접하는 제1 MISFET 사이에 있어서, 상기 제2 부유 게이트 전극은, 상기 절연막상을 연재하도록 형성되고,
    전자를 상기 제1 부유 게이트 전극으로부터 상기 기판에, 게이트 절연막을 통하여 터널링으로 방출하는 소거동작시에는, 상기 제어전극에 제1 전압을 인가함과 동시에, 상기 제1 MISFET의 상기 제1 부유 게이트 전극 하의 상기 반도체 기판부를 상기 제1 전압보다 높게 하고,
    전자를 상기 기판으로부터 상기 제1 부유 게이트 전극에 게이트 절연막을 통하여 터널링으로 방출하는 기록동작시에는, 상기 제어게이트 전극에, 제1 전압보다 높은 제2 전압을 인가하고, 선택된 상기 제1 MISFET의 채널영역을 반전시킴과 동시에, 선택되지 않은 상기 제1 MISFET의 상기 반도체영역에 상기 제2의 전압보다도 낮은 제3 전압을 인가하여, 채널영역과 제어게이트 전극의 사이의 전압을 상기 선택된 제1 MISFET의 채널영역과 제어게이트 전압의 사이의 전압보다도 낮게 하는 것을 특징으로 하는 반도체 장치.
  2. 제1 MISFET와 제2 MISFET를 갖는 반도체장치에 있어서,
    메모리셀을 구성하는 제1 MISFET는, 반도체 기판의 주면에 게이트 절연막을 통하여 형성된 제1 부유 게이트 전극과, 상기 제1 부유 게이트 전극 상에 상기 제1 부유 게이트 전극과 전기적으로 접속하여 형성된 제2 부유 게이트 전극과, 상기 제2 부유 게이트 전극 상에 층간 절연막을 통하여 형성된 제어 게이트 전극을 갖고, 제2 MISFET는 상기 반도체기판의 주면에 게이트 절연막을 통하여 형성된 게이트 전극을 갖고,
    상기 제1 MISFET는 어레이상으로 배치되고,
    상기 제2 MISFET는 주변회로를 구성하고,
    분리영역에 의하여, 제1 방향에 인접하는 제1 MISFET 사이가 소자분리되는 것과 동시에, 제2 MISFET 사이가 소자분리되고,
    상기 분리영역은, 상기 제1 방향으로 인접하는 제1 MISFET 사이에 있어서, 상기 제1 부유 게이트 전극으로 덮여있지 않은 상기 반도체 기판에 형성된 홈에, 절연막이 매립되어 형성됨과 동시에, 상기 제2 MISFET 사이에 있어서, 상기 반도체기판에 형성된 홈에 절연막이 매립되어 형성되고,
    상기 절연막의 표면위치가, 상기 어레이상으로 배치된 제1 MISFET 사이에 상기 반도체 기판의 주면보다도 높게 구성되고,
    전자를 상기 제1 부유 게이트 전극으로부터 상기 기판에, 게이트 절연막을 통하여 터널링으로 방출하는 소거동작시에는, 상기 제어전극에 제1 전압을 인가함과 동시에, 상기 제1 MISFET의 상기 제1 부유 게이트 전극 하의 상기 반도체 기판부를 상기 제1 전압보다 높은 전압으로 하고,
    전자를 상기 기판으로부터 상기 제1 부유 게이트 전극에 게이트 절연막을 통하여 터널링으로 방출하는 기록동작시에는, 상기 제어게이트 전극에, 제1 전압보다 높은 제2 전압을 인가하고, 선택된 상기 제1 MISFET의 채널영역을 반전시킴과 동시에, 선택되지 않은 상기 제1 MISFET의 상기 반도체영역에 상기 제2의 전압보다도 낮은 제3 전압을 인가하여, 채널영역과 제어게이트 전극의 사이의 전압을 상기 선택된 제1 MISFET의 채널영역과 제어게이트 전극과의 사이의 전위보다도 낮게 하는 것을 특징으로 하는 반도체 장치
  3. 메모리셀을 구성하는 제1 MISFET를 갖는 반도체장치에 있어서,
    상기 제1 MISFET는, 반도체 기판의 주면에 게이트 절연막을 통하여 형성된 제1 부유 게이트 전극과, 상기 제1 부유 게이트 전극의 상부에 층간 절연막을 통하 여 형성된 제어 게이트 전극과, 상기 반도체기판 내에 형성된, 소스·드레인 영역으로서 작용하는 한쌍의 반도체영역을 포함하고,
    상기 제1 MISFET는 채널영역은, 상기 기판 내에 있어서 상기 한쌍의 반도체영역 사이에 배치되고,
    상기 제1 MISFET의 한쌍의 반도체영역은 대칭구조로 구성되고,
    상기 채널영역의 전면과 상기 제1의 부유 게이트 전극의 사이에서, 전자를 상기 게이트 절연막을 통하여 터널링에 의하여 주입 또는 방출시키는 것으로 정보의 기록 및 소거가 행하여지고,
    전자를 상기 제1 부유 게이트 전극으로부터 상기 기판에, 게이트 절연막을 통하여 터널링으로 방출하는 소거동작시에는, 상기 제어전극에 제1 전압을 인가함과 동시에, 상기 제1 MISFET의 상기 제1 부유 게이트 전극 하의 상기 반도체 기판부를 상기 제1 전압보다 높은 전압으로 하고,
    전자를 상기 기판으로부터 상기 제1 부유 게이트 전극에 게이트 절연막을 통하여 터널링으로 방출하는 기록동작시에는, 상기 제어게이트 전극에, 제1 전압보다 높은 제2 전압을 인가하고, 선택된 상기 제1 MISFET의 채널영역을 반전 시킴과 동시에, 선택되지 않은 상기 제1 MISFET의 상기 반도체영역에 상기 제2의 전압보다도 낮은 제3 전압을 인가하여, 채널영역과 제어게이트 전극의 사이의 전압을, 상기 선택된 제1 MISFET의 채널영역과 제어게이트 전압의 사이의 전압보다도 낮게 하는 것을 특징으로 하는 반도체 장치.
  4. 메모리셀을 구성하는 제1 MISFET를 갖는 반도체장치에 있어서,
    상기 제1 MISFET는, 반도체 기판의 주면에 게이트 절연막을 통하여 형성된 제1 부유 게이트 전극과, 상기 제1 부유 게이트 전극의 상부에 층간 절연막을 통하여 형성된 제어 게이트 전극과, 상기 반도체기판 내에 형성된, 소스·드레인 영역으로서 작용하는 한쌍의 반도체영역을 갖고,
    상기 제1 MISFET의 채널영역은, 상기 기판 내에 있어서 상기 한쌍의 반도체영역 사이에 배치되고,
    상기 채널영역의 전면과 상기 제1의 부유 게이트 전극의 사이에서, 전자를 상기 게이트 절연막을 통하여 터널링에 의하여 주입 또는 방출시키는 것으로 정보의 기록 및 소거가 행하여지고,
    전자를 상기 제1 부유 게이트 전극으로부터 상기 기판에, 게이트 절연막을 통하여 터널링으로 방출하는 소거동작시에는, 상기 제어전극에 제1 전압을 인가함과 동시에, 상기 제1 MISFET의 상기 제1 부유 게이트 전극 하의 상기 반도체 기판부를 상기 제1 전압보다 높은 전압으로 하고,
    전자를 상기 기판으로부터 상기 제1 부유 게이트 전극에 게이트 절연막을 통하여 터널링으로 방출하는 기록동작시에는, 상기 제어게이트 전극에, 제1 전압보다 높은 제2 전압을 인가하고, 선택된 상기 제1 MISFET의 채널영역을 반전시킴과 동시에, 선택되지 않은 상기 제1 MISFET의 상기 반도체영역에 상기 제2의 전압보다도 낮은 제3 전압을 인가하여, 채널영역과 제어게이트 전극의 사이의 전압을 상기 선택된 제1 MISFET의 채널영역과 제어게이트 전극 사이의 전위보다도 낮게 하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 소거동작시에는, 상기 제1 MISFET의 반도체 영역을, 상기 제1 부유 게이트 전극 하의 상기 반도체 기판부와 동전위로 하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제2 전압으로서 가해지는 제어게이트 전압이 3 이상의 복수의 전압레벨을 갖고, 상기 전압레벨에 대응하여 상기 부유 게이트 전극으로 주입전하량의 차이에 근거하여 상기 제1 MISFET의 문턱치의 변화를 논리적을 대응하여, 1개의 메모리셀에 2비트 이상의 정보가 기억되는 것을 특징으로 하는 반도체 장치.
  7. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 메모리셀로의 정보 기록시에는, 가장 높은 제2의 전압에서 기록동작으로부터 순서대로, 보다 낮은 제2 전압에서의 기록동작으로 이행하여 기록하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 메모리셀로부터 정보 판독시에는, 가장 낮은 제2의 전압으로 주입된 전 하량에 대응하는 문턱치의 검출로부터 순서대로, 보다 높은 제2 전압으로 주입된 전하량에 대응하는 문턱치의 검출로 이행하여 판독하는 것을 특징으로 하는 반도체 장치.
  9. 메모리셀을 구성하는 제1 MISFET와 제2 MISFET를 갖는 반도체장치에 있어서,
    메모리셀을 구성하는 상기 제1 MISFET는, 반도체 기판의 주면에 게이트 절연막을 통하여 형성된 부유 게이트 전극과, 상기 부유 게이트 전극 상에 상기 층간 절연막을 통하여 형성된 제어 게이트 전극과, 상기 반도체기판 내에 형성된, 소스·드레인 영역으로서 작용하는 한쌍의 반도체 영역을 갖고,
    제2 MISFET는, 상기 게이트 절연막, 부유 게이트 전극, 층간절연막 및 제어 게이트 전극을 구성하는 재료로 이루어지는 제1 게이트 영역과, 상기 층간 절연막이 제거된 제2 게이트 영역을 그 게이트 길이방향으로 갖고,
    상기 제2 MISFET의 소스·드레인 영역 중에서 한쪽으로서 작용하는 반도체영역은, 상기 제1 MISFET의 한쪽의 반도체영역과 전기적으로 접속되고,
    상기 제2 MISFET의 채널영역은, 상기 제2 게이트 영역의 하부의 상기 기판 내에 형성되고, 또한 상기 제2 MISFET의 소스·드레인 영역으로서 작용하는 반도체 영역 사이에 형성되고,
    상기 제2 MISFET의 제1 게이트 영역의 부유 게이트 전극은, 상기 제2 MISFET의 제2 게이트 영역의 제어게이트 전극과는, 내부에서 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 메모리셀을 구성하는 제1 MISFET와 제2 MISFET를 갖는 반도체장치에 있어서,
    메모리셀을 구성하는 상기 제1 MISFET는, 반도체 기판의 주면에 게이트 절연막을 통하여 형성된 부유 게이트 전극과, 상기 부유 게이트 전극 상에 층간 절연막을 통하여 형성된 제어 게이트 전극과, 상기 반도체기판 내에 형성된, 소스·드레인 영역으로서 작용하는 한쌍의 반도체 영역을 갖고,
    제1 분리영역에 의하여 제1 방향에 인접하는 제1 MISFET와 소자분리되고,
    상기 제1 분리영역은 기판에 형성된 홈에 절연막이 매립되어 형성되고,
    상기 제1 MISFET는, 제1 방향에 교차하는 제2 방향에 복수 설치되고,
    제2 MISFET는, 상기 게이트 절연막, 부유 게이트 전극, 층간절연막 및 제어 게이트 전극을 구성하는 재료로 이루어지는 제1 게이트 영역과, 상기 층간 절연막이 제거된 제2 게이트 영역을 그 게이트 길이방향으로 갖고,
    상기 제2 방향에 있어서, 상기 제1 MISFET에 인접하는 상기 제2 MISFET의 소스·드레인 영역 중에서 한쪽으로서 작용하는 반도체 영역은, 상기 제1 MISFET의 한쪽 반도체 영역과 전기적으로 접속되고,
    상기 제2 MISFET의 채널영역은, 상기 제2 게이트 영역의 하부의 상기 기판 내에 형성되고, 또한 상기 제2 MISFET의 소스·드레인 영역으로서 작용하는 반도체 영역 사이에 형성되고,
    상기 제2 MISFET의 제1 게이트 영역의 부유 게이트 전극은, 상기 제2 MISFET의 제2 게이트 영역의 제어게이트 전극과는, 내부에서 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 삭제
  12. 제 9항 또는 제 10항에 있어서,
    상기 분리영역은, 상기 제1 방향에 인접하는 제1 MISFET 사이에 있어서, 상기 부유 게이트 전극으로 덮여있지 않은 상기 반도체 기판에 형성된 홈에, 절연막이 매립되어 형성된 것을 특징으로 하는 반도체 장치.
  13. 제 9항 또는 제 10항에 있어서,
    전자를 상기 부유 게이트 전극에서 상기 기판에, 게이트 절연막을 통하여 터널링으로 방출하는 소거동작시에는, 상기 제어전극에 제1 전압을 인가함과 동시에, 상기 제1 MISFET의 상기 부유 게이트 전극 하의 상기 반도체 기판부를 상기 제1 전압보다 높은 전압으로 하고,
    전자를 상기 기판에서 상기 부유 게이트 전극에 게이트 절연막을 통한 터널링으로 방출하는 기록동작시에는, 상기 제어게이트 전극에, 제1 전압보다 높은 제2 전압을 인가하고, 선택된 상기 제1 MISFET의 채널 영역을 반전시킴과 동시에, 선택되지 않은 상기 제1 MISFET에 상기 제2 전압보다도 낮은 제3 전압을 인가하여, 채널영역과 제어게이트 전극의 사이의 전압을 상기 선택된 제1 MISFET의 채널영역과 제어게이트 전극과의 사이의 전위보다 낮게 하는 것을 특징으로 하는 반도체장치.
  14. 제1 MISFET를 갖는 반도체장치에 있어서,
    메모리셀을 구성하는 제1 MISFET는, 반도체 기판의 주면에 게이트 절연막을 통하여 형성된 제1 부유 게이트 전극과, 상기 제1 부유 게이트 전극 상에 층간 절연막을 통하여 형성된 제어 게이트 전극을 갖고,
    상기 제1 MISFET는 어레이상으로 배치되고,
    분리영역에 의하여, 제1 방향에 인접하는 제1 MISFET 사이가 소자분리되고,
    상기 분리영역은, 상기 제1 방향에 인접하는 제1 MISFET 사이에 있어서, 상기 제1 부유 게이트 전극으로 덮여있지 않은 상기 반도체 기판에 형성된 홈에, 절연막이 매립되어 형성되고,
    상기 제1 방향에 인접하는 제1 MISFET 사이에 있어서, 상기 부유 게이트 전극은, 상기 절연막상을 연재하도록 형성되고,
    전자를 상기 부유 게이트 전극으로부터 상기 기판에, 게이트 절연막을 통하여 터널링으로 방출하는 소거동작시에는, 상기 제어전극에 제1 전압을 인가함과 동시에, 상기 제1 MISFET의 상기 제1 부유 게이트 전극 하의 상기 반도체 기판부를 상기 제1 전압보다 높은 전압으로 하고,
    전자를 상기 기판으로부터 상기 부유 게이트 전극에 게이트 절연막을 통하여 터널링으로 방출하는 기록동작시에는, 상기 제어게이트 전극에, 제1 전압보다 높은 제2 전압을 인가하고, 선택된 상기 제1 MISFET의 채널영역을 반전시킴과 동시에, 선택되지 않은 상기 제1 MISFET의 상기 반도체영역에 상기 제2의 전압보다도 낮은 제3 전압을 인가하여, 채널영역과 제어게이트 전극의 사이의 전압을 상기 선택된 제1 MISFET의 채널영역과 제어게이트 전극 사이의 전위보다도 낮게 하는 것을 특징으로 하는 반도체 장치
  15. 제 14항에 있어서,
    상기 소거동작시에는, 상기 제1 MISFET의 반도체 영역을, 상기 부유 게이트 전극 하의 상기 반도체 기판부와 동전위로 하는 것을 특징으로 하는 반도체 장치.
  16. 제 14항에 있어서,
    상기 제2 전압으로서 가해지는 제어게이트 전압이 3 이상의 복수의 전압레벨을 갖고, 상기 전압레벨에 대응하여 상기 부유 게이트 전극으로의 주입전하량의 차이에 근거하여 상기 제1 MISFET의 문턱치의 변화를 논리적을 대응시켜, 1개의 메모리셀에 2비트 이상의 정보가 기억되는 것을 특징으로 하는 반도체 장치.
  17. 제 14항에 있어서,
    상기 메모리셀로의 정보 기록시에는, 가장 높은 제2의 전압으로 기록동작으로부터 순서대로, 보다 낮은 제2 전압에서의 기록동작으로 이행하여 기록하는 것을 특징으로 하는 반도체 장치.
  18. 제 14항에 있어서,
    상기 메모리셀로부터 정보 판독시에는, 가장 낮은 제2의 전압으로 주입된 전하량에 대응하는 문턱치의 검출로부터 순서대로, 보다 높은 제2 전압으로 주입된 전하량에 대응하는 문턱치의 검출로 이행하여 판독하는 것을 특징으로 하는 반도체 장치.
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