JPH0272672A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0272672A
JPH0272672A JP63223802A JP22380288A JPH0272672A JP H0272672 A JPH0272672 A JP H0272672A JP 63223802 A JP63223802 A JP 63223802A JP 22380288 A JP22380288 A JP 22380288A JP H0272672 A JPH0272672 A JP H0272672A
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JP
Japan
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floating gate
gate
voltage
control gate
semiconductor substrate
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JP63223802A
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English (en)
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Yasushi Ema
泰示 江間
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Fujitsu Ltd
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Fujitsu Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体装置およびその製造方法に係り、特にフローティ
ングゲートを有するＥＰＲＯＭやＥ２ＰＲＯＭ等の不揮
発性メモリおよびその製造方法に関し、 低電圧を用いて、書込みあるいは消去を容易に行なうこ
とができる半導体装置およびその製造方法を提供するこ
とを目的とし、 半導体基板上にゲート絶縁膜を介して設けられたフロー
ティングゲートと前記フローティングゲート上に絶縁膜
を介して形成されたコントロールゲートとを有する半導
体装置において、前記フローティングゲート側面に溝が
形成され、前記溝内部が前記絶縁膜を介して前記コント
ロールゲートによって埋め込まれているように構成する
。
［産業上の利用分野］ 本発明は半導体装置およびその製造方法に係り、特にフ
ローティングゲートを有するＥＰＲＯＭやＥ２ＰＲＯＭ
等の不揮発性メモリおよびその製造方法に関する。
［従来の技術］ 従来のフローティングゲートを有する不揮発性メモリ、
例えばＥＰＲＯＭを第４図に示す。
半導体基板２上にフィールド酸化膜４が形成され、素子
領域を分能している。この素子領域の半導体基板２表面
には、ｎ＋＋ソース領域６およびｎ＋型トドレイン領域
８形成されている。これらｎ＋＋ソース領域６およびｎ
＋型トドレイン領域８挟まれた半導体基板２上には、ゲ
ート酸化膜１０を介して、多結晶シリコン層からなるフ
ローティングゲート２４が形成されている。このフロー
ティングゲート２４表面には、シリコン酸化膜２６が形
成されている。そしてこのシリコン酸化膜２６上には、
多結晶シリコン層からなるコントロールゲート２８か形
成されている。
さらに、図示はしないが、全面に絶縁層が形成されてお
り、この絶縁層の所定の位置に開口されたコンタクトホ
ールを介して、ｎ＋＋ソース電極６、ｎ＋型トドレイン
電極８およびコントロールゲート２２は、それぞれソー
ス電極、トレイン電極、およびコントロールゲート電極
に接続されている。こうしてＥＰＲＯＭが形成されてい
る。
次に、第４図に示したＥＰＲＯＭの動作を、第５図を用
いて説明する。
いま、半導体基板３２表面に形成されたｎ＋型ソース領
域３４にソース電圧ＶＳ＝ＯＶ、ｎ＋型トドレイン領域
３６ドレイン電圧■。＝７Ｖ、さらにまなｎ＋＋ソース
領域３４とｎ＋型トドレイン領域３６に挟まれたチャン
ネル領域の半導体基板３２上にフローティングゲート３
８を介して設けられたコントロールゲート４ｏにコント
ロールゲート電圧Ｖ　ｃａ＝　１２　Ｖがそれぞれ印加
されるとする。
こうした条件においては、ｎ＋＋ソース電極３４からｎ
＋型トドレイン領域３６向かって電子が走行し、この加
速された電子がｎ＋型トドレイン領域３６近傍高電場に
おいて格子と衝突して電子空孔対を生成する。このよう
にして生成された電子または衝突直前の電子は高いエネ
ルギーを有しており、これらの電子の一部はコントロー
ルゲート４０に印加されたコントロールゲート電圧Ｖ　
ｃｏ”＝　１２　Ｖによって吸引されてフローティング
ゲート３８に注入される。こうしてＥＰＲＯＭをコント
ロールゲート４０からみて閾値電圧が高い状態にする、
すなわちＥＰＲＯＭの書込みか行なわれる。
ところで、フローティング３８への電子の注入効率は、
フローティングゲート３８とチャンネル領域の半導体基
板３２との間の電圧に大きく依存するため、注入効率を
高めるためにはコントロールゲート電圧Ｖ　ｃｏを高電
圧にする必要がある。
次に、上記ＥＰＲＯＭと同様にフローティングゲートを
有する不揮発性メモリであるＥ２ＰＲＯＭ、の動作を、
第６図を用いて説明する。
いま、半導体基板４２表面に形成されたメモリトランジ
スタのｎ＋＋ソース領域４４にソース電圧■５−Ｏｖ、
メモリトランジスタのｎ＋＋ソース領域４４とｎ＋型ト
ドレイン領域４６に挟まれたチャンネル領域の半導体基
板４２上にフローティングゲート４８を介して設けられ
たコントロールゲート５０にコントロールゲート電圧Ｖ
　ｃ　ａ　””　２０■、メモリトランジスタに隣接し
て設けられたセレクトトランジスタのｎ＋型トドレイン
領域５２ドレイン電圧■。＝０■、またメモリトランジ
スタのｎ＋型トドレイン領域４６セレクトトランジスタ
のｎ＋型ヒトレイン領域５２に挟まれたチャンネル領域
の半導体基板４２上に設けられたセレクトゲート５４に
セレクトゲート電圧Ｖｓａ−２０■がそれぞれ印加され
るとする。こうした条件においては、フローティングゲ
ート４８とｎ＋型トドレイン領域４６の間に電圧が印加
され、フローティングゲート４８とｎ＋型トドレイン領
域４６の間のゲート酸化膜の一部に設けられたトンネル
絶縁膜５６にファウラーノードハイム（Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｌ）　トンネル電流が流れ、電子がｎ＋
型トドレイン領域４６らフローティングゲート４８に注
入される。こうしてＥ２ＰＲＯＭをコントロールゲート
５０からみて閾値電圧が高い状態にする、すなわちＥ２
ＰＲＯＭの消去を行なう。
次いで、メモリトランジスタのｎ”型ソース領域４４に
ソース電圧Ｖ、＝ＯＶ、コントロールゲート５０にコン
トロールゲート電圧Ｖ　ｃｏ−ＯＶ、セレクトトランジ
スタのｎ＋型トドレイン領域５２ドレイン電圧Ｖｏ　＝
　２０　Ｖ−、セレクトゲート５４にセレクトゲート電
圧Ｖ　ｓｏ”　２０　Ｖがそれぞれ印加されるとする。
こうした条件においては、フローティングゲート４８と
ｎ十型ドレイン領域４６との間に、上記消去の場合と逆
向きに電圧が印加され、フローティングゲート４８とｎ
＋型トドレイン領域４６の間のトンネル絶縁膜５６にフ
ァウラーノードハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ　　）　）ンネル電流が流れ、電子がフローティング
ゲート４８からｎ＋型トドレイン領域４６放出される。
こうしてＥ２ＰＲＯＭをコントロールゲート５０からみ
て閾値電圧が低い状態にする、すなわちＥ’　ＦＲＯＭ
の書込みを行なう。
ところで、フローティングゲート４８への電子の注入の
場合と同様に、フローティングゲート４８から電子を放
出する場合も、ファウラーノードハイム（Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｎ　　）　）　ンネル電流はフローテ
ィングゲート４８とｎ＋型トドレイン領域４６の間の電
圧に大きく依存するため、放出効率を高めるためにはｎ
＋型トドレイン領域５２ドレイン電圧■。を高電圧にす
る必要かある。
このように従来のＥＰＲＯＭやＥ２ＰＲ，ＯＭ等の不揮
発性メモリにおいては、書込みあるいは消去を容易に行
なうために、高電圧を必要としていた。
しかしながら、その一方において、半導体装置の集積化
の進展と共に絶縁層が薄膜化されて絶縁耐圧が小さくな
るために、書込みあるいは消去に必要な電圧を低電圧に
することが要求されている。
また、素子の微細化と共に寄生ＭＯ３）ランジスタとの
素子分離領域におけるリーク電流が発生しやくなり、こ
のリーク電流を防止するためにも、書込みあるいは消去
に必要な電圧を低電圧にすることが要求されている。
［発明が解決しようとする課題］ 従来の半導体装置においては、集積化の進展に伴って薄
膜化された絶縁層の絶縁耐圧が破壊されないようにする
ために、また素子の微細化に伴って発生しやくなる素子
分離領域のリーク電流を防止するためにも、書込み電圧
あるいは消去電圧を低電圧にすることが求められている
が、そうした低電圧ではフローティングゲートと半導体
基板との間の電圧が減少して、書込みあるいは消去を行
なうことが困難になるという問題があった。
そこで本発明は、低電圧を用いて、書込みあるいは消去
を容易に行なうことができる半導体装置およびその製造
方法を提供することを目的とするものである。
［課題を解決するための手段］ 上記課題は、半導体基板上にゲート絶縁膜を介して設け
られたフローティングゲートと前記フローティングゲー
ト上に絶縁膜を介して形成されたコントロールゲートと
を有する半導体装置において、前記フローティングゲー
ト側面に溝が形成され、前記溝内部が前記絶縁膜を介し
て前記コントロールゲートによって埋め込まれているこ
とを特徴とする半導体装置によって達成される。
また、半導体基板上にゲート絶縁膜を介して第１の導電
層を成長させる第１の工程と、前記第１の導電層上に選
択的に所定の物質膜を形成する第２の工程と、前記第１
の導電層上および前記所定の物質膜上に第２の導電層を
成長させる第３の工程と、前記第１および第２の導電層
を所定形状にパターニングしてフローティングゲートを
形成すると共に、前記第１および第２の導電層の間に挟
まれた前記所定の物質膜を除去して前記フローティング
ゲート側面に溝を形成する第４の工程と、前記溝を有す
る前記フローティングゲート表面に絶縁層を介して対向
するコントロールゲートを形成する第５の工程とを有す
ることを特徴とする半導体装置の製造方法によって達成
される。
［作　用］ すなわち本発明は、フローティングゲートの側面に溝を
形成し、絶縁膜を介してフローティングゲートとコント
ロールゲートとが対向する面積を増大することにより、
フローティングゲートとコントロールゲートとの間の容
量を大幅に増加させフローティングゲートとチャンネル
領域との間の電圧を相対的に高くする。
［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。
第１図＜ａ＞は本発明の第１の実施例による半導体装置
の平面を示す平面図、第１図（ｂ）。
（ｃ）はそれぞれそ第１図（ａ）のＸ−Ｘ線断面および
Ｙ−Ｙ線断面を示す断面図である。
半導体基板２上にフィールド酸化膜４が形成され、素子
領域を分離している。この素子領域の半導体基板２表面
には、ｎ＋＋ソース領域６およびｎ＋型トドレイン領域
８形成されている。これらｎ＋＋ソース領域６およびｎ
＋型ドレイン頭域８に挟まれた半導体基板２上には、膜
厚３００人のゲート酸化膜１０を介して、膜厚２０００
〜２５００人の多結晶シリコン層からなるフローティン
グゲート１２が形成されている。
そしてこのフローティングゲート１２の側面には、第１
図（ｃ）に示されるように、半導体基板２表面にほぼ平
行方向に幅５００人の凹形状の溝が形成されている。こ
のような凹形状の溝を側面に有するフローティングゲー
ト１２の全表面には、膜厚４００人のシリコン酸化膜１
４が形成されている。そしてこのシリコン酸化膜１４上
には、膜厚４０００人の多結晶シリコン層からなるコン
トロールゲート１６が形成されている。このときこのコ
ントロールゲート１６は、フローティングゲート１２の
側面の凹形状の溝内部を絶縁膜１４を介して埋め込むよ
うに形成されている。
さらに、図示はしないが、全面に絶縁層が形成されてお
り、この絶縁層の所定の位置に開口されたコンタクトホ
ールを介して、ｎ＋＋ソース領域６、ｎ＋型トドレイン
領域８およびコントロールゲート１６は、それぞれソー
ス電極、トレイン電極、およびコントロールゲート電極
に接続されている。こうしてＥＰＲＯＭか形成されてい
る。
このように第１の実施例によれば、フローティングゲー
ト１２側面に凹形状の溝が形成されているために、その
表面積が大幅に増大する。そしてシリコン酸化膜１４を
介してフローティングゲート１２とコントロールゲート
１６とが対向する面積が通常の３倍弱と広くなっている
。このために、フローティングゲート１２とコントロー
ルゲート１６との容量が大幅に増加する。従って、コン
トロールゲート１６とフローティングゲート１２との間
の容量とフローティングゲート１２とチャンネル領域の
半導体基板２との間の容量との容量比すなわちＣ比が大
きくなり、コントロールゲート電圧Ｖｃａか一定であっ
てもあるいは低電圧であっても、フローティングゲート
１２とチャンネル領域の半導体基板２との間の電圧は相
対的に高くなり、容易に書込みを行なうことができる。
次に、本発明の第２の実施例による半導体装置を、第２
図に示す。
第２図＜ａ）は本発明の第２の実施例による半導体装置
の平面を示す平面図、第２図（ｂ）。
（ｃ）はそれぞれそ第２図（ａ）のＸ−Ｘ線断面および
Ｙ−Ｙ線断面を示す断面図である。
第１図に示す第１の実施例においてはフローティングゲ
ート１２のＹ−Ｙ線方向の側面にのみ凹形状の溝が形成
されているが、この第２の実施例による半導体装置は、
第２図（ａ）、（ｂ）。
（Ｃ）にそれぞれ示されるように、フローティングゲー
ト１８のＹ−Ｙ＠力方向みならずＸ−Ｘ線方向の側面に
も凹形状の溝が形成されていてる。
その他は上記第１の実施例と同様な構成となっている。
このようにして第２の実施例による半導体装置は、上記
第１の実施例と比較して、フローティングゲート１８の
表面積がさらに増大し、シリコン酸化膜２０を介してフ
ローティングゲート１８とコントロールゲート２２とが
対向する面積がさらに広くなって、フローティングゲー
ト１８とコントロールゲート２２との間の容量がさらに
増加し、従って書込みはより一層容易に行なわれる。
次に、第１図に示す半導体装置の製造方法を、第３図を
用いて説明する。
半導体基板２上にフィール゛ド酸化膜４を形成し、素子
領域を分離する。そしてこの素子領域の半導体基板２表
面に、熱酸化法を用いて膜厚３００へのゲート酸化Ｍ１
０を形成する。続いてＣＶＤ（化学的気相成長）法を用
いて、全面に膜厚１００〇への多結晶シリコン層１２ａ
を成長させる。
さらに多結晶シリコン層１２ａに、ＰＯＣｌ　３をソー
スガスとする熱拡散法を用いてリンＰを導入し、低抵抗
化を行なう（第３図（ａ）参照）。
次いで、ＣＶＤ法により膜厚５００Ａのシリコン酸化膜
１３を成長させる。そしてフォトリソグラフィ技術を用
いてこのシリコン酸化膜１３のパターニングを行ない、
所定部分の多結晶シリコン層１２ａを露出させる（第３
図（ｂ）参照）。
次いで、多結晶シリコン層１２ａ上およびシリコン酸化
膜１３上に、ＣＶＤ法により膜厚１００〇への多結晶シ
リコン層１２ｂを成長させる。そして熱拡散法によりこ
の多結晶シリコン層１２ｂにリンＰを導入する。（第３
図（Ｃ）＃照）。
次いで、フォトリソグラフィ技術により、全面に塗布さ
れたレジスト１５を所定形状にバタ一二ングする。そし
てこのパターニングされたレジスト１５をマスクとし、
ＲＩＥ　（反応性イオンエツチング）法によりＣＣ１４
／　０２雰囲気中において多結晶シリコン層１２ｂのエ
ツチングを行なう（第３図（ｄ）参照）。
次いで、ＨＦ／Ｈ２０溶液を用いて、等方性エツチング
によりシリコン酸化膜１３を完全に除去する（第３図（
ｅ）参照）。
次いで、再びレジスト１５をマスクとして、ＲＩＥ法に
より多結晶シリコン相１２ａのエツチングを行なう。そ
してレジスト１５を除去する（第３図（ｆ＞参照）。
こうして多結晶シリコン層１２ａと多結晶シリコン層１
２ｂとに挟まれていたシリコン酸化膜１３が除去される
ことにより、その除去された部分に空洞が生じる。すな
わち多結晶シリコン層１２ａと多結晶シリコン層１２ｂ
とを一体のものとしてみると、多結晶シリコン層１２ａ
、１２ｂの側面に半導体基板２表面にほぼ平行な凹形状
の溝が形成されたことになる。そしてこの側面に凹形状
の溝を有する多結晶シリコン層１２ａ、１２ｂがフロー
ティングゲートを構成する。
次いで、熱酸化法により、多結晶シリコン層１２ａ、１
２ｂの露出している表面全体に４００Ａのシリコン酸化
膜１４を成長させる。
続いて、ＣＶＤ法により４０００人の多結晶シリコン層
１６ａを成長させる。そして熱拡散法により多結晶シリ
コン層１６ａにリンＰを導入した後、フォトリングラフ
ィ技術により所定の形状にパターニングする。このとき
この多結晶シリコン層１６ａは、多結晶シリコン層１２
ａ、１２ｂの側面の凹形状の溝内部を埋め込むように形
成される（第３図（ｇ）参照）。
こうして側面に凹形状の溝を有するフローティングゲー
トとしての多結晶シリコン層１２ａ、１２ｂに膜厚４０
０人のシリコン酸化膜１４を介して対向する多結晶シリ
コン層１６ａがコントロールゲートを構成する。
次いで、図示はしない力板多結晶シリコン層１２ａ、１
２ｂ、１６ａ等をマスクとして素子領域の半導体基板２
表面に不純物イオンを注入してソース領域およびドレイ
ン領域を形成し、全面に絶縁層を形成した後、所定の位
置にコンタクトホールを開口し、さらに金属配線層を形
成して、ＥＰＲＯＭを作製する。
このように本実施例によれば、フローティングゲートと
しての多結晶シリコン層１２ａ、１２ｂ側面に凹形状の
溝を形成するために、その表面積が大幅に増大する。そ
してシリコン酸化膜１４を介してフローティングゲート
１２とコントロールゲート１６とが対向する面積が通常
の３倍弱と広くなっている。従って、フローティングゲ
ート１２とコントロールゲート１６との容量が大幅に増
加する。
なお、上記製造方法は、ＣＶＤ法によりシリコン酸化膜
１３を成長させた後フォトリソグラフィ技術を用いてこ
のシリコン酸化膜１３のパターニングを行なっているが
、この工程において、シリコン酸化膜１３のパターンを
他の所定の形状に変えることによって、第２図に示され
る第２の実施例による半導体装置を作製することができ
る。
また、上記製造方法において、多結晶シリコン層１２ａ
上にシリコン酸化膜１３を選択的に成長させ、さらに多
結晶シリコン層１２ｂを成長させた後、このシリコン酸
化膜１３をＨＦ／Ｈ２０溶液を用いて完全に除去してい
るが、このシリコン酸化膜１３の代わりにシリコン窒化
膜ＳｉＮを選択的に成長させてもよい。
このシリコン酸化膜１３の代わりにシリコン窒化膜Ｓｉ
Ｎを用いる場合、第３図（ｄ）に示されるレジスト１５
をマスクとしてＲＩＥ法により多結晶シリコン層１２ｂ
のエツチングを行なう工程に連続して、同じレジスト１
５をマスクとしてＲＩＥ法によるシリコン窒化膜ＳｉＮ
および多結晶シリコン相１２ａのエツチングを順に行な
う。その後、多結晶シリコン層１２ａと多結晶シリコン
層１２ｂとに挟まれているシリコン窒化膜ＳｉＮを等方
性エツチングにより除去する。このシリコン窒化膜Ｓｉ
Ｎを除去するエッチャントとしてはリン酸を用いる。そ
してその除去された部分か、フローティングゲートとし
ての多結晶シリコン層１２ａ、１２ｂの側面の凹形状の
溝となる（第３図（ｆ）参照）。
なお、上記変形例におけるシリコン窒化Ｗ１４ｓｉＮの
代わりにタングステンシリサイドＷＳｉを用いてもよい
。この場合は、タングステンシリサイドＷＳｉを除去す
るエッチャントとしてはＮ　Ｈ４０Ｈ／Ｈ２Ｏ２を用い
る。
さらにまた、上記第１および第２の実施例による半導体
装置およびそれらの製造方法は全てＥＰＲＯＭの場合で
あるが、本発明はＥ２ＰＲＯＭの場合にも同様に適用さ
れる。
［発明の効果］ 以上のように本発明によれば、フローティングゲートの
側面に溝を形成し、コントロールゲートとの間の容量が
大きくなるようにすることにより、フローティングゲー
トと半導体基板との間の電圧を相対的に高くすることが
できる。
これによって、書込み電圧あるいは消去電圧が低電圧で
あっても、容易に書込みあるいは消去を行なうことがで
きる。
【図面の簡単な説明】
第１図（ａ）は本発明の第１の実施例における半導体装
置を示す平面図、第１図（ｂ）、（ｃ）はそれぞれ第１
図（ａ）の断面図、 第２図（ａ＞は本発明の第２の実施例における半導体装
置を示す平面図、第２図（ｂ）、（ｃ）はそれぞれ第２
図（ａ）の断面図、 第３図は第１図に示す半導体装置の製造方法を示す工程
図、 第４図（ａ）は従来の半導体装置を示す平面図、第４図
（ｂ）、（ｃ）はそれぞれ第４図（ａ）の断面図、 第５図および第６図はぞれぞれ半導体装置の動作を説明
するための図である。 図において、 ２．３２．４２・・・・・・半導体基板、４・・・・・
・フィールド酸化膜、 ６，３４．４４・・・・・・ｎ＋＋ソース領域、８．３
６，４６．５２・・・・・・ｎ＋型トドレイン領域１０
・・・・・・ゲート酸化膜、 １２、．１８，２４，３８．４８・・・・・・フローテ
ィングゲート、 １２ａ、１２ｂ、１６ａ・・・・・・多結晶シリコン層
、１３．１４，２０．２６・・・・・・シリコン酸化膜
、１５・・・・・・レジスト、 １６．２２，２８，４０．５０・・・・・・コントロー
ルゲート、 ５４・・・・・・セレクトゲート、 ５６・・・・・・トンネル絶縁膜。 代理人　弁理士　　　井　　桁　　貞 ×

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上にゲート絶縁膜を介して設けられたフ
    ローティングゲートと前記フローティングゲート上に絶
    縁膜を介して形成されたコントロールゲートとを有する
    半導体装置において、前記フローティングゲート側面に
    溝が形成され、前記溝内部が前記絶縁膜を介して前記コ
    ントロールゲートによって埋め込まれている ことを特徴とする半導体装置。 ２、半導体基板上にゲート絶縁膜を介して第１の導電層
    を成長させる第１の工程と、 前記第１の導電層上に選択的に所定の物質膜を形成する
    第２の工程と、 前記第１の導電層上および前記所定の物質膜上に第２の
    導電層を成長させる第３の工程と、前記第１および第２
    の導電層を所定形状にパターニングしてフローティング
    ゲートを形成すると共に、前記第１および第２の導電層
    の間に挟まれた前記所定の物質膜を除去して前記フロー
    ティングゲート側面に溝を形成する第４の工程と、前記
    溝を有する前記フローティングゲート表面に絶縁層を介
    して対向するコントロールゲートを形成する第５の工程
    と を有することを特徴とする半導体装置の製造方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
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