JPH0621476A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0621476A JPH0621476A JP17411292A JP17411292A JPH0621476A JP H0621476 A JPH0621476 A JP H0621476A JP 17411292 A JP17411292 A JP 17411292A JP 17411292 A JP17411292 A JP 17411292A JP H0621476 A JPH0621476 A JP H0621476A
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- JP
- Japan
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- gate electrode
- diffusion layer
- drain
- control gate
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- Pending
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Abstract
(57)【要約】
【目的】簡素化されたプロセスで、書き込み消去効率の
高いＥＥＰＲＯＭの製造方法を提供する。 【構成】能動素子領域のうちコントロールゲート電極、
フローティングゲート電極形成後これらゲート電極をマ
スクとし角度付き斜めイオン注入を行いドレイン方向か
らのイオン注入によりＰ型中濃度拡散層を、ソース方向
からのイオン注入によりＮ型中濃度拡散層を形成する。
ゲート電極をマスクとしウエハーに垂直にイオン注入を
行いソース領域及びドレイン領域となる高濃度拡散層を
形成する。 【効果】ソースドレインどちらか一方のみにイオン注入
を行うためのレジスト塗布工程を簡素化することができ
た。また角度を付けずにイオン注入し中濃度拡散層を形
成する場合にみられた、コントロールゲート電極下に押
し広げるための熱酸化工程を削除することができた。
高いＥＥＰＲＯＭの製造方法を提供する。 【構成】能動素子領域のうちコントロールゲート電極、
フローティングゲート電極形成後これらゲート電極をマ
スクとし角度付き斜めイオン注入を行いドレイン方向か
らのイオン注入によりＰ型中濃度拡散層を、ソース方向
からのイオン注入によりＮ型中濃度拡散層を形成する。
ゲート電極をマスクとしウエハーに垂直にイオン注入を
行いソース領域及びドレイン領域となる高濃度拡散層を
形成する。 【効果】ソースドレインどちらか一方のみにイオン注入
を行うためのレジスト塗布工程を簡素化することができ
た。また角度を付けずにイオン注入し中濃度拡散層を形
成する場合にみられた、コントロールゲート電極下に押
し広げるための熱酸化工程を削除することができた。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ構造を有する電
界効果トランジスタ、特に不揮発性メモリーの製造方法
に関する。
界効果トランジスタ、特に不揮発性メモリーの製造方法
に関する。
【０００２】
【従来の技術】従来の不揮発性メモリーは素子特性の向
上を目的とし、コントロールゲート電極下のドレイン近
傍にドレイン領域と異なった型の中濃度拡散層を、また
ソース近傍にはソース領域と同型の中濃度拡散層を形成
する。この拡散層のうちドレイン近傍に形成された拡散
層によりアバランシエ崩壊による書き込み効率の向上を
はかり、ソース近傍に形成された拡散層により消去特性
を向上させる不揮発性メモリー素子が考案されている。
上を目的とし、コントロールゲート電極下のドレイン近
傍にドレイン領域と異なった型の中濃度拡散層を、また
ソース近傍にはソース領域と同型の中濃度拡散層を形成
する。この拡散層のうちドレイン近傍に形成された拡散
層によりアバランシエ崩壊による書き込み効率の向上を
はかり、ソース近傍に形成された拡散層により消去特性
を向上させる不揮発性メモリー素子が考案されている。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来技
術では次のような問題点が指摘される。
術では次のような問題点が指摘される。
【０００４】（１） 書き込み消去効率向上を目的とし
Ｎ型半導体の場合、ソース近傍にＮ型中濃度拡散層を、
ドレイン近傍にＰ型拡散層を形成する。ここでソースド
レイン各近傍に異なった型の拡散層を形成する必要上、
Ｎ型中濃度拡散層形成時にドレイン領域を、Ｐ型中濃度
拡散層形成時にソース領域をそれぞれレジスト膜にて個
別に覆う必要があるため形成工程の煩雑化をもたらす。
Ｎ型半導体の場合、ソース近傍にＮ型中濃度拡散層を、
ドレイン近傍にＰ型拡散層を形成する。ここでソースド
レイン各近傍に異なった型の拡散層を形成する必要上、
Ｎ型中濃度拡散層形成時にドレイン領域を、Ｐ型中濃度
拡散層形成時にソース領域をそれぞれレジスト膜にて個
別に覆う必要があるため形成工程の煩雑化をもたらす。
【０００５】（２） （１）に示した方法により形成し
た中濃度拡散層を有効とされる領域まで、例えば熱酸化
法などによりフローティングゲート電極下部に押し広げ
る工程が必要となる。
た中濃度拡散層を有効とされる領域まで、例えば熱酸化
法などによりフローティングゲート電極下部に押し広げ
る工程が必要となる。
【０００６】この発明は、上述したような問題点を解決
するためになされたものでソースドレイン近傍に形成す
る中濃度拡散層の形成を角度付き斜めイオン注入法を用
いることにより、簡略化されたプロセスによるＥＥＰＲ
ＯＭの製造方法を提供することを目的としたものであ
る。
するためになされたものでソースドレイン近傍に形成す
る中濃度拡散層の形成を角度付き斜めイオン注入法を用
いることにより、簡略化されたプロセスによるＥＥＰＲ
ＯＭの製造方法を提供することを目的としたものであ
る。
【０００７】
【課題を解決するための手段】この発明に係わる半導体
装置の製造方法は、フローティングゲート電極及びコン
トロールゲート電極を形成する工程、ドレイン方向より
角度付き斜めイオン注入を行いドレイン領域と異なった
型の中濃度拡散層を形成する工程、ソース方向より角度
付き斜めイオン注入を行いソース領域と同じ型の中濃度
拡散層を形成する工程、コントロールゲート電極とフロ
ーティングゲート電極をマスクとしウエハーに垂直にイ
オン注入を行い高濃度拡散層（ソースドレイン領域）を
形成する工程により能動素子を形成することを特徴とす
る半導体装置の製造方法である。
装置の製造方法は、フローティングゲート電極及びコン
トロールゲート電極を形成する工程、ドレイン方向より
角度付き斜めイオン注入を行いドレイン領域と異なった
型の中濃度拡散層を形成する工程、ソース方向より角度
付き斜めイオン注入を行いソース領域と同じ型の中濃度
拡散層を形成する工程、コントロールゲート電極とフロ
ーティングゲート電極をマスクとしウエハーに垂直にイ
オン注入を行い高濃度拡散層（ソースドレイン領域）を
形成する工程により能動素子を形成することを特徴とす
る半導体装置の製造方法である。
【０００８】
【実施例】この発明の半導体装置は、基本的に図１で示
される構造をしている。１０１は半導体装置を形成する
ためのシリコン基板、１０２はフローティングゲート電
極、１０３はコントロールゲート電極、１０４，１０５
は第一、第二のシリコン酸化膜、１０６，１０７はそれ
ぞれ第一，第二の拡散層を表し、１０８，１０９は、ソ
ース領域及びドレイン領域となる第三，第四の拡散層
を、１１０，１１１，１１２は第一，第二，第三のイオ
ンを示している。
される構造をしている。１０１は半導体装置を形成する
ためのシリコン基板、１０２はフローティングゲート電
極、１０３はコントロールゲート電極、１０４，１０５
は第一、第二のシリコン酸化膜、１０６，１０７はそれ
ぞれ第一，第二の拡散層を表し、１０８，１０９は、ソ
ース領域及びドレイン領域となる第三，第四の拡散層
を、１１０，１１１，１１２は第一，第二，第三のイオ
ンを示している。
【０００９】以下，図２をＮ型半導体を例にとり工程順
に従って説明する。
に従って説明する。
【００１０】（ａ） Ｐ型シリコン基板１０１を一般的
な選択酸化を用いて誘電体分離及びゲート酸化膜を目的
とする第一のシリコン酸化膜１０４を形成する。シリコ
ン酸化膜により分離された能動素子領域にそれぞれ、フ
ローティングゲート電極１０２となる単結晶シリコン、
フローティングゲート電極を電気的に絶縁するための第
二のシリコン酸化膜１０５、コントロールゲート電極１
０３となる単結晶シリコンを例えばＣＶＤ法及び熱酸化
法により形成する。こののちゲート領域となる部分にフ
ォトリソグラフィー技術を用いレジストパターンを形成
し、ＲＩＥエッチング装置のような異方性の顕著なドラ
イエッチャーによりフローティングゲート電極１０２、
フローティングゲート電極を絶縁するための第二のシリ
コン酸化膜１０５、コントロールゲート電極１０３を形
成する。
な選択酸化を用いて誘電体分離及びゲート酸化膜を目的
とする第一のシリコン酸化膜１０４を形成する。シリコ
ン酸化膜により分離された能動素子領域にそれぞれ、フ
ローティングゲート電極１０２となる単結晶シリコン、
フローティングゲート電極を電気的に絶縁するための第
二のシリコン酸化膜１０５、コントロールゲート電極１
０３となる単結晶シリコンを例えばＣＶＤ法及び熱酸化
法により形成する。こののちゲート領域となる部分にフ
ォトリソグラフィー技術を用いレジストパターンを形成
し、ＲＩＥエッチング装置のような異方性の顕著なドラ
イエッチャーによりフローティングゲート電極１０２、
フローティングゲート電極を絶縁するための第二のシリ
コン酸化膜１０５、コントロールゲート電極１０３を形
成する。
【００１１】（ｂ） コントロールゲート電極１０３、
フローティングゲート電極１０２、をマスクとし角度付
き斜めイオン注入を行う。ここでコントロールゲート電
極１０３及びフローティングゲート電極１０２に対しド
レイン方向から角度付きイオン注入法によりＰ型中濃度
の第一のイオン１１０を注入することによりコントロー
ルゲート電極下ドレイン端付近にＰ型中濃度拡散層であ
る第一の拡散層１０６を形成し、ソース側ではコントロ
ールゲート電極及びフローティングゲート電極のシャド
ウイング効果によりコントロールゲート電極端から距離
を隔てた第一の拡散層を形成する。
フローティングゲート電極１０２、をマスクとし角度付
き斜めイオン注入を行う。ここでコントロールゲート電
極１０３及びフローティングゲート電極１０２に対しド
レイン方向から角度付きイオン注入法によりＰ型中濃度
の第一のイオン１１０を注入することによりコントロー
ルゲート電極下ドレイン端付近にＰ型中濃度拡散層であ
る第一の拡散層１０６を形成し、ソース側ではコントロ
ールゲート電極及びフローティングゲート電極のシャド
ウイング効果によりコントロールゲート電極端から距離
を隔てた第一の拡散層を形成する。
【００１２】（ｃ） コントロールゲート電極１０３、
フローティングゲート電極１０２、をマスクとし、
（ｂ）と反対のソース方向から角度付き斜めイオン注入
法を用いＮ型中濃度の第二のイオン１１１を注入するこ
とによりコントロールゲート電極下ソース端にＮ型中濃
度拡散層である第二の拡散層１０７を形成し、ドレイン
側ではコントロールゲート電極端から距離を隔てた第二
の拡散層を形成する。（ｂ），（ｃ）に用いたイオン注
入について注入量及び注入角度については、必要とされ
るデバイスの耐圧、特性から決定される。
フローティングゲート電極１０２、をマスクとし、
（ｂ）と反対のソース方向から角度付き斜めイオン注入
法を用いＮ型中濃度の第二のイオン１１１を注入するこ
とによりコントロールゲート電極下ソース端にＮ型中濃
度拡散層である第二の拡散層１０７を形成し、ドレイン
側ではコントロールゲート電極端から距離を隔てた第二
の拡散層を形成する。（ｂ），（ｃ）に用いたイオン注
入について注入量及び注入角度については、必要とされ
るデバイスの耐圧、特性から決定される。
【００１３】（ｄ） コントロールゲート電極１０３、
フローティングゲート電極１０２をマスクとしウエハー
に垂直にＮ型高濃度の第三のイオンを注入しＮ型高濃度
拡散層である第三の拡散層（ソース領域）及び第四の拡
散層（ドレイン領域）を形成される。
フローティングゲート電極１０２をマスクとしウエハー
に垂直にＮ型高濃度の第三のイオンを注入しＮ型高濃度
拡散層である第三の拡散層（ソース領域）及び第四の拡
散層（ドレイン領域）を形成される。
【００１４】本実施例においては、コントロールゲート
電極及びフローティングゲート電極のシャドウイング効
果によりソース領域に形成されるＰ型中濃度拡散層、ド
レイン領域に形成されるＮ型中濃度拡散層をコントロー
ルゲート電極から距離を隔てて形成できるため必要とさ
れる型の拡散層をチャネル領域に形成することができ
た。
電極及びフローティングゲート電極のシャドウイング効
果によりソース領域に形成されるＰ型中濃度拡散層、ド
レイン領域に形成されるＮ型中濃度拡散層をコントロー
ルゲート電極から距離を隔てて形成できるため必要とさ
れる型の拡散層をチャネル領域に形成することができ
た。
【００１５】
【発明の効果】この発明は、以上に説明した通り、ＥＥ
ＰＲＯＭの書き込み消去特性の向上を目的とするコント
ロールゲート電極下のドレイン近傍及びソース近傍に形
成する中濃度拡散層を角度付き斜めイオン注入法を用い
形成することにより、 （１） コントロールゲート電極下の中濃度拡散層を形
成する際、ソースドレインどちらか一方のみにイオン注
入を行うためのレジスト塗布工程を簡素化することがで
きた。
ＰＲＯＭの書き込み消去特性の向上を目的とするコント
ロールゲート電極下のドレイン近傍及びソース近傍に形
成する中濃度拡散層を角度付き斜めイオン注入法を用い
形成することにより、 （１） コントロールゲート電極下の中濃度拡散層を形
成する際、ソースドレインどちらか一方のみにイオン注
入を行うためのレジスト塗布工程を簡素化することがで
きた。
【００１６】（２） 角度を付けずにイオン注入し中濃
度拡散層を形成する場合にみられた、コントロールゲー
ト電極下に押し広げるための熱酸化工程を削除すること
ができた。
度拡散層を形成する場合にみられた、コントロールゲー
ト電極下に押し広げるための熱酸化工程を削除すること
ができた。
【図１】本発明の半導体装置の断面図。
【図２】本発明の一実施例を示す工程順断面図。
１０１ シリコン基板 １０２ フローティングゲート電極 １０３ コントロールゲート電極 １０４ 第一のシリコン酸化膜 １０５ 第二のシリコン酸化膜 １０６ 第一の拡散層 １０７ 第二の拡散層 １０８ 第三の拡散層（ソース領域） １０９ 第四の拡散層（ドレインソ領域） １１０ 第一のイオン １１１ 第二のイオン １１２ 第三のイオン
Claims (1)
- 【請求項１】半導体基盤上にＭＯＳ構造で形成した、電
気的に書き込み消去可能な不揮発性メモリー（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏ
ｇｒａｍａｂｌｅ ＲＯＭ 以下ＥＥＰＲＯＭ）におい
て、フローティングゲート電極下部のチャネル領域のう
ち、ソースドレイン近傍にシリコン基板濃度と異なる濃
度の拡散領域を、角度付き斜めイオン注入法により形成
したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17411292A JPH0621476A (ja) | 1992-07-01 | 1992-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17411292A JPH0621476A (ja) | 1992-07-01 | 1992-07-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621476A true JPH0621476A (ja) | 1994-01-28 |
Family
ID=15972855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17411292A Pending JPH0621476A (ja) | 1992-07-01 | 1992-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621476A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5891774A (en) * | 1995-11-17 | 1999-04-06 | Sharp Kabushiki Kaisha | Method of fabricating EEPROM using oblique implantation |
| US6130134A (en) * | 1997-03-05 | 2000-10-10 | Macronix International Co., Ltd. | Method for forming asymmetric flash EEPROM with a pocket to focus electron injections |
| US6465315B1 (en) * | 2000-01-03 | 2002-10-15 | Advanced Micro Devices, Inc. | MOS transistor with local channel compensation implant |
| KR100377161B1 (ko) * | 2000-12-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 마스크롬 및 그의 제조 방법 |
| US6703659B2 (en) * | 1999-12-17 | 2004-03-09 | Chartered Semiconductor Manufacturing Ltd. | Low voltage programmable and erasable flash EEPROM |
| JP2008219035A (ja) * | 1996-07-30 | 2008-09-18 | Samsung Electronics Co Ltd | フラッシュｅｅｐｒｏｍ装置 |
-
1992
- 1992-07-01 JP JP17411292A patent/JPH0621476A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5891774A (en) * | 1995-11-17 | 1999-04-06 | Sharp Kabushiki Kaisha | Method of fabricating EEPROM using oblique implantation |
| JP2008219035A (ja) * | 1996-07-30 | 2008-09-18 | Samsung Electronics Co Ltd | フラッシュｅｅｐｒｏｍ装置 |
| US6130134A (en) * | 1997-03-05 | 2000-10-10 | Macronix International Co., Ltd. | Method for forming asymmetric flash EEPROM with a pocket to focus electron injections |
| US6703659B2 (en) * | 1999-12-17 | 2004-03-09 | Chartered Semiconductor Manufacturing Ltd. | Low voltage programmable and erasable flash EEPROM |
| US6465315B1 (en) * | 2000-01-03 | 2002-10-15 | Advanced Micro Devices, Inc. | MOS transistor with local channel compensation implant |
| KR100377161B1 (ko) * | 2000-12-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 마스크롬 및 그의 제조 방법 |
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