KR101102966B1 - 고전압 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 드리프트 접합층 및 게이트 산화막을 포함한 소정의 하부구조가 제공된 실리콘 기판 상부에 형성된 고전압용 게이트 패턴 및 그 양 옆의 더미 게이트 패턴, 고전압용 게이트 패턴 및 그 양 옆의 더미 게이트 패턴의 측벽에 고전압용 게이트 패턴과 더미 게이트 패턴 사이의 실리콘 기판이 노출되지 않도록 형성된 게이트 싸이드 월, 및 양 옆의 더미 게이트 패턴을 마스크로 하여 형성된 소스/드레인 접합층을 포함하는 고전압 반도체 소자를 제공함으로써, 고전압용 트랜지스터의 게이트 도핑 및 소스/드레인 접합층 이온주입을 게이트 패턴과 셀프 얼라인 공정으로 진행할 수 있다.
고전압 소자, 더미 게이트 패턴, 게이트 싸이드 월, 셀프 얼라인 공정
Description
도 1은 종래 기술에 따른 고전압 반도체 소자를 도시한 단면도.
도 2a 내지 도 2c는 종래 기술에 따른 고전압 반도체 소자 제조 공정을 도시한 단면도.
도 3은 본 발명의 일 실시예에 따른 고전압 반도체 소자를 도시한 단면도.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 고전압 반도체 소자 제조 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21: 실리콘 기판 22: 드리프트 접합층
23: 고전압용 게이트 산화막 24: 고전압용 게이트 패턴
25: 더미 게이트 패턴 26: 게이트 싸이드 월
29: 포토레지스트 패턴 30: 소스/드레인 접합층
본 발명은 반도체 소자 제조 기술에 관한 것으로 특히, 고전압용 반도체 소자 제조 공정에 관한 것이다.
일반적으로, 디스플레이 드라이버 IC(Display Driver IC)나 플래시 메모리로 대표되는 비휘발성 반도체 소자의 제조시, 동일한 반도체 기판내에 저전압 트랜지스터와 고전압 트랜지스터가 구현되어야 한다. 대개의 경우, 각각의 반도체 소자가 필요로 하는 고전압 레벨은 최소 10V 내지 수십V로 정해져 있는 반면에, 칩 크기의 감소 및 고성능 구현을 위하여 저전압 레벨은 빠르게 감소하고 있다. 따라서, 반도체 소자의 고집적화가 진행됨에 따라 고전압과 저전압 간의 차이는 점점 더 커지고 있으며, 이는 저전압 트랜지스터와 고전압 트랜지스터를 동일한 반도체 기판내에 구현하는 공정을 점점 더 어렵게 하고 있다.
도 1은 종래 기술에 따른 고전압 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 드리프트 접합층(12) 및 게이트 산화막(13)을 포함한 소정의 하부구조가 제공된 실리콘 기판(11) 상부에 고전압용 게이트 패턴(14)이 형성되어 있고, 고전압용 게이트 패턴(14)의 측벽에 게이트 싸이드 월(15)이 형성되어 있다. 또한, 고전압용 게이트 패턴(14)의 양쪽에 소정 간격(18)만큼 이격하여 소스/드레인 접합층(17)이 형성되어 있다.
상기 고전압용 게이트 패턴(14)과 소스/드레인 접합층(17) 사이의 영역은 드리프트 접합 영역(18)으로서, 높은 접합 브레이크다운 전압을 확보하기 위하여 소 스/드레인 이온주입이 되어서는 안된다.
도 2a 내지 도 2c는 도 1에 도시된 종래 기술에 따른 고전압 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 소정의 하부구조가 형성된 실리콘 기판(11)의 고전압 소자 영역에 불순물을 이온주입하여 높은 접합 브레이크다운 전압(Breakdown Voltage: BV)을 갖는 드리프트 접합(drift junction)층(12)을 형성한다. 이후, 열산화 공정이나 저압 화학 기상 증착 공정을 이용하여 실리콘 기판(11)상에 고전압용 게이트 산화막(13)을 적층하고 나서 저압 화학 기상 증착 공정을 이용하여 고전압용 게이트 산화막(13)상에 게이트 패턴 형성을 위한 도전층 예를 들면, 다결정 실리콘층을 적층한 다음, 사진 식각 공정을 이용하여 고전압용 게이트 패턴(14)을 형성한다. 그 다음, 저전압 로직 트랜지스터의 LDD(Lightly Doped Drain) 공정 진행에 의해서 고전압용 게이트 패턴(14)의 측벽에 게이트 싸이드 월(15)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 마스크를 이용한 사진 공정에 의해 포토레지스트 패턴(16)을 형성한 후 고전압용 게이트 패턴(14) 도핑 및 소스/드레인 접합층(17) 이온주입을 실시하고 나서, 포토레지스트 패턴(16)을 제거하면, 도 2c에 도시된 바와 같은 결과물을 얻을 수 있다. 이 때, 고전압용 게이트 패턴(14)과 소스/드레인 접합층(17) 사이의 영역은 드리프트 접합 영역(18)으로서, 높은 접합 브레이크다운 전압을 확보하기 위하여 소스/드레인 이온주입이 되어서는 안된다. 따라서, 이에 대한 공정 마진을 확보하기 위하여 포토레지스트 패턴(16) 형성시 고 전압용 게이트 패턴(14)의 일정 부분(19)을 중첩시키며, 이 중첩 영역(19)은 결국 게이트 도핑이 되지 않는 영역이 된다.
상기의 종래 기술은, 고전압용 트랜지스터의 게이트(14) 도핑 및 소스/드레인 접합층(17) 이온주입 공정이 게이트 패턴과 자기부정합(non self-align) 공정이 된다. 따라서, 소스/드레인 접합층(17) 이온주입을 위한 포토레지스트 공정의 난이도가 증가하여 제품 생산 수율이 저하되고, 게이트 패턴(14)의 비도핑 영역(19)이 존재하게 되어 고전압 소자의 특성이 저하된다. 또한, 소스/드레인 드리프트 영역(18)의 길이가 소스/드레인 접합층(17) 이온주입을 위한 포토레지스트 공정의 직접적인 영향을 받게 되어 고전압 소자의 특성 변화량이 커지고, 포토레지스트 공정시의 공정 마진을 확보하기 위해서는 고전압용 게이트 패턴(14)의 중첩 영역(19)과 드리프트 접합 영역(18)의 길이에 이를 반영해야 하므로 고전압 소자의 크기를 감소시키기가 어렵게 된다는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 고전압용 트랜지스터의 게이트 도핑 및 소스/드레인 접합층 이온주입을 게이트 패턴과 셀프 얼라인(self-align) 공정으로 진행할 수 있는 고전압 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 드리프트 접합층 및 게이트 산화막을 포함한 소정의 하부구조가 제공된 실리콘 기판 상부에 형성된 고전압용 게이트 패턴 및 그 양 옆의 더미 게이트 패턴, 고전압용 게이트 패턴 및 그 양 옆의 더미 게이트 패턴의 측벽에 고전압용 게이트 패턴과 더미 게이트 패턴 사이의 실리콘 기판이 노출되지 않도록 형성된 게이트 싸이드 월, 및 양 옆의 더미 게이트 패턴을 마스크로 하여 형성된 소스/드레인 접합층을 포함하는 고전압 반도체 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 드리프트 접합층 및 고전압용 게이트 산화막을 포함한 소정의 하부구조가 형성된 실리콘 기판상에 게이트용 폴리실리콘막을 형성하는 단계, 마스크 및 식각 공정에 의해 게이트용 폴리실리콘막의 일부를 제거하여 고전압용 게이트 패턴 및 그 양 옆에 더미 게이트 패턴을 동시에 형성하는 단계, 고전압용 게이트 패턴 및 더미 게이트 패턴의 측벽에 게이트 싸이드 월을 형성하는 단계, 및 마스크를 이용하여 게이트 도핑 및 소스/드레인 접합층 이온주입을 실시하는 단계를 포함하는 고전압용 반도체 소자 제조 방법을 제공한다.
본 발명에 따르면, 고전압용 게이트 패턴 형성시 그 양 옆에 더미 게이트 패턴을 동시에 형성함으로써, 고전압 소자의 게이트 도핑 및 소스/드레인 접합층 이온주입 공정을 게이트 패턴과 셀프 얼라인 공정으로 진행할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 고전압 반도체 소자를 도시한 단면도이다.
도 3을 참조하면, 드리프트 접합층(22) 및 게이트 산화막(23)을 포함한 소정의 하부구조가 제공된 실리콘 기판(21) 상부에 고전압용 게이트 패턴(24) 및 그 양 옆에 더미 게이트 패턴(25)이 형성되어 있다. 또한, 고전압용 게이트 패턴(24) 및 그 양 옆의 더미 게이트 패턴(25)의 측벽에 고전압용 게이트 패턴(24)과 더미 게이트 패턴(25) 사이의 실리콘 기판(21)이 노출되지 않도록 게이트 싸이드 월(26)이 형성되어, 고전압용 게이트 패턴(24)의 게이트 싸이드 월(26)과 더미 게이트 패턴(25)의 게이트 싸이드 월(26)이 도면부호 27과 같이 서로 맞닿도록 형성되어 있다. 또한, 양 옆의 더미 게이트 패턴(25)을 마스크로 하여 고전압용 게이트 패턴(24)의 양쪽에 소스/드레인 접합층(30)이 형성되어 있다.
더미 게이트 패턴(25)은 전기적으로 고립된 상태로서, 더미 게이트 패턴(25)의 길이는 높은 접합 브레이크다운 전압 확보를 위한 드리프트 접합층의 길이(28)를 고려하여 결정한다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 고전압 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 소정의 하부구조가 형성된 실리콘 기판(21)의 고전압 소자 영역에 불순물을 이온주입하여 높은 접합 브레이크다운 전압을 갖는 드리프트 접합층(22)을 형성한다. 이후, 열산화 공정이나 저압 화학 기상 증 착 공정을 이용하여 실리콘 기판(21)상에 고전압용 게이트 산화막(23)을 적층하고 나서 저압 화학 기상 증착 공정을 이용하여 고전압용 게이트 산화막(23)상에 게이트 패턴 형성을 위한 도전층 예를 들면, 다결정 실리콘층을 적층한 다음, 사진 식각 공정을 이용하여 다결정 실리콘층의 일부를 제거하여 고전압용 게이트 패턴(24) 및 그 양 옆에 더미 게이트 패턴(25)을 동시에 형성한다. 더미 게이트 패턴(25)은 전기적으로 고립된 상태의 패턴으로서, 그 길이는 높은 접합 브레이크다운 전압 확보를 위한 드리프트 접합층(22)의 길이(28)를 고려하여 결정한다. 그 다음, 고전압용 게이트 패턴(24) 및 더미 게이트 패턴(25)의 측벽에 게이트 싸이드 월(26)을 형성한다. 이 때, 고전압용 게이트 패턴(24)과 각각의 더미 게이트 패턴(25) 사이의 영역(27)의 실리콘 기판 표면이 노출되지 않도록 게이트 싸이드 월(26)을 형성한다.
그 다음, 도 4b에 도시된 바와 같이, 마스크를 이용한 사진 공정에 의해 포토레지스트 패턴(29)을 형성한 후 고전압용 게이트 패턴(24) 도핑 및 소스/드레인 접합층(30) 이온주입을 실시하고 나서, 포토레지스트 패턴(29)을 제거하면, 도 4c에 도시된 바와 같은 결과물을 얻을 수 있다. 여기서, 고전압용 게이트 패턴(24)과 소스/드레인 접합층(30) 사이의 영역은 높은 접합 브레이크다운 전압을 확보해야 하는 영역으로서, 더미 게이트 패턴(25) 및 그 측벽의 게이트 싸이드 월(26)에 의해 고농도 이온주입이 차단됨으로써 게이트 도핑 및 소스/드레인 접합층 이온주입 공정을 통상의 저전압 소자에서와 동일하게 게이트 패턴에 대해서 셀프 얼라인(self-align) 공정으로 수행할 수 있다.
종래의 반도체 소자 제조 방법과 비교하여, 본 실시예에 따른 제조 방법은 소스/드레인 이온주입 공정의 공정 양산성이 크게 개선되며, 고전압용 게이트 전극의 비도핑 영역이 없어지므로 고전압 트랜지스터의 특성을 향상시킬 수 있다. 또한, 본 실시예에 따른 제조 방법은 드리프트 접합 영역의 길이가 소스/드레인 단에서 좌우 대칭이 되고, 공정에 따른 변화량이 적어지므로 특성 안정화 및 최적화에 유리하며, 드리프트 접합 영역의 길이 조절에 대한 공정 마진을 반영할 필요가 없으므로 드리프트 접합 영역의 길이를 더 작게 할 수 있어 전체적으로 고전압 트랜지스터의 최소 크기를 줄일 수 있다는 장점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 고전압용 게이트 패턴 형성시 그 양 옆에 더미 게이트 패턴을 형성함으로써, 고전압 소자의 게이트 도핑 및 소스/드레인 접합층 이온주입 공정을 게이트 패턴과 셀프 얼라인 공정으로 진행할 수 있으므로, 소스/드레인 이온주입 공정의 공정 양산성이 크게 개선되며, 고전압용 게이트 전극의 비도핑 영역이 없어지므로 고전압 트랜지스터의 특성을 향상시킬 수 있다. 또한, 본 발명은 드리프트 접합 영역의 길이가 소스/드레인 단에서 좌우 대칭이 되고, 공정에 따른 변 화량이 적어지므로 특성 안정화 및 최적화에 유리하며, 드리프트 접합 영역의 길이 조절에 대한 공정 마진을 반영할 필요가 없으므로 드리프트 접합 영역의 길이를 더 작게 할 수 있어 전체적으로 고전압 트랜지스터의 최소 크기를 줄일 수 있다.
Claims (7)
- 드리프트 접합층 및 게이트 산화막을 포함한 소정의 하부구조가 제공된 실리콘 기판 상부에 형성된 고전압용 게이트 패턴 및 그 양 옆의 더미 게이트 패턴;상기 고전압용 게이트 패턴 및 그 양 옆의 더미 게이트 패턴의 측벽에 상기 고전압용 게이트 패턴과 상기 더미 게이트 패턴 사이의 실리콘 기판이 노출되지 않도록 형성된 게이트 싸이드 월; 및상기 양 옆의 더미 게이트 패턴을 마스크로 하여 형성된 소스/드레인 접합층을 포함하는 고전압 반도체 소자.
- 제1항에 있어서,상기 더미 게이트 패턴은 전기적으로 고립된 상태인 것을 특징으로 하는 고전압 반도체 소자.
- 제2항에 있어서,상기 더미 게이트 패턴의 길이는 상기 드리프트 접합층의 길이를 고려하여 결정하는 것을 특징으로 하는 고전압 반도체 소자.
- 드리프트 접합층 및 고전압용 게이트 산화막을 포함한 소정의 하부구조가 형성된 실리콘 기판상에 게이트용 폴리실리콘막을 형성하는 단계;마스크 및 식각 공정에 의해 상기 게이트용 폴리실리콘막의 일부를 제거하여 고전압용 게이트 패턴 및 그 양 옆에 더미 게이트 패턴을 동시에 형성하는 단계;상기 고전압용 게이트 패턴 및 더미 게이트 패턴의 측벽에 상기 고전압용 게이트 패턴과 상기 더미 게이트 패턴 사이의 실리콘 기판이 노출되지 않도록 게이트 싸이드 월을 형성하는 단계; 및마스크를 이용하여 게이트 도핑 및 소스/드레인 접합층 이온주입을 실시하는 단계를 포함하는 고전압 반도체 소자 제조 방법.
- 제4항에 있어서,상기 더미 게이트 패턴은 전기적으로 고립된 상태인 것을 특징으로 하는 고전압 반도체 소자 제조 방법.
- 제5항에 있어서,상기 더미 게이트 패턴의 길이는 상기 드리프트 접합층의 길이를 고려하여 결정하는 것을 특징으로 하는 고전압 반도체 소자 제조 방법.
- 제4항에 있어서,상기 게이트 도핑 및 소스/드레인 접합층 이온주입은 상기 게이트 패턴에 대해서 셀프 얼라인(self-align) 공정으로 실시하는 것을 특징으로 하는 고전압 반도체 소자 제조 방법.
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2004
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