KR20060054577A - 고내압 트랜지스터 및 이의 제조 방법 - Google Patents

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KR20060054577A
KR20060054577A KR1020040093181A KR20040093181A KR20060054577A KR 20060054577 A KR20060054577 A KR 20060054577A KR 1020040093181 A KR1020040093181 A KR 1020040093181A KR 20040093181 A KR20040093181 A KR 20040093181A KR 20060054577 A KR20060054577 A KR 20060054577A
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Abstract

고내압 트랜지스터 및 그 제조 방법에 관한 것으로, 반도체 기판에 형성된 2개의 리세스와 상기 리세스 사이의 상기 반도체 기판의 상면에 형성된 게이트 절연막과 상기 게이트 절연막 상에 형성된 게이트 전극과 상기 게이트 전극 양측에, 상기 리세스를 포함하는 반도체 기판에 형성된 저농도 소스/드레인 영역 및 상기 게이트 전극의 양측에, 상기 리세스와 이격되고 상기 저농도 소스/드레인 영역에 포위되도록 형성된 고농도 소스/드레인 영역으로 이루어진다. 상기 저농도 소스/드레인 영역에 형성된 리세스 양측면의 거리에 의하여 종래의 저농도 소스/드레인 영역의 길이를 보상함으로, 고내압 트랜지스터의 수평 길이를 축소하여 고내압 트랜지스터의 고집적화를 이룰 수 있다.

Description

고내압 트랜지스터 및 이의 제조 방법{TRANSISTOR WITH HIGH BREAKDOWN VOLTAGE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 고내압 트랜지스터를 설명하기 위한 단면도이다.
도 2 내지 도 7은 도 1에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 제2 실시예에 따른 고내압 트랜지스터를 설명하기 위한 단면도이다.
도 9 내지 도 10은 도 8에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판 102: 웰 영역
104: 소자분리막 106: 액티브 영역
108: 게이트 절연막 패턴 110: 게이트 전극
112: 마스크막 패턴 114: 제1 포토레지스트 패턴
116: 제2 포토레지스트 패턴 117: 제4 포토레지스트 패턴
118; 리세스 119: 제2 리세스
120; 절연막 120a: 절연막 패턴
122, 123: 저농도 소스/드레인 영역
124: 실리콘 질화막 124a: 실리콘 질화막 패턴
126: 게이트 스페이서 128: 제3 포토레지스트 패턴
130: 고농도 소스/드레인 영역
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 높은 고내압 트랜지스터 및 그 제조 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
이에 따라, 대표적인 반도체 장치인 메모리 장치뿐만 아니라, LCD 구동 집적 회로 등과 같이 15∼120V급의 고전압이 인가되는 고내압 트랜지스터에서도 고집적화에 대한 요구가 늘어나게 되었다.
한편, 상기 LCD 구동 집적 회로는 로직(Logic)용의 작은 전압으로 동작하는 트랜지스터와 LCD 구동을 위한 높은 전압으로 동작하는 트랜지스터를 구비하고 있 어서, 칩(Chip) 내에 함께 제조된다.
그리고, 이러한 두 가지의 트랜지스터 구조 중에 특히 LCD 구동을 위한 높은 전압으로 동작하는 트랜지스터를 고집적하기가 쉽지 않다. 그럼에도 불구하고, 이러한 고집적화 요구에 부응하여 액티브 영역이 아닌 필드영역인 소자분리막을 감소시키는 방법이 적용되고 있다. 구체적으로, 소자분리막 제조 방법을 LOCOS(Localized Oxidation Of Silicon) 공정에서 STI(Shallow Trench Isolation) 공정으로 변경하는 것이다.
그러나, 갈수록 반도체 업계의 고집적화에 대한 요구는 고내압 트랜지스터에서 이러한 필드영역인 소자분리막을 감소시키는 방법 이상의 새롭고, 적극적인 방법에 대한 요구에 직면하게 되었다.
상기한 바와 같은 문제점을 해결하기 위한 본 발명의 목적은 고집적화된 고내압 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 고내압 트랜지스터를 제조하는 데 특히 적합한 트랜지스터의 제조방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 고내압 트랜지스터는 반도체 기판에 형성된 2개의 리세스와 상기 리세스 사이의 상기 반도체 기판의 상면에 형성된 게이트 절연막과 상기 게이트 절연막 상에 형성된 게이트 전극과 상기 게이트 전극 양측에, 상기 리세스를 포함하는 반도체 기판에 형 성된 저농도 소스/드레인 영역 및 상기 게이트 전극의 양측에, 상기 리세스와 이격되고 상기 저농도 소스/드레인 영역에 포위되도록 형성된 고농도 소스/드레인 영역으로 이루어진다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 고내압 트랜지스터 제조 방법은, 먼저, 반도체 기판에 2개의 리세스를 형성한다. 이어서, 상기 리세스 사이의 상기 반도체 기판의 상면에 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연막 상에 게이트 전극을 형성한다. 이어서, 상기 게이트 전극 양측에, 상기 리세스를 포함하는 반도체 기판의 표면에 저농도 소스/드레인 영역을 형성한다. 이어서, 상기 게이트 전극의 양측에, 상기 리세스와 이격되고 상기 저농도 소스/드레인 영역에 포위되도록 고농도 소스/드레인 영역을 형성함으로 이루어진다.
본 발명에 따르면, 상기 저농도 소스/드레인 영역에 형성된 리세스 양측면의 거리에 의하여 종래의 저농도 소스/드레인 영역의 길이를 보상함으로, 상기 고내압 트랜지스터의 수평 길이를 축소하여 고내압 트랜지스터의 고집적화를 이룰 수 있게 되었다. 그리고, 종래의 고내압 트랜지스터의 저농도 소스/드레인 영역의 길이는 게이트 전극과 고농도 소스/드레인 영역의 레이아웃(Layout)에 의하여 결정되지만 본 발명의 실시예에 따른 고내압 트랜지스터의 저농도 소스/드레인 영역의 길이는 리세스 개수와 상기 리세스의 깊이와 각도에 의존하는 거리를 제어함으로 이룰 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예들에 따른 고내압 트랜지스터 및 이의 제조 방법을 상세히 설명한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 고내압 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 고내압 트랜지스터는 통상적으로 실리콘 기판인 반도체 기판(100)에 불순물 주입에 의하여 형성된 웰 영역(102)과 소자분리막(104)과 소자분리막(104)에 의하여 정의되는 액티브 영역(106)을 구비한다. 웰 영역(102)에 주입된 불순물은 본 실시예의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, p 웰을 형성하기 위하여 붕소 이온(B+) 등과 같은 p형 불순물을 주입되어 있다. 그리고 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, n 웰을 형성하기 위하여 인(Ph+) 등과 같은 n형 불순물을 주입되어 있다.
그리고, 액티브 영역(106)은 2개의 리세스(118)를 포함하며, 리세스(118) 사이에 리세스(118)와 접하며 등변사다리꼴 형상이고, 볼록한 영역을 포함한다. 그리고, 리세스(118)는 깊이(d)와 각도(θ)를 갖고, 일측면의 거리(l)로 되어 있다.
그리고, 볼록한 액티브 영역(106) 상면에 게이트 절연막 패턴(108), 게이트 전극(110) 및 마스크막 패턴(112)이 순차적으로 형성되어 있다. 게이트 전극(110)은 바람직하게 도프트 폴리실리콘막과 텅스텐 실리사이드막이 순차적으로 형성되어 있다. 마스크막(112)은 바람직하게 후속에 리세스를 형성할 때 반도체 기판(100)과 고 식각선택비를 고려하여 실리콘 질화막을 형성한다.
그리고, 볼록한 액티브 영역(106), 게이트 절연막 패턴(108), 게이트 전극 (110) 및 마스크막 패턴(112)의 양측벽에 게이트 스페이서(126)가 형성되어 있다. 게이트 스페이서(126)는 절연막 패턴(120a)과 실리콘 질화막 패턴(124a)을 포함한다.
그리고, 게이트 전극(110) 양측에, 리세스(118)를 포함하는 액티브 영역(106)의 표면에 저농도 소스/드레인 영역(122)이 형성되어 있다. 이러한 저농도 소스/드레인 영역(122)은 소위 "LDD(Lightly Doped Drain) 영역"으로 불린다.
그리고, 도면에 도시된 바와 같이, 저농도 소스/드레인 영역(122)에 형성된 리세스(118) 양측면의 거리(2＊l)로 종래의 저농도 소스/드레인 영역의 길이를 보상함으로, 고내압 트랜지스터의 수평 길이를 축소할 수 있다.
그리고, 저농도 소스/드레인 영역(122)에 주입된 불순물은 본 실시예의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 불순물은 인 이온(Ph+) 등과 같은 n형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 불순물은 붕소이온(B+/BF2+) 등과 같은 p형 불순물을 포함한다.
그리고, 게이트 전극(110)의 양측에, 리세스(118)와 이격되고 저농도 소스/드레인 영역(122)에 포위되도록 고농도 소스/드레인 영역(130)이 형성되어 있다. 고농도 소스/드레인 영역(130)에 주입된 불순물은 본 실시예의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 불순물은 비소 이온(As+) 등과 같은 n형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 불순물은 붕소 이온(B+) 등과 같은 p형 불순물을 포함한다.
본 실시예에 따라 형성된 고집적화된 고내압 트랜지스터는, 저농도 소스/드 레인 영역(122)에 형성된 리세스(118) 양측면의 거리(2l)로 종래의 저농도 소스/드레인 영역의 길이를 보상함으로, 고내압 트랜지스터의 수평 길이를 축소하여 고내압 트랜지스터의 고집적화를 이룰 수 있게 되었다. 그리고 종래의 고내압 트랜지스터의 저농도 소스/드레인 영역의 길이는 게이트 전극과 고농도 소스/드레인 영역의 레이아웃(Layout)에 의하여 결정되지만 본 발명의 실시예에 따른 고내압 트랜지스터의 저농도 소스/드레인 영역(122)의 길이는 리세스(118) 개수와 리세스(118)의 깊이(d)와 각도(θ)에 의존하는 거리(l)를 제어함으로 이룰 수 있다.
이하, 첨부된 도면들을 참조하여 본 실시예에 따른 고내압 트랜지스터의 적합한 제조 방법을 상세히 설명한다.
도 2 내지 도 7은 도 1에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 먼저 반도체 기판(100)에 불순물을 이온 주입하여 웰 영역(102)을 형성한다. 웰 영역(102)에 주입된 불순물은 본 실시예의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, p 웰을 형성하기 위하여 붕소(B) 등과 같은 p형 불순물을 주입한다. 그리고 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, n 웰를 형성하기 위하여 인(P) 등과 같은 n형 불순물을 주입한다. 이어서, 웰 영역(102)이 형성된 반도체 기판(100) 상에 소자분리막(104)을 형성한다. 소자분리막(104)은 바람직하게 LOCOS(Localized Oxidation Of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 이용할 수 있다. 본 실시예에서는 더욱 바람직하게 STI(Shallow Trench Isolation) 공정을 이용할 수 있다. 이로써, 소자분 리막(104)에 의하여 정의되는 액티브 영역(106)이 형성된다.
도 3을 참조하면, 액티브 영역(106)을 포함하는 반도체 기판(100)상에 게이트 절연막, 게이트 전극용 도전막 및 마스크막을 순차적으로 형성한다. 본 실시예에서는 바람직하게 도전막으로 도프트 폴리실리콘막과 텅스텐 실리사이드막을 순차적으로 형성할 수 있다. 그리고, 마스크막으로 후속에 리세스 형성시에 반도체 기판과의 고 식각 선택비를 고려하여 실리콘 질화막을 형성할 수 있다.
이어서, 상기 마스크막 상에 포토레지스트를 도포한 후에 사진 공정을 이용하여 제1 포토레지스트 패턴(114)을 형성한다. 제1 포토레지스트 패턴(114)을 식각 마스크로 이용하여 상기 마스크막, 도전막 및 게이트 절연막를 식각한다. 상기 식각에 의하여 마스크막 패턴(112), 게이트 전극(110) 및 게이트 절연막 패턴(108))이 형성된다. 이어서, 사용된 제1 포토레지스트 패턴(114)을 바람직하게 에싱과 스트립 공정을 이용하여 제거한다.
도 4를 참조하면, 상술한 결과물 상에 포토레지스트를 도포한 후에 사진 공정을 이용하여 제2 포토레시트 패턴(116)을 형성한다. 이어서, 제2 포토레지스트 패턴(116)과 마스크막 패턴(112)을 이용하여 액티브 영역(106)을 식각한다. 이로써, 상기 식각에 의하여 게이트 전극(110)의 양측면에 리세스(118)와 리세스(118) 사이에 리세스(118)와 접하며 등변사다리꼴 형상이고, 볼록한 액티브 영역(106)이 형성된다. 리세스(118)는 깊이(d)와 각도(θ)를 갖고 일측면의 거리(l)로 되어 있다. 이어서, 사용된 제1 포토레지스트 패턴(114)을 바람직하게 에싱과 스트립 공정을 이용하여 제거한다.
도 5를 참조하면, 게이트 전극(110)이 형성된 반도체 기판(100) 상에 이온 주입 버퍼막으로 절연막(120)을 형성한다. 이어서, 마스크막 패턴(112)과 게이트 전극(110)을 이온 주입 마스크로 이용하여 게이트 전극(110)의 양측에 위치하는 리세스(118)를 포함하는 액티브 영역(106)에 불순물을 이온 주입하여 저농도 소스/드레인 영역(122)을 형성한다. 이러한 저농도 소스/드레인 영역(122)은 소위 "LDD(Lightly Doped Drain) 영역"으로 불린다.
이때, 리세스(118)의 양측면의 거리(2＊l) 만큼 종래의 고내압 트랜지스터의 저농도 소스/드레인 영역의 길이를 축소하게 되어 결국에 고내압 트랜지스터의 수평 길이를 축소할 수 있게 한다. 그리고, 종래의 고내압 트랜지스터의 저농도 소스/드레인 영역의 길이는 게이트 전극과 고농도 소스/드레인 영역의 레이아웃(Layout)에 의하여 결정되지만 본 발명의 실시예에 따른 고내압 트랜지스터의 저농도 소스/드레인 영역(122)의 길이는 리세스(118) 개수와 리세스(118)의 깊이(d)와 각도(θ)에 의존하는 거리(l)를 제어함으로 이룰 수 있다.
이때, 본 실시예의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 불순물은 인 이온(Ph+) 등과 같은 n형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 불순물은 붕소 이온(B+/BF2+) 등과 같은 p형 불순물을 포함한다.
도 6을 참조하면, 절연막(120) 상에 실리콘 질화막(124)을 형성한다. 이어서, 실리콘 질화막(124)과 절연막(120)을 이방성 식각을 수행하여 게이트 전극(110)의 양측벽에 게이트 스페이서(126)를 형성한다. 게이트 스페이서(126)는 절연 막 패턴(120a)과 실리콘 질화막 패턴(124a)을 포함한다.
도 7을 참조하면, 게이트 스페이서(126)가 형성된 반도체 기판(100) 상에 포토레지스트를 도포한 후 사진 공정을 수행하여 제3 포토레지스트 패턴(128)을 형성한다. 이어서, 제3 포토레지스트 패턴(128)을 이온 주입 마스크로 이용하여 반도체 기판(100)에 불순물을 이온 주입 공정을 이용하여 주입한다. 상기 이온 주입 공정에 의하여 게이트 전극(110)의 양측에, 리세스(118)와 이격되고 저농도 소스/드레인 영역(122)에 포위되도록 고농도 소스/드레인 영역(130)을 형성한다.
이때, 본 실시예의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 불순물은 비소 이온(As+) 등과 같은 n형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 불순물은 붕소(B+/BF2+) 등과 같은 p형 불순물을 포함한다. 이어서, 사용된 제3 포토레지스트 패턴(128)을 바람직하게 에싱과 스트립 공정을 이용하여 제거한다. 이로써, 도 1에서 도시된 바와 같이 본 실시예에 따른 고집적화된 고내압 트랜지스터를 완성한다.
실시예 2
도 8은 본 발명의 제2 실시예에 따른 고내압 트랜지스터를 설명하기 위한 단면도이다.
본 실시예는 상기 실시예 1의 리세스(118)에 제2 리세스(119)를 추가하여 저농도 소스/드레인 영역(123)의 길이를 증가시키고, 이에 따른 저농도 소스/드레인 영역(123)의 프로파일이 변경된 것을 제외하고는 동일하다. 그러므로, 상기 추가된 제2 리세스(119)와 저농도 소스/드레인 영역(123)의 프로파일에 대하여 설명하고, 그 외의 동일 부분에 대하여는 생략한다. 그리고, 본 실시예는 실시예 1에서와 동일한 부재에 대하여는 동일한 참조 부호로 설명한다.
도 8을 참조하면, 실시예 1의 도 1에서, 반도체 기판(100)의 액티브 영역(106)에 형성된 2개의 리세스(118) 외에 추가로 제2 리세스(119)가 형성되어 있다. 구체적으로 설명하면, 제2 리세스(119)는 깊이(d2)와 각도(θ2)를 갖고, 일측면의 거리(l2)로 되어 있다. 바람직하게 제2 리세스(119)는 리세스(118)와 동일한 모양과 크기로 형성될 수 있다.
그리고, 저농도 소스/드레인 영역(123)의 프로파일이 제2 리세스(119)의 추가에 따라 형성되어 있다.
그러므로, 본 실시예에서는 실시예 1의 도 1에서 저농도 소스/드레인 영역(122)에 형성된 리세스(118)의 양측면의 거리(2＊l) 외에 추가로 형성된 제2 리세스(119)의 양측면의 거리(2＊l2) 에 의하여 상기 저농도 소스/드레인 영역의 길이를 더 증가시켜 더 고집적화할 수 있다.
이하, 첨부된 도면들을 참조하여 본 실시예에 따른 고내압 트랜지스터의 적합한 제조 방법을 상세히 설명한다.
도 9 내지 도 10은 도 8에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 실시예 1의 도 2 및 도 3 까지 동일한 공정으로 진행한 후에, 그 결과물 상에 포토레지스트를 도포한 후에 사진 공정을 이용하여 제4 포토레지스트 패턴(117)을 형성한다. 이어서, 제4 포토레지스트 패턴(117)과 마스크막 패턴(112)을 이용하여 반도체 기판(100)의 액티브 영역(106)을 식각한다. 이로써, 상기 식각에 의하여 게이트 전극(110)의 양측면에 리세스(118)와 제2 리세스(119)를 형성한다. 이때, 리세스(118)는 깊이(d)와 각도(θ)를 갖고 일측면의 거리(l)로 되어 있다. 그리고, 제2 리세스(119)는 깊이(d2)와 각도(θ2)를 갖고 일측면의 거리(l2)로 되어 있다. 바람직하게는 리세스(118)와 제2 리세스(119)는 동일한 모양과 크기를 갖는다. 이어서, 사용된 제4 포토레지스트 패턴(117)을 바람직하게 에싱과 스트립 공정을 이용하여 제거한다.
도 5를 참조하면, 게이트 전극(110)이 형성된 반도체 기판(100) 상에 이온 주입 버퍼막으로 절연막(120)을 형성한다. 이어서, 마스크막 패턴(112)과 게이트 전극(110)을 이온 주입 마스크로 이용하여 게이트 전극(110)의 양측에 위치하는 리세스(118)와 제2 리세스(119)를 포함하는 반도체 기판(100)에 불순물을 이온 주입하여 저농도 소스/드레인 영역(123)을 형성한다. 이러한 저농도 소스/드레인 영역(123)은 소위 "LDD(Lightly Doped Drain) 영역"으로 불린다.
이때, 저농도 소스/드레인 영역(123)에 형성된 리세스(118)의 양측면의 거리(2＊l) 외에 추가로 형성된 제2 리세스(119)의 양측면의 거리(2＊l2)에 의하여 저농도 소스/드레인 영역의 길이를 더 증가시켜 더 고집적화할 수 있다.
이어서, 실시예 1의 도 6 및 도 7을 이용하여 후속 공정을 수행하여 도 8에 서 도시된 바와 같이 본 실시예에 따른 고집적화된 고내압 트랜지스터를 완성한다.
본 발명에 따르면, 저농도 소스/드레인 영역에 형성된 리세스 양측면의 거리에 의하여 종래의 저농도 소스/드레인 영역의 길이를 보상함으로, 상기 고내압 트랜지스터의 수평 길이를 축소하여 상기 고내압 트랜지스터의 고집적화를 이룰 수 있게 되었다. 그리고, 종래의 고내압 트랜지스터의 저농도 소스/드레인 영역의 길이는 게이트 전극과 고농도 소스/드레인 영역의 레이아웃(Layout)에 의하여 결정되지만 본 발명의 실시예에 따른 고내압 트랜지스터의 저농도 소스/드레인 영역의 길이는 리세스 개수와 상기 리세스의 깊이와 각도에 의존하는 거리를 제어함으로 이룰 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 반도체 기판에 형성된 2개의 리세스;
    상기 리세스 사이의 상기 반도체 기판의 상면에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극 양측에, 상기 리세스를 포함하는 반도체 기판에 형성된 저농도 소스/드레인 영역; 및
    상기 게이트 전극의 양측에, 상기 리세스와 이격되고 상기 저농도 소스/드레인 영역에 포위되도록 형성된 고농도 소스/드레인 영역을 구비하는 것을 특징으로 하는 고내압 트랜지스터.
  2. 제1항에 있어서, 상기 2개의 리세스가 형성된 반도체 기판에 형성된 제2 리세스를 더 포함하는 것을 특징으로 하는 고내압 트랜지스터.
  3. 반도체 기판에 2개의 리세스를 형성하는 단계;
    상기 리세스 사이의 상기 반도체 기판의 상면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측에, 상기 리세스를 포함하는 반도체 기판의 표면에 저농도 소스/드레인 영역을 형성하는 단계; 및
    상기 게이트 전극의 양측에, 상기 리세스와 이격되고 상기 저농도 소스/드레인 영역에 포위되도록 고농도 소스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 고내압 트랜지스터.
  4. 제1항에 있어서, 상기 2개의 리세스가 형성된 반도체 기판에 제2 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고내압 트랜지스터.
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