KR0155865B1

KR0155865B1 - Dram 셀 및 그 제조방법

Info

Publication number: KR0155865B1
Application number: KR1019950024437A
Authority: KR
Inventors: 이강윤
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-08-08
Filing date: 1995-08-08
Publication date: 1998-10-15
Also published as: KR970013341A

Abstract

본 발명은 DRAM 셀 및 그 제조방법에 관한 것으로서, 고식각선택비의 이중 스페이서 및 이를 이용하여 비트라인 및 스토리지 노드를 형성하는 것에 관해 개시한다. 본 발명의 DRAM 셀은 반도체기판의 N 또는 P웰상에 형성된 트랜지스터와 상기 트랜지스터의 드레인 상에 형성된 비트라인 및 소오스상에 형성된 커패시터로 구성된 셀 어레이부와 반도체기판의 N웰 및 P웰 상에 형성되고, 고 식각선택비를 갖도록 형성된 이중 스페이서를 갖는 게이트전극 패턴과 그 사이에서 다중층의 불순물영역으로 형성된 소오스 및 드레인영역을 포함하는 트랜지스터로 구성되는 주변회로부를 구비한다.

본 발명에 의하면, 추가적인 리소그라피 에칭 공정을 사용함이 없이 트랜지스터의 SCE(특히 펀치쓰루 특성)를 개선시키고 고 선택비 식각공정을 도입하여 셀 및 비트라인과 스토리지 노드 콘택을 자기정합적으로 형성할 수 있다.

Description

DRAM 셀 및 그 제조방법

제1도는 종래 기술에 의한 트랜지스터의 단면도이다.

제2a도 내지 제2d도는 종래의 기술에 의한 트랜지스터 및 그 제조방법을 단계별로 나타낸 도면들이다.

제3도는 본 발명에 의한 DRAM 셀의 단면도이다.

제4a도 내지 제4k도는 본 발명에 의한 DRAM 셀 및 그 제조방법을 단계별로 나타낸 도면들이다.

*도면의 주요부분에 대한 부호의 설명

50, 50a : P웰 및 N웰 64a : 제2 절연막 스페이서

74a : 제3 절연막 스페이서 94a : 제4 절연막 스페이서

92 : 비트라인 104 : 커패시터

본 발명은 DRAM 셀 및 제조방법에 관한 것으로서, 특히 채널길이의 짧아짐에 따른 효과 즉 숏 채널효과(Short Channel Effect이하. SCE라 한다.)에 의한 펀치쓰루(Punchthoug) 현상을 억제하기 위하여, 다중 스페이서 공정을 이용하고, 디 렘(DRAM)의 셀 커패시터를 형성하기 위한 스토리지 노드 콘택과 비트라인 콘택을 용이하게 형성하는 것을 특징으로 하는 트랜지스터 및 그 제조방법에 관한 것이다.

DRAM의 집적도가 증가되어 초 고밀도 DRAM으로 발전하면서 공정상의 최소 디자인 룰(design rule)이 계속 작아졌으며, 이에 따른 공정개발이 이루어져 왔다. 제한된 영역에 하나의 트랜지스터와 하나의 커패시터로 이루어진 단위소자를 형성하는 기술은 셀 패스 트랜지스터의 길이, 비트라인 콘택과 스토리지 노드콘택의 면적이 축소되어야 하며, 또한 칩(chip) 면적을 줄이기 위하여 주변회로에 적용할 트랜지스터의 크기로 축소되어야 한다. 특히, 스택(stack)계열의 커패시터구조의 경우 커패시터의 용량을 증대하기 위하여 스토리지 폴리의 높이를 증가하여야 하며, 이의 한 방법으로 비트라인 상층에 커패시터를 형성하는 커패시터 오버 비트라인(Capacitor Over Bit line 이하, COB라 한다.)구조가 발전되어 왔다. 그러나 이 경우 스토리지 노드 콘택의 단차가 매우 커지고 또한 콘택 크기는 매우 작아지므로 콘택홀을 형성하는 것이 매우 어려운 공정이 되고 있다.

DRAM의 경우 사용되고 있는 트랜지스트는 크게 주변회로의 엔 모스트랜지스터(NMOS Tr.)와 피 모스 트랜지스터(PMOS Tr) 및 셀 내의 패스엔 모스 트랜지스터(pass NMOS Tr)의 3가지가 있다. 집적도가 증가됨에 따라 이들 트랜지스터의 크기도 작아지는데 트랜지스터의 크기를 줄이는데 가장 큰 문제점은 소오스 및 드레인의 이온주입된 영역이 게이트로 확산되어 SCE가 열화되고 특히 소오스와 드레인사이의 펀치쓰루 마아진이 취약해진다는 것이다. 펀치쓰루 마아진을 개선하는 방법중의 하나는 소오스 및 드레인영역과 게이트전극의 겹칩(overlap)을 최소화 하는 것이다. 이를 위해서 열 버젯(thermal budget)의 최소화와 낮은 에너지(low energy)를 갖는 도전성 불순물이온주입 등을 이용한 얕은 정크션(shallow junction)의 형성이다.

그러나 얕은 접합의 형성은 소오스 및 드레인의 쉬트(sheet)저항, 소오스 및 드레인의 접촉저항의 증가와 더불어 콘택형성 기술의 어려움을 수반하게 된다. 또 하나의 방법은 소오스 및 드레인 이온 주입시 게이트전극의 측벽스페이서의 길이를 크게 하여 소오스 및 드레인영역의 게이트전극 쪽으로의 측면 확산을 억제하는 것이다. 그러나 셀의 영역에서 보면 셀에는 비트라인 콘택과 스토리지 노드콘택이 게이트전극과 게이트전극 사이에 형성되어야 하므로, 게이트전극의 스페이서 길이가 클 경우 콘택의 개구(openning)의 크기가 매우 작아지며 또한 콘택홀의 식각공정이 어렵게 된다. 따라서 셀 영역은 스페이서 길이를 크게 형성할 수가 없다.

이러한 기술상의 문제를 해결하기 위한 방법으로서 셀 영역과 주변회로 영역의 게이트전극의 측벽에 형성되는 스페이서 길이를 다르게 하는 방법을 생각할 수 있으며, 미국 특허 4,356,623에서 소개된 바와 같이 게이트전극의 측벽에 다중 스페이서를 형성하는 트랜지스터 제조기술을 응용할 수 있다.

상기 다중측벽을 갖는 종래의 기술에 의한 DRAM 셀 및 그 제조방법을 첨부된 도면과 함께 상세하게 설명한다.

제1도는 종래 기술에 의한 반도체 장치의 트랜지스터의 단면도이다. 구체적으로, 반도체기판(1)과 그 위에 형성된 게이트산화막(3)과 그 위에 형성된 게이트전극 물질(5)과 그 위에 형성된 게이트전극물질을 보호하는 절연막(7)과 상기 게이트전극물질(5) 및 보호절연막(7)의 측벽에 형성된 다중 절연막 스페이서(11,15)와 상기 게이트전극 물질(5)과 스페이서를 이용하여 자기 정렬(self-align)적으로 상기 게이트전극 물질(5)의 좌·우에 형성된 LDD구조의 도전성 불순물층(9, 13 및 17)으로 구성된다. 상기와 같이 구성되는 종래의 트랜지스터 제조방법을 그 공정별 제조방법을 계속해서 설명한다.

제2a도는 게이트전극 형성영역을 한정하는 단계를 나타낸다. 구체적으로, 반도체기판(10) 전면에 게이트산화막(12)을 열 산화공정으로 형성한다. 계속해서 상기 게이트산화막(12) 전면에 게이트전극물질(14)을 형성한 다음, 상기 게이트전극물질(14)의 전면에 제1절연막(16)을 형성한다. 제1절연막(16)의 전면에 포토레지스트를 도포하고 게이트전극이 형성될 영역을 한정하는 포토레지스트 패턴(18)을 형성한다.

제2b도는 제2절연막(24)을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 결과물의 전면을 상기 반도체기판의 표면을 종말점으로 하여 상기 제1절연막(16), 게이트전극물질(14) 및 게이트산화막(12)을 순차적으로 이방성식각한다. 식각결과 상기 제1절연막 패턴(16a), 게이트전극물질 패턴(14a) 및 게이트산화막 패턴(12a)로 구성되는 게이트전극 패턴이 형성된다. 계속해서 상기 결과물전면에 반도체기판(10)과 반대되는 도전성불순물을 이온주입한다. 이 결과 상기 게이트전극 패턴의 좌·우에 도전성 제1불순물층(20, 22)이 형성된다. 이 제1불순물층(20, 22)중 어느 하나는 드레인이고 나머지 하나는 소오스가 되어 상기 게이트전극 패턴과 함께 트랜지스터를 형성한다. 계속해서 상기 결과물전면에 제2 절연막(24)을 균일하게 형성한다.

제2c도는 제3절연막을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물의 전면을 상기 반도체기판의 표면을 종말점으로 하여 이방성식각하면, 상기 제2b도의 제2절연막(14a)가 전면 식각되어 상기 게이트전극 패턴의 측벽에 제1스페이서(24a)를 형성한다. 계속해서 상기 제1스페이서(24a)를 이용하여 자기정렬(self align)적인 방법으로 상기 게이트전극의 패턴의 좌·우에 도전성 불순물을 이온주입하여 상기 제1불순물층(20, 22)보다 깊은 도전성 제2불순물층(26, 28)을 형성한다. 제1불순물층(20, 22)과 제2불순물층(26, 28)은 전체 불순물영역이 계단형이 되는 LDD구조를 형성한다. 상기 제1스페이서(24a)를 갖는 상기 게이트전극 패턴이 형성된 반도체기판 전면에 제3절연막(30)을 균일하게 형성한다.

제2d도는 제2스페이서(30a)를 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물의 전면을 상기 반도체기판을 종말점으로 하여 이방성식각한다. 이 결과 상기 제2C도의 제3절연막(30)은 패터닝되어 상기 제1스페이서(24a)의 측부에 제2스페이서(30a)를 형성한다. 상기 제2스페이서(30a)를 이용하여 자기 정렬(self align)적인 방법으로 상기 반도체기판 전면에 반도체기판과 반대되는 도전성 불순물을 이온주입하여 상기 제2불순물층(26, 28)보다 깊은 제3불순물층(32, 34)을 형성한다. 이렇게 하여 트랜지스터가 형성되고 상기 게이트전극 패턴의 좌·우에는 LDD구조의 불순물층이 형성된다.

상술한 바와 같이 종래 기술에 의한 DRAM 셀 및 그 제조방법은 트랜지스터를 형성하는 하나의 보편적인 방법을 제시하였을 뿐이며 셀과 커패시터 공정을 고려하고 비트라인 콘택과 스토리지 노드 콘택을 형성하여야 하는 DRAM에서는 적용하기가 어렵다. 즉 주변회로에서 제2측벽스페이서용 절연물을 형성하면 셀의 게이트전극과 게이트전극 사이가 매우 좁기 때문에 절연물이 두껍게 형성되며, 스페이서를 형성하기 위하여 식각양을 증가하면 주변회로의 기판실리콘이 과도하게 식각되어 실리콘 피팅(pitting)이 발생하는 문제가 있으며, 또한 제1측벽스페이서가 과도하게 식각되어 게이트전극 측면이 노출되는 문제가 있다. 게이트전극의 측면이 노출되면 게이트전극과 비트라인 및 스토리지 노드등과 숏터(short)가 발생할 위험이 있다. 셀 내의 게이트전극과 게이트전극 사이에 두꺼운 절연막이 존재하면 비트라인 콘택과 스토리지 노드 콘택을 형성할 때 식각양이 과도하게 되어 식각 공정의 조절이 어려워져 마찬가지로 활성영역이 형성되는 기판의 실리콘상에 손상을 미치거나 제1스페이서 절연막의 과도 식각에 의한 게이트전극과 비트라인 또는 스토리지 노드와 숏트가 발생할 가능성이 높다.

따라서 본 발명의 목적은 상술한 DRAM 셀의 문제점을 해결하기 위해 각각 다른 물질로 형성되고 높은 식각선택비를 갖는 다중 스페이서를 갖는 트랜지스터를 제공하는 것이다.

본 발명의 다른 목적은 상기 트랜지스터를 제조하는 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 DRAM 셀는 P MOS 및 NMOS로 이루어진 셀 어레이 및 주변회로부로 구비되는 DRAM 셀에 있어서, 상기 셀 어레이 및 주변회로부의 반도체 기판에 활성영역을 한정하는 필드영역에 형성된 필드산화막, 상기 반도체기판 전면에 형성된 게이트산화막, 상기 게이트산화막 전면에 순차적으로 형성된 제1도전층 및 제1절연막을 패터닝하여 형성된 복수개의 게이트전극 패턴, 상기 게이트전극 패턴의 측벽에 형성된 제2절연막 스페이서, 상기 제2절연막 스페이서보다 낮은 식각 선택비를 갖는 물질로써 상기 주변회로부의 게이트전극 패턴의 제2절연막 스페이서 측벽에 형성된 제3절연막 스페이서, 상기 게이트전극 패턴을 이용하여 각각 자기정렬(self align)적인 방법으로 상기 셀 어레이 및 주변회로부의 반도체기판 표면하에 얕게 형성된 제1불순물층, 상기 주변회로부의 NMOS에서 상기 제2절연막 스페이서를 이용하여 자기정렬(self align)적인 방법으로, 상기 제1 불순물층보다 깊게 형성된 제2 불순물층, 상기 제3 절연막 스페이서를 이용하여 자기정렬적인 방법으로, 상기 주변회로부의 PMOS부분에 형성된 제3불순물층, 상기 셀 어레이부의 게이트전극 패턴 사이의 반도체기판 상에 상기 제2절연막 스페이서를 이용하여 자기정렬(self align)적인 방법으로 형성한 제2도전층 상에 홀을 갖는 제4절연막, 상기 홀을 매립하면서 제4 절연막 상에 형성된 제3 도전층 및 그 측벽에 형성된 상기 제4절연막 스페이서, 상기 제3도전층 및 제4절연막 스페이서를 포함하는 상기 제4절연막 전면에 형성된 제5절연막, 상기 제5 및 제4 절연막을 식각하여 상기 필드산화막에 인접한 반도체기판 상에 형성된 콘택홀을 통하여 반도체기판과 접속된 커패시터를 구비하는 것을 특징으로 한다.

상기 제1절연막은 나이트라이드(Si3N4)로 구성된다. 상기 제2절연막 스페이서는 나이트라이드(Si3N4)와 같은 산화막 식각시 식각선택비가 우수한 물질로 구성한다. 또한 상기 제3절연막 스페이서는 저온 열산화막(Low Temparature Oxide 이하, LTO 라 한다.) 또는 고온 열산화막(High Temparature Oxide 이하, HTO라 한다.)으로 구성된다. 상기 메모리 셀이 구성되는 반도체기판은 P형 기판으로서, N웰이나 P웰 어느 것을 형성하여도 무방하나 본 발명의 실시예에서는 상기 반도체기판에 P웰을 형성한 다음 NMOS가 구성된 셀 어레이부와 P웰 및 N웰에 각각 N 및 P MOS가 구성된 주변회로부로 구성된 DRAM 셀을 예로든다. 상기 불순물층들은 상기 반도체기판과 반대되는 도전성불순물 이온으로써 각 MOS형태에 따라 N+ 형의 비소(As) 또는 P+ 형의 이플루오르화 붕소(BF2) 또는 붕소(B)이온으로 구성된다.

상기 다른 목적을 달성하기 위하여, 본 발명의 DRAM 셀 제조방법은 반도체기판의 셀 어레이부 및 주변회로부 상에 활성영역 및 필드영역을 한정하는 단계, 상기 반도체기판 전면에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 제1도전층 및 제1절연막을 순차적으로 형성한 다음 패터닝하여 게이트전극 패턴을 형성하는 단계, 상기 게이트전극 패턴사이의 활성영역에 제1 불순층을 형성하는 단계, 상기 게이트전극 패턴의 측벽에 높은 식각 선택비를 갖는 제2절연막 스페이서를 형성하는 단계, 상기 제2절연막 스페이서를 이용하여 자기 정렬(self align)적인 방법으로 상기 주변회로부의 P웰의 활성영역에 제1불순물층보다 깊은 제2 불순물층을 형성하는 단계, 상기 주변회로부의 N웰에 상기 제2절연막 스페이서의 측면에 상기 제2절연막 스페이서의 형성물질과는 다른 물질을 이용하여 제3절연막 스페이서를 형성하는 단계 및 상기 주변회로부의 N웰에 제3 불순물층을 형성하는 단계 및 상기 셀 어레이부에 비트라인과 커패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 셀 어레이 및 주변회로부의 불순물층은 각각 소오스 및 드레인으로서, 상기 게이트전극 패턴과 함께 트랜지스터를 형성한다.

상기 트랜지스터가 형성되는 반도체기판은 P형 반도체기판으로서, 셀 어레이부에서는 P웰을, 주변회로부에서는 P 및 N웰을 형성한다. 상기 제1 및 제2 절연막 스페이서의 형성물질을 각각 다르게 선택하는 것은 셀영역에서 비트라인 및 커패시터용 콘택을 위해 콘택홀을 형성할 때, 셀에 형성되는 트랜지스터의 게이트전극 측벽이 식각되어 상기 커패시터 및 비트라인과 게이트전극이 접촉되는 것을 방지하기 위함이다. 또한 상기 제1 및 제2 스페이서는 각각 나이트라이드(Si3N4)와 LTO(또는 HTO)를 사용하여 형성한다. 상기 게이트전극 패턴형성과 제1불순물층 및 제2절연막 스페이서 형성단계는 셀 영역의 트랜지스터 형성단계에도 공통으로 적용된다. 또한 상기 제3절연막 스페이서를 형성할 때, 그 형성물질은 상기 셀 영역의 제2절연막 스페이서 사이에 쌓이게 된다. 이물질은 상기한 바와 같이 제2절연막 스페이서 형성물질과 식각선택비가 크다. 따라서 식각시 빨리 식각되어 상기 제2절연막 스페이서는 식각에 영향을 받지 않는다. 결과적으로 셀 영역의 트랜지스터의 게이트전극은 비트라인이나 커패시터를 형성할 때, 측벽의 노출없이 안전하게 유지될 수 있다. 또한 셀 어레이부의 게이트전극과 게이트전극 사이가 좁은 경우 제3절연막 스페이서 형성물질이 게이트전극의 단차만큼 상기 게이트전극 사이에 남게 되어 셀 어레이부의 평탄화가 이루어진다. 따라서 평탄화를 위한 별도의 공정이 필요하지 않다.

본 발명은 웰(well)별로 스페이서 형성단계를 다르게 하고 이에 따라 주입하는 도전성부순물을 다르게 주입함으로써, 트랜지스터의 SCE(특히, 펀치스루 특성)를 개선할 수 있다. 또한 상기 스페이서를 식각선택비가 다른 물질을 사용하여 형성함으로써, 이를 바탕으로 비트라인 및 커패시터 형성시 게이트전극의 상부에 형성된 절연막 및 측벽스페이서를 식각마스크로 하여 상기 비트라인 및 커패시터와 게이트전극이 서로 접촉하는 것을 막을 수 있다. 따라서 추가적인 사진식각 공정의 도입 없이도 트랜지스터의 SCE를 개선시키고 식각선택비를 이용한 식각공정을 도입하여 셀 및 비트라인과 커패시터 형성을 자기정합(self align)적으로 진행할 수 있다.

이하, 본 발명의 실시예를 첨부된 도면과 함께 보다 상세하게 설명한다.

본 발명에 의한 DRAM 셀 및 그 제조방법은 크게 소자분리층 및 게이트패턴과 그 형성단계, 제2절연막 스페이서와 그 형성단계, 제3절연막 스페이서와 그 형성단계, 주변회로부의 불순물층과 그 형성단계 및 비트라인과 제4절연막 그리고 커패시터와 그 형성공정으로 이루어진다. 먼저 본 발명에 의한 DRAM 셀의 구조로부터 설명한다.

제3도는 본 발명에 의한 DRAM 셀의 주변회로부에 형성된 트랜지스터의 단면도로서, N MOS와 P MOS로 구성된다. 그 구조를 보면 먼저 N MOS의 경우는 본 도의 우측에 형성된 트랜지스터로서, 반도체기판(P웰:50)과 그 전면에 형성된 게이트 산화막(56)과 게이트 산화막(56) 상에 형성된 게이트전극과 게이트전극 측벽에 형성된 제2 및 제3 절연막 스페이서(64a, 76a) 및 상기 게이트전극 사이의 반도체기판 표면하에 형성된 LDD형태의 불순물층(66, 68, 70 및 72)으로 구성되어 있다. P MOS의 경우는 본 도의 좌측에 형성된 트랜지스터로서, 반도체기판(N웰:50a)과 상기 반도체기판(50a) 전면에 형성된 게이트 산화막(56), 상기 반도체기판(50a) 상에 제1도전층(58a) 및 제1절연막(60a) 패턴으로 이루어진 게이트전극과 그 측면에 형성된 제2 및 제3절연막 스페이서(64a 및 80a) 및 상기 게이트전극 좌·우의 상기 반도체기판(50a) 표면하에 형성된 불순물층(68a와 82 및 66a와 84)으로 구성된다. 상기 구성을 갖는 트랜지스터의 제조 방법을 셀 어레이부와 주변회로부를 연계해서 아래에 상세하게 기술한다.

제4a도 내지 제4i는 본 발명에 의한 DRAM 셀 및 그 제조방법을 단계별로 나타낸 도면들이다. 본 발명에서는 셀 어레이부는 P웰 만을, 주변회로부는 N 및 P웰을 각각 도시한다. 상기 각 부의 웰은 그 형태가 바뀌어도 무방하다.

제4a도는 셀 어레이부 및 주변회로부에서 게이트전극을 한정하는 단계를 나타낸다. 구체적으로, 반도체기판 상의 어레이부에는 N웰(50)을, 주변회로부에는 P웰 및 N웰(50, 50a)을 형성한 다음, 상기 웰(50, 50a)에 활성영역(54, 54a)과 필드영역을 구분한다. 계속해서 상기 필드영역에는 필드산화막(52)을 형성한다. 상기 필드산화막으로는 로코스(LOCOS)나 트랜치(trench)형으로 형성하여도 무방하나 본 발명에서는 트랜치형 필드산화막(52)을 형성한다. 상기 활성영역(54) 및 필드산화막(52)을 포함하는 전면에는 열 산화공정을 이용하여 게이트산화막(52)을 포함하는 전면에는 열 산화공정을 이용하여 게이트산화막(56)을 형성한다. 계속해서 게이트산화막(56) 전면에 제1도전층(58) 및 제1절연막(60)을 순차적으로 형성한다음, 제1절연막(60) 전면에 포토레지스트를 도포한다. 이 포토레지스트를 패터닝하여 하기 게이트전극 패턴을 한정하도록 하는 포토레지스트 패턴(62)을 형성한다. 상기 게이트산화막(56)은 그 두께가 수십 Å이 되게 형성한다. 그리고 상기 제1도전층은 그 두께가 수천 Å이 되게 형성한다. 또한 상기 제1절연막은 나이트라이드(Si₃N₄)를 사용하여 수천 Å두께로 형성한다. 상기 제1도전층(58)은 게이트전극 물질이고 상기 제1절연막(60)은 상기 게이트전극 물질을 보호하는 절연막이다.

제4b도는 제2절연막(64)을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물전면을 사진식각공정과 이방성식각공정을 이용하여 상기 제1절연막(60) 및 제1도전층(58)을 연속으로 식각하여 각 패턴(58a와 60a)을 형성한다. 이렇게 하여 상기 제1절연막 패턴(60a) 및 제1도전층 패턴(58a)으로 구성되는 게이트전극 패턴이 형성된다. 계속해서 상기 게이트전극 패턴을 마스크로 하여 그 전면에 N형 불순물을 이온 주입하여 상기 웰의 반도체기판 표면하에 제1불순물층(P웰:66 및 68, N웰:66a 및 68a)을 형성한다. 상기 N형 불순물은 주변회로부 및 셀 어레이부의 NMOS트랜지스터에서는 LDD 확산층을 형성하기 위한 것이고, 주변회로부의 PMOS 트랜지스터에서는 펀치쓰루 스톱퍼(stopper) 확산층을 형성하기 위한 것이다. 계속해서 상기 결과물전면에 제2절연막(64)을 형성한다. 이 제2절연막(64)은 하기 제2절연막 스페이서를 형성하는 물질로서, 나이트라이드와 같은 하기 산화막대비 식각선택비가 우수한 물질이다.

제4c도는 제2절연막 스페이서(64a)를 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물전면을 일정시간 동안 이방성식각하면, 상기 게이트전극 패턴의 측벽에 제2절연막 스페이서(64a)가 형성된다. 이렇게 하여 상기 게이트전극은 상기 제1절연막 패턴(60a)와 상기 제2절연막 스페이서(64a) 감싸여 진다. 이들 물질은 산화막대 선택비가 우수한 물질로서 후속공정에서 산화막을 식각할 때, 무시할 정도로 식각된다. 이와 같은 이유로 후속공정에서 비트라인 콘택이나 스토리지 노드 콘택을 형성할 때, 게이트전극이 비트하인 및 스토리지 노드와 접촉하는 것을 방지 할 수 있다.

제4d도는 DRAM 셀의 주변회로부의 P웰에 제2불순물층(71,72)을 형성하는 단계를 나타낸다. 구체적으로, 상기 반도체기판 전면에 포토레지스트를 도포한 다음, 주변회로부의 P웰(50)을 노출시키는 포토레지스트 패턴(70)을 형성한다. 계속해서 상기 P웰에 선택적으로 P웰과 반대되는 도전성 불순물(예컨데, 비소(As))을 이온주입하여 제2불순물층(71,72)을 형성한다. 상기 제1불순물층(66,68)과 함께 제2불순물층(71,72)은 해당 게이트전극의 좌·우의 반도체기판 하에서 LDD구조를 형성하고 이중 어느 하나는 드레인이고 나머지 하나는 소오스이다. 계속해서 상기 셀 어레이 및 주변회로부에 형성된 상기 포토레지스트 패턴(70)을 제거한다.

제4e도는 상기 결과물전면에 제3절연막(74)을 형성하는 단계를 나타낸다. 이 결과 상기 DRAM 셀의 주변회로부에서는 상기 제2절연막 스페이서(64a)사이가 넓은 관계로 상기 제3절연막(74)이 전면에 걸쳐서 고르게 형성된다.

반면, 셀 에레이부에는 상기 제2절연막 스페이서(64a)가 주변회로부에 비해 상대적으로 좁은 관계로 그 사이에는 상기 게이트전극의 단차보다 높게 제3절연막 형성물질(76)이 쌓인다. 상기 제3절연막(74)는 LTO 또는 HTO를 사용하여 형성한다. 이렇게 쌓인 상기 셀 어레이부의 제2절연막 스페이서(64a) 사이에 쌓인 상기 제3절연막을 형성하는 물질(76)은 상기 제2절연막 스페이서(64a)를 형성하는 물질인 나이트라이드보다 선택비가 훨씬 낮다. 따라서 셀 어레이부에서 상기 제2절연막 스페이서(64a) 사이에 비트라인이나 커패시터의 콘택을 위한 홀을 형성할 때 자기정합적으로 형성할 수 있고, 식각으로 부터 게이트전극 패턴의 측벽이 노출되는 것을 막을 수 있다.

제4f도는 제3불순물층(80,82)을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물 전면을 이방성식각하여 주변회로부에서 상기 제2절연막 스페이서(64a)의 측벽에 제3절연막 스페이서(74a)를 형성한다. 이때, 셀 어레이부에서도 상기 제2절연막 스페이서(64a) 사이의 상기 제3절연막 형성물질(76)이 식각을 받지만, 상기 게이트전극의 단차만큼 상기 제3절연막 형성물질(76)이 남는다. 따라서 자동적으로 셀 어레이부에서는 제3절연막 스페이서(74a)를 형성시키는 이방성식각 결과로인해 평탄화가 이루어진다. 계속해서 셀어레이 및 주변회로부 전면에 포토레지스트를 도포한다. 도포된 포토레지스트를 패터닝하여 상기 주변회로부의 N웰 영역만 노출시키도록 포토레지스트 패턴(78)을 형성한다. 이와 같은 포토레지스트 패턴(78)을 이용하여 N웰 영역에 선택적으로 기판과 반대되는 도전성불순물(예컨데, 붕소(B)나 이 플루오르화 붕소(BF2))을 이온주입한다. 이렇게 하여 주변회로부의 N웰 영역에 제3불순물층(80,82)이 형성된다. 다음공정을 위해 상기 포토레지스트 패턴(78)을 제거한다. 상기 주변회로부의 각 웰에 주입된 불순물중 N웰에 주입된 붕소 및 이 플루오르화 붕소(BF2)는 P웰에 주입된 비소(As)보다 열 확산이 빠르므로, 상기 게이트전극과 소오스 및 드레인의 겹칩을 줄여 트랜지스터의 펀치쓰루 현상을 억제하기 위하여, N+이온주입은 제2절연막 스페이서(64a)를 형성한 후 실시하고, P+이온주입은 상기 제3절연막 스페이서(74a)를 형성한 후 실시한다. 물론 상기 N+ 및 P+이온주입은 상기 제3절연막 스페이서(74a)를 형성한후 실시하여도 무방하다.

제4g도는 셀 어레이부의 평탄화 단계를 나타낸다. 구체적으로, 상기 셀 어레이부의 결과물전면에 산화막(84)을 수천Å-1㎛ 정도로 두껍게 형성하고 에치백하여 평탄화 한다. 셀 어레이부의 게이트전극과 게이트전극이 좁을 경우, 상기 주변회로부의 제3절연막 스페이서(제4F도의 74a)를 형성하는 과정에서 상기 게이트전극 사이에 쌓인 제3절연막 물질(제4F도의 76)은 게이트전극 단차만큼 존재하게 되어 별도의 평탄화 공정이 필요없고 따라서 공정단순화를 도모할 수 있다.

이하, 제4h도 내지 제4k도는 상기 주변회로부에서 트랜지스터를 형성할 동안, 셀부의 게이트전극 사이에 형성된 절연막 물질을 상기 제2절연막 스페이서와의 식각선택비를 이용하여 식각하여 비트라인 및 커패시터를 형성하는 단계를 나타내며, 그 공정은 통상적인 방법으로 진행되며 셀부에만 적용된다. 따라서 간략히 설명한다.

제4h도는 비트라인 접속홀(88)을 형성하는 단계를 나타낸다. 구체적으로, 상기 드레인영역상(68)에 제2도전충 패턴(86)을 형성한다. 상기 제2도전충 패턴(86)은 하기 비트라인의 패드를 위한 패드실리콘이다. 상기 결과물전면에 상기 제2도전충 패턴(86) 상에 홀(88)을 갖는 제4절연막(90)을 형성한다. 이 제4절연막(90)은 산화막으로 형성한다.

제4i도는 제5절연막(94)을 형성하는 단계를 나타낸다. 구체적으로, 상기 홀(88)을 매립하는 제3도전충 패턴(92)을 형성한다. 제3도전충 패턴(92)은 비트라인이다. 계속해서 상기 결과물전면에 제5절연막(94)을 형성한다. 상기 제5절연막(94)은 질화막을 사용하여 형성한다.

제4j도는 스토리지 노드 콘택홀 형성영역을 한정하는 포토레지스트 패턴(98)을 형성하는 단계를 나타낸다. 구체적으로, 제4I도의 결과물전면을 상기 제4절연막(90)의 표면을 식각종말점으로 하여 이방성식각하면, 상기 제3도전층 패턴(92)의 측벽에 제5절연막 스페이서(94a)가 형성된다. 또한 도면에 도시하는 않았지만, 상기 비트라인 상부에 절연막으로서 질화막을 형성한 다음 상기 제5절연막 스페이서(94a)를 형성해도 무방하다. 계속해서 상기 결과물전면에 제6절연막(96)을 형성한다. 이 제6절연막(96)은 상기 제3도전층 패턴(92) 즉, 비트라인을 보호하는 절연막으로서, 산화막을 사용하여 형성한다. 상기 제6절연막(96) 전면에 상기 소오스영역(66) 상의 스토리지 노드 콘택홀 형성영역을 한정하는 포토레지스트 패턴(98)을 형성한다.

제4k도는 커패시터를 형성하는 단계를 나타낸다. 구체적으로, 상기 포토레지스트 패턴(98)을 포함하는 상기 결과물 전면을 이방성식각 한다. 이렇게 함으로써, 상기 소오스영역(66) 상에 스토리지 노드 접속홀(100)이 형성된다. 이때, 상기 스토리지 노드 접속 홀의 직경과 단차의 비, 즉 에스펙트 비(Aspect Ratio)가 커서 접속홀(100)을 형성하는데는 어려움이 있다. 즉, 층간 절연막인 제6 및 제4절연막(96,90)의 상당한 양을 식각해야 하는데 이때, 리소그라피공정의 정렬 오차에 의해 콘택홀이 상기 게이트전극 패턴과 겹치게 되면 과도 식각에 의해 숏트가 발생할 수 있는데 상기 게이트전극의 상부(60a)와 측벽의 제2절연막 스페이서(64a)를 고 식각선택비를 갖는 나이트라이드로 형성함으로써, 이것을 방지할 수 있다. 또한 상기 비트라인(92)의 측벽에 형성된 상기 제5절연막 스페이서(94a)도 질화막으로 형성할 경우, 상기 비트라인(92)과 후속 공정에서 형성될 스토리지 노드가 접촉하는 것을 막을 수 있다. 더욱이 게이트전극 상부의 제1절연막 패턴(60a)을 질화막으로 형성하고 상기 비트라인(92)의 상부도 상기 게이트전극의 상부와 마찬가지로 질화막(도시되지 않음)을 사용하여 형성하면 상기 비트라인(92)은 완전히 질화막으로 보호되어 상기 홀(100)을 형성할 때, 정렬오차에 의한 하기 스토리지 노드(102)와 상기 비트라인(92)이 접촉하는 것을 매우 효과적으로 방지할 수 있다. 계속해서 상기 접속홀(100)을 매립하면서 상기 결과물전면에 제4도전층(102)을 형성한 다음 에치 백하여 평탄화 한다. 상기 제4도전층(102)은 스토리지 노드이다. 상기 접속홀(100) 전면에 임의의 선택된 형태의 커패시터(104)를 형성한다. 이후 상부 도전층을 형성하여 DRAM 셀이 완성된다.

이상, 본 발명은 상술한 바와 같이 게이트전극의 측벽에 다중 스페이서를 형성함으러써, 트랜지스터의 SCE(특히 펀치쓰루 특성)를 개선하고 상기 제2절연막 스페이서(64a)는 질화막으로, 제3절연막 스페이서(74a)는 산화막으로 형성하는 것을 특징으로 한다. 이들 질화막과 산화막은 식각선택비의 차가 크다. 따라서 후속 비트라인 콘택과 스토리지 노드 콘택과 같은 고 단차의 고 에스펙트 비(A/R)를 갖는 미소한 콘택홀을 형성하기 위하여 산화막을 식각할 때, 산화막 대질화막의 고 식각선택비 성질을 이용하여 게이트전극이 비트라인이나 스토리지 노드와 접촉하는 것을 방지할 수 있다.

상기 NMOS를 형성하기 위한 N+ 이온주입은 상기 제2 절연막 스페이서를 형성한 후에 하여 형성하고, PMOS를 형성하기 위한 P+ 이온주입은 상기 제3절연막 스페이서를 형성한 후에 하여 형성한다. 따라서 N+이온주입시는 스페이서길이가 작고, P+이온주입시는 스페이서길이는 길다. 또한 이때, 주입되는 이온중 상기 NMOS에 주입되는 Q비소(As)는 상기 PMOS에 주입되는 P+ 이온인 붕소(B)나 이 플루오르화 붕소(BF2)보다 열확산이 빠르다. 따라서 상기 NMOS와 PMOS의 소오스 및 드레인과 게이트전극의 오버렙을 비슷하게 형성할 수 있다. 이것은 상기 PMOS의 펀치스루 특성을 개선하는 효과가 있다.

N+와 P+의 이온주입은 스페이서길이 및 이온주입 단계의 위치에 따라 바뀔 수 있으며, 이중 스페이서 공정을 발전시켜 다중 스페이서 공정에 도입할 수도 있다. 또한 본 발명은 추가적인 리소그라피 에칭 공정을 사용함이 없이 트랜지스터의 SCE를 개선시키고 고 선택비 식각공정을 도입하여 셀 및 비트라인과 스토리지 노드 콘택을 자기정합적으로 형성할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims

P MOS 및 N MOS로 이루어진 셀 어레이 및 주변회로부로 구비되는 DRAM 셀에 있어서, 상기 셀 어레이 및 주변회로부의 반도체 기판에 활성영역을 한정하는 필드영역에 형성된 필드산화막; 상기 반도체기판 전면에 형성된 게이트산화막; 상기 게이트산화막 전면에 순차적으로 형성된 제1도전층 및 제1절연막을 패터닝하여 형성된 복수개의 게이트전극; 상기 게이트전극 패턴의 측벽에 형성된 제2절연막 스페이서; 상기 제2절연막 스페이서보다 낮은 식각 선택비를 갖는 물질로써 상기 주변회로부의 게이트전극 패턴의 제2절연막 스페이서 측벽에 형성된 제3절연막 스페이서; 상기 게이트전극 패턴을 이용하여 각각 자기정렬(self align)적인 방법으로 상기 셀 어레이 및 주변회로부의 반도체기판 표면하에 얕게 형성된 제1불순물층; 상기 주변회로부의 NMOS에서 상기 제2절연막 스페이서를 이용하여 자기정렬(self align)적인 방법으로 상기 제1불수물층보다 깊게 형성된 제2불순물층; 상기 제3절연막 스페이서를 이용하여 자기정렬적인 방법으로, 상기 주변회로부의 PMOS부분에 형성된 제3불순물층; 상기 셀 어레이부의 게이트전극 패턴 사이의 반도체기판 상에 상기 제2절연막 스페이서를 이용하여 자기 정렬(self align)적인 방법으로 상기 형성한 제2도전층; 상기 제2도전층 상에 홀을 갖는 제4절연막; 상기 홀은 매립하면서 상기 제4절연막 상에 형성된 제3도전층 및 그 측벽에 형성된 제4절연막 스페이서; 상기 제3도전층 및 제4절연막 스페이서를 포함하는 상기 제4절연막 전면에 형성된 제5절연막; 및 상기 제5 및 제4절연막을 식각하여 상기 필드산화막에 인접한 반도체기판 상에 형성된 콘택홀을 통하여 반도체기판과 접속된 커패시터를 구비하는 것을 특징으로 하는 DRAM 셀.
제1항에 있어서, 상기 제2절연막 스페이서는 산화막으로 형성된 것을 특징으로 하는 DRAM 셀.
제1항에 있어서, 상기 제3절연막 스페이서는 질화막으로 형성된 것을 특징으로 하는 DRAM 셀.
제3항에 있어서, 상기 산화막은 HTO 또는 LTO인 것을 특징으로 하는 DRAM 셀.
제1항에 있어서, 상기 주변회로부에 형성된 제1불순물층과 제2불순물층은 LDD구조인 것을 특징으로 하는 DRAM 셀.
제1항에 있어서, 상기 제4 및 제5 절연막은 산화막인 것을 특징으로 하는 DRAM 셀.
제1항에 있어서, 상기 제2 및 제3 도전층은 각각 비트라인 패드 실리콘 및 비트라인 인 것을 특징으로 하는 DRAM 셀.
제1항에 있어서, 상기 제4절연막 스페이서를 구비하기 전에 상기 제3도전층 상부에 하나의 절연막으로서 질화막을 더 구비하는 것을 특징으로 하는 DRAM 셀.
반도체기판의 셀 어레이부 및 주변회로부 상에 활성영역 및 필드영역을 한정하는 단계; 상기 반도체기판 전면에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 제1도전층 및 제1절연막을 순차적으로 형성한 다음 패터닝하여 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 패턴사이의 활성영역에 제1불순층을 형성하는 단계; 상기 게이트전극 패턴의 측벽에 높은 식각 선택비를 갖는 제2절연막 스페이서를 형성하는 단계; 상기 제2절연막 스페이서를 이용하여 자기 정렬(self align)적인 방법으로 상기 주변회로부의 P웰의 활성영역에 제1불순물층보다 깊은 제2불순물층을 형성하는 단계; 상기 주변회로부의 N웰에 상기 제2절연막 스페이서의 측면에 상기 제2절연막 스페이서의 형성물질과는 다른 물질을 이용하여 제3절연막 스페이서를 형성하는 단계; 상기 주변회로부의 N웰에 제3불순물층을 형성하는 단계; 및 상기 셀 어레이부에 비트라인과 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM 셀 제조방법.
제9항에 있어서, 상기 제2절연막 스페이서를 상기 제3절연막 스페이서보다 식각선택비가 우수한 물질로 형성하는 것을 특징으로 하는 DRAM 셀 제조방법.
제9항에 있어서, 상기 제1불순물층과 제2불순물층으로 구성된 불순물층과, 상기 제1불순물층과 제3불순물층으로 구성된 불순물층은 서로 비대칭적으로 형성되고 상기 제1불순물층과 제2불순물층으로 이루어진 불순물층의 형태를 LDD구조로 형성하는 것을 특징으로 하는 DRAM 셀 제조방법.
제9항에 있어서, 상기 제2불순물층은 비소(As) 이온을, 제3불순물층은 붕소(B) 및 이 플로우르화 붕소(BF2)이온을 주입하여 형성하는 것을 특징으로 하는 DRAM 셀 제조방법.
제9항에 있어서, 상기 제3불순물층은 상기 제2불순물층에 주입되는 도전성 불순물이온보다 확산속도가 빠른 도전성 불순물을 이온주입하여 형성하는 것을 특징으로 하는 DRAM 셀 제조방법.
제9항에 있어서, 상기 비트라인 및 커패시터는 상기 제2절연막 스페이서와 산화막과의 고 식각선택비를 이용하여 자기정합(self align)적으로 형성하는 것을 특징으로 하는 DRAM 셀 제조방법.
제9항에 있어서, 상기 주변회로부에서 제3절연막 스페이서를 형성할 때, 상기 셀 어레이부의 게이트전극사이에는 상기 제3절연막 스페이서형성 물질이 게이트전극의 단차만큼 존재하여 자연적인 평탄화를 형성하는 것을 특징으로 하는 DRAM 셀 제조방법.
제9항에 있어서, 상기 게이트전극 패턴의 상부 및 그 측벽의 제2절연막 스페이서는 질화막을 사용하여 형성하는 것을 특징으로 하는 DRAM 셀 제조방법.
제9항에 있어서, 제3도전층을 형성하기 전에 상기 제3도전층 상부에 절연막으로서, 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 DRAM 셀 제조방법.