KR100780659B1 - 스토리지노드 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체기판상의 소정영역에 비트라인패턴을 형성하는 단계; 상기 비트라인패턴을 포함한 기판 전면에 실링질화막을 형성하는 단계; 상기 실링질화막 상에 산화막을 증착하는 단계; 상기 산화막을 자기정렬식각하여 상기 비트라인패턴 측면의 실링질화막 상에 산화막스페이서를 형성하는 단계; 상기 반도체기판 전면에 층간절연막을 형성하는 단계; 스토리지노드 콘택 마스크를 적용하여 상기 반도체기판의 소정부분이 노출되도록 상기 층간절연막을 선택적으로 식각하여 상기 비트라인 사이를 관통하는 스토리지노드 콘택홀을 형성하는 단계; 상기 스토리지노드 콘택홀 내부 측벽에 스토리지노드 콘택 스페이서를 형성하는 단계; 및 상기 반도체기판 전면에 스토리지노드 플러그 형성용 도전물질을 증착하고 에치백하여 상기 스토리지노드 콘택홀 내에 스토리지노드 콘택 플러그를 형성하는 단계를 포함하여 구성된 DRAM의 스토리지노드 콘택 플러그 형성방법을 제공한다. 본 발명은 얇은 막의 갭 매립특성을 향상시킬 수 있으며, 사진식각공정에 의한 패터닝에 있어서 오버레이 변동시 마진 확보가 가능하게 된다.
DRAM, 스토리지노드, 콘택, 플러그, 비트라인, 스페이서, 산화막

Description

스토리지노드 콘택 플러그 형성방법{Method for forming storage node contact plug}
도1a 내지 도1d는 종래기술에 의한 스토리지노드 콘택 플러그 형성방법을 나타낸 공정순서도.
도2a 내지 도2f는 본 발명에 의한 스토리지노드 콘택 플러그 형성방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 제1층간절연막
23 : 랜딩플러그 24 : 제2층간절연막
25 : 장벽금속층 26 : 텅스텐
27 : 캡핑질화막 28 : 실링질화막
29 : 산화막 30 : 제3층간절연막
33 : 스토리지노드콘택측벽스페이서 34 : 스토리지노드콘택플러그
본 발명은 DRAM의 스토리지노드 콘택 플러그 형성방법에 관한 것으로, 특히 스토리지노드 콘택홀 형성시 콘택홀 하부 개구부를 최적화하여 안정된 스토리지노드 플러그의 형성을 가능하게 하는 DRAM의 스토리지노드 콘택 플러그 형성방법에 관한 것이다.
종래기술에 의한 DRAM의 스토리지노드 콘택 플러그 형성방법을 도1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
먼저, 도1a에 나타낸 바와 같이 반도체기판(1)상에 제1층간절연막(2)을 형성하고, 제1층간절연막(2)을 관통하여 반도체기판(1)에 연결되는 랜딩플러그(3)를 형성한 후, 랜드플러그(3)상에 제2층간절연막(4)을 형성하고, 제2층간절연막(4)상에 장벽금속층(5), 텅스텐(6)과 캡핑질화막(7)의 순서로 적층된 비트라인패턴을 형성한다.
이어서 도 1b에 도시된 바와 같이, 비트라인패턴을 포함한 전면에 질화막을 약 300Å두께로 증착한 후, 전면 식각하여 비트라인패턴의 양측벽에 접하는 스페이서(8)를 형성한다.
이어서 비트라인패턴을 포함한 전면에 제3층간절연막(9)으로서 HDP산화막을 증착하고 CMP공정을 진행하여 평탄화시킨 다음, 평탄화된 제3층간절연막(9)상에 홀형 마스크(10)를 형성한다.
도 1c에 도시된 바와 같이, 홀형 마스크(10)에 의해 노출된 비트라인패턴 사 이의 제3층간절연막(9)을 식각한 후, 연속해서, 제3층간절연막식각(9) 후 노출되는 제2층간절연막(4)을 식각하여 랜딩플러그(3)의 표면을 노출시키는 스토리지노드콘택홀(11)을 형성한다.
그리고, 홀형 마스크(10)를 제거한다.
이때, 비트라인패턴의 측벽에 형성된 스페이서(8)를 질화막으로 형성함에 따라 스토리지노드 콘택홀 형성시 얼라인 마진 확보가 어려워지게 된다.
다음에 도1d에 나타낸 바와 같이, 상기 스토리지노드 콘택홀(11)을 포함한 제3층간절연막(9) 전면에 스토리지노드 콘택 스페이서 형성용 질화막을 증착한 후, 전면식각하여 스토리지노드 콘택홀(11)의 내부 측벽에만 질화막이 남도록 하여 스토리지노드 콘택 스페이서(12)를 형성한다. 이때, 스토리지노드 콘택홀 측면에 스토리지노드 콘택 스페이서(12)가 형성됨에 따라 스토리지노드 콘택홀 하부영역이 작아져 플러그 콘택저항 확보가 불가능하게 된다.
이어서 전면에 스토리지노드 플러그 형성용 폴리실리콘(13)을 증착한 후, 이를 에치백하여 스토리지노드 콘택홀내에 폴리실리콘(13)으로 된 스토리지노드 콘택 플러그를 형성한다.
상기한 바와 같은 종래기술은 DRAM이 고집적화됨에 따라 SAC(self align contact) 식각에 의해 콘택홀을 형성하는데 있어 패터닝시 오버레이 마진 확보가 어렵고, 콘택홀의 개구 면적이 작아 콘택저항 확보가 어려운 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 스토리지노드 콘택홀 하부의 개구 면적을 최대화하여 콘택저항을 확보할 수 있도록 한 스토리지노드 콘택 플러그 형성방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체기판상의 소정영역에 비트라인패턴을 형성하는 단계; 상기 비트라인패턴을 포함한 기판 전면에 실링질화막을 형성하는 단계; 상기 실링질화막 상에 산화막을 증착하는 단계; 상기 산화막을 자기정렬식각하여 상기 비트라인패턴 측면의 실링질화막 상에 산화막스페이서를 형성하는 단계; 상기 반도체기판 전면에 층간절연막을 형성하는 단계; 스토리지노드 콘택 마스크를 적용하여 상기 반도체기판의 소정부분이 노출되도록 상기 층간절연막을 선택적으로 식각하여 상기 비트라인 사이를 관통하는 스토리지노드 콘택홀을 형성하는 단계; 상기 스토리지노드 콘택홀 내부 측벽에 스토리지노드 콘택 스페이서를 형성하는 단계; 및 상기 반도체기판 전면에 스토리지노드 플러그 형성용 도전물질을 증착하고 에치백하여 상기 스토리지노드 콘택홀 내에 스토리지노드 콘택 플러그를 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 의한 스토리지노드 콘택 플러그 형성방법을 공정순서에 따라 도시하였다.
먼저, 도2a에 나타낸 바와 같이, 반도체기판(21)상에 제1층간절연막(22)을 형성하고, 제1층간절연막(22)을 관통하여 반도체기판(21)에 연결되는 랜딩플러그(23)를 형성한 후, 랜드플러그(23)상에 제2층간절연막(24)을 형성하고, 제2층간절연막(24)상에 장벽금속층(25), 텅스텐(26)과 캡핑질화막(27)의 순서로 적층된 비트라인패턴을 형성한다.
이어서 도 2b에 도시된 바와 같이, 비트라인패턴을 포함한 전면에 텅스텐(26)으로 구성된 비트라인패턴의 산화를 방지하기 위해 실링(sealing) 질화막(28)을 증착한 다음, 비트라인 측벽 스페이서 형성을 위한 산화막(29)을 증착한다. 이때, 실링 질화막(28)은 50Å의 두께로 증착하고, 산화막(29)은 500Å의 두께로 증착하는 것이 바람직하다.
이어서 산화막(29)을 자기정렬식각(SAC)하여 도2c에 나타낸 바와 같이, 비트라인패턴의 측면에 산화막스페이서(29a)를 형성한다. 이때, 산화막(29) 식각시 실링질화막(28)의 선택비가 높은 조건으로 자기정렬식각하여 개구각(open angle)을 향상시켜 준다.
이어서 도2d에 나타낸 바와 같이 전면에 제3층간절연막(30)으로서 HDP 산화막을 증착하고 CMP공정을 진행하여 평탄화시킨 다음, 평탄화된 제3층간절연막(30)상에 홀형 마스크(31)를 형성한다.
도 2e에 도시된 바와 같이, 홀형 마스크(31)에 의해 노출된 비트라인패턴사이의 제3층간절연막(30)를 식각하고, 계속해서 제2층간절연막(24)를 식각하여 랜딩 플러그(23)의 표면을 노출시키는 스토리지노드콘택홀(32)을 형성한다.
다음에 도2f에 나타낸 바와 같이 스토리지노드 콘택홀(32)을 포함한 제3층간절연막(30) 전면에 스토리지노드 콘택 스페이서 형성용 질화막을 증착한다. 이때, 스페이서 형성용 막으로 질화막+산화막의 이중구조도 사용할 수 있다.
이어서 질화막을 전면식각하여 스토리지노드 콘택홀(32)의 내부 측벽에만 질화막이 남도록 하여 스토리지노드 콘택 스페이서(33)를 형성한다.
이어서 전면에 스토리지노드 플러그 형성용 폴리실리콘을 증착한 후, 이를 에치백하여 스토리지노드 콘택홀내에 폴리실리콘으로 된 스토리지노드 콘택 플러그(34)를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 기존의 SAC에 의한 식각에서는 측벽 스페이서로 질화막을 사용하는 방식이 콘택홀의 개구부 확보에 있어서 한계에 도달한 것으로 판단됨에 따라 측벽 스페이서를 2중막으로 형성하고, 스페이서 식각시 SAC를 통해 개구각을 향상시켜 줌으로써 얇은 막의 갭 매립특성을 향상시킬 수 있으며, 사진식각공정에 의한 패터닝에 있어서 오버레이 변동시 마진 확보가 가능하게 된다.

Claims (5)

  1. 반도체기판상의 소정영역에 비트라인패턴을 형성하는 단계;
    상기 비트라인패턴을 포함한 기판 전면에 실링질화막을 형성하는 단계;
    상기 실링질화막 상에 산화막을 증착하는 단계;
    상기 산화막을 자기정렬식각하여 상기 비트라인패턴 측면의 실링질화막 상에 산화막스페이서를 형성하는 단계;
    상기 반도체기판 전면에 층간절연막을 형성하는 단계;
    스토리지노드 콘택 마스크를 적용하여 상기 반도체기판의 소정부분이 노출되도록 상기 층간절연막을 선택적으로 식각하여 상기 비트라인 사이를 관통하는 스토리지노드 콘택홀을 형성하는 단계;
    상기 스토리지노드 콘택홀 내부 측벽에 스토리지노드 콘택 스페이서를 형성하는 단계; 및
    상기 반도체기판 전면에 스토리지노드 플러그 형성용 도전물질을 증착하고 에치백하여 상기 스토리지노드 콘택홀 내에 스토리지노드 콘택 플러그를 형성하는 단계
    를 포함하는 스토리지노드 콘택 플러그 형성 방법.
  2. 제1항에 있어서,
    상기 비트라인패턴은 장벽금속층, 텅스텐 및 캡핑질화막의 순서로 적층된 것을 특징으로 하는 스토리지노드 콘택 플러그 형성 방법.
  3. 제1항에 있어서,
    상기 산화막은 500Å 두께로 형성하고, 상기 실링질화막은 50Å 두께로 형성하는 스토리지노드 콘택 플러그 형성방법.
  4. 제1항에 있어서,
    상기 산화막스페이서를 형성하기 위한 산화막의 식각은,
    상기 실링질화막의 선택비가 높은 조건으로 자기정렬식각하는 것을 특징으로 하는 스토리지노드 콘택 플러그 형성방법.
  5. 제1항에 있어서,
    상기 스토리지노드 콘택 스페이서는 질화막으로 형성하거나 질화막과 산화막의 이중막으로 형성하는 것을 특징으로 하는 스토리지노드 콘택 플러그 형성방법.
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