KR20040059791A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 스토리지노드산화막 식각시의 보잉 현상 및 오픈불량을 방지하고, 스토리지노드산화막 식각시에 드러나는 스토리지노드콘택의 측벽에 식각스트레스가 집중되는 것을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 제1절연막을 형성하는 단계, 상기 제1절연막 상에 식각배리어막과 제2절연막의 적층막을 형성하는 단계, 상기 적층막을 식각하여 상기 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀에 스토리지노드콘택을 매립시키는 단계, 상기 적층막 중에서 상기 제2절연막을 선택적으로 제거하여 상기 스토리지노드콘택의 측벽 모서리를 노출시키는 단계, 상기 노출된 스토리지노드콘택의 측벽 모서리에 스페이서를 형성하는 단계, 상기 스페이서를 포함한 전면에 스토리지노드산화막을 형성하는 단계, 상기 스토리지노드산화막을 식각하여 상기 스토리지노드콘택을 개방시키는 하부전극 예정 영역을 형성하는 단계, 및 상기 하부전극 예정 영역내에 하부전극을 형성하는 단계를 포함하여, 스토리지노드콘택의 측벽에 스토리지노드콘택스페이서를 형성하므로써 스토리지노드콘택의 측벽 부근에 식각 스트레스가 집중되는 것을 방지할 수 있는 효과가 있다.

Description

반도체 소자의 제조 방법{Method of fabricating semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 스토리지노드콘택과 비트라인간 브릿지를 방지하기 위한 반도체소자의 제조 방법에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. 한편, 통상의 자기정렬콘택 공정은 배리어 질화막(barrier nitride)을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩플러그 콘택(Landing plug contact; LPC)을 사용하여 오버레이 마진을 증대시키는 방법을 사용하고 있다.

도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이고, 도 2a는 종래 기술에 따른 보잉 현상을 도시한 도면이며, 도 2b는 종래 기술에 따른 비트라인과 하부전극의 숏트를 나타낸 도면이다.

도 1a에 도시된 바와 같이, 반도체 기판(11)에 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 제1층간절연막(13)을 형성한 후, 제1층간절연막(13)을 식각하여 랜딩플러그용 콘택홀을 형성한다. 그리고, 랜딩플러그용 콘택홀에 도전막을 증착한 후 화학적기계적연마하여 평탄화된 랜딩플러그(14)를 형성한다. 이때, 랜딩플러그(14)는 비트라인이 콘택될 랜딩플러그와 스토리지노드콘택이 콘택될 랜딩플러그가 동시에 형성되는데, 도 1a에서는 스토리지노드콘택이 콘택될 랜딩플러그만 도시된다.

다음으로, 랜딩플러그(14) 및 제1층간절연막(13) 상에 제2층간절연막(15)을 형성한 후, 제2층간절연막(15)을 식각하여 도시되지 않은 비트라인이 콘택될 랜딩플러그를 개방시키는 비트라인콘택홀을 형성한다. 다음에, 비트라인콘택홀에 배리어메탈(16)을 형성하고, 배리어메탈(16) 상에 비트라인(17) 및 캡핑막(18)의 순서로 적층된 비트라인패턴을 형성한 후, 비트라인패턴의 양측벽에 접하는 비트라인스페이서(19)를 형성한다.

다음에, 비트라인패턴 및 비트라인스페이서(19)를 포함한 전면에 제3층간절연막(20)을 형성한 후, 비트라인패턴의 상부가 드러날때까지 화학적기계적연마를 실시하여 평탄화하고, 제3층간절연막(20) 상에 질화막(21), 제4층간절연막(22)을 차례로 증착한다.

다음에, 제4층간절연막(22)과 질화막(21)을 직접 콘택 식각(direct contact etch)하고, 제3층간절연막(20)을 자기정렬콘택(SAC) 식각하는 스토리지노드콘택 식각 공정을 진행하여 랜딩플러그(14) 상부를 개방시키는 스토리지노드콘택홀을 형성한다. 그리고 나서, 스토리지노드콘택홀을 포함한 제4층간절연막(22) 상에 도전막을 증착한 후 화학적기계적연마하여 스토리지노드콘택홀에 매립되면서 랜딩플러그(14)와 연결되는 스토리지노드콘택(23)을 형성한다.

다음으로, 스토리지노드콘택(23)을 포함한 제4층간절연막(22) 상에 하부전극의 높이를 결정짓는 제5층간절연막(24)을 형성한다. 이때, 제5층간절연막(24)은 통상적으로 스토리지노드산화막(storage node oxide)이라고 일컫는다.

도 1b에 도시된 바와 같이, 제5층간절연막(24)을 식각하여 하부전극이 형성될 개구(open area)(25)을 형성한다. 이때, 제4층간절연막(22)도 식각되고 질화막(21)에서 식각이 멈춘다. 즉, 질화막(21)이 식각배리어 역할을 한다.

그러나, 종래 기술은 스토리지노드산화막인 제5층간절연막(24)이 20000Å 이상의 두께를 갖기 때문에 제5층간절연막(24)과 제4층간절연막(22)을 한꺼번에 식각해야만 하는 부담이 있다. 예컨대, 스토리지노드산화막인 제5층간절연막(24)과 질화막 상부의 제4층간절연막(22)이 서로 다른 물질이므로 식각비가 다르게 되고, 이에 따라 제5층간절연막(24)에서는 보잉(bowing) 현상이 나타나며, 제4층간절연막(22)이 완전히 식각되지 않는 오픈 불량(not open)이 발생한다(도 2a 참조). 특히, 보잉현상이 나타는 경우에는 하부전극끼리 숏트되는 문제가 있다.

또한, 제4층간절연막(22)이 식각된 후 드러나는 스토리지노드콘택(23)의 측벽과 질화막(21)의 경계부근에 식각 스트레스가 집중되면서 질화막(21)이 일부 식각되는 문제가 있다. 이와 같이 질화막(21)이 식각되는 경우에는 도 2b에 도시된 바와 같이, 비트라인스페이서(19)에 손실을 주거나 심한 경우에 비트라인(17)을 드러내어 후속 하부전극과 비트라인이 숏트되는 문제를 발생시킨다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 스토리지노드산화막 식각시의 보잉 현상 및 오픈불량을 방지하고, 스토리지노드산화막식각시에 드러나는 스토리지노드콘택의 측벽에 식각스트레스가 집중되는 것을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,

도 2a는 종래 기술에 따른 보잉 현상을 도시한 도면,

도 2b는 종래 기술에 따른 비트라인과 하부전극의 숏트를 나타낸 도면,

도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,

도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

51 : 반도체 기판 52 : 필드산화막

54 : 랜딩플러그 57 : 비트라인

61 : 질화막 62 : 제4층간절연막

64 : 스토리지노드콘택 65 : 스토리지노드콘택스페이서

66 : 제5층간절연막 68 : 하부전극

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 제1절연막을 형성하는 단계, 상기 제1절연막 상에 식각배리어막과 제2절연막의 적층막을 형성하는 단계, 상기 적층막을 식각하여 상기 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀에 스토리지노드콘택을 매립시키는 단계, 상기 적층막 중에서 상기 제2절연막을 선택적으로 제거하여 상기 스토리지노드콘택의 측벽 모서리를 노출시키는 단계, 상기 측벽 모서리가 노출된 스토리지노드콘택을 포함한 전면에 스토리지노드산화막을 형성하는 단계, 상기 스토리지노드산화막을 식각하여 상기 스토리지노드콘택을 개방시키는 하부전극 예정 영역을 형성하는 단계, 및 상기 하부전극 예정 영역내에 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 제1절연막을 형성하는 단계, 상기 제1절연막 상에 식각배리어막과 제2절연막의 적층막을 형성하는 단계, 상기 적층막을 식각하여 상기 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀에 스토리지노드콘택을 매립시키는 단계, 상기 적층막 중에서 상기 제2절연막을 선택적으로 제거하여 상기 스토리지노드콘택의 측벽 모서리를 노출시키는 단계, 상기 노출된 스토리지노드콘택의 측벽 모서리에 스페이서를 형성하는 단계, 상기 스페이서를 포함한 전면에 스토리지노드산화막을 형성하는 단계, 상기 스토리지노드산화막을 식각하여 상기 스토리지노드콘택을 개방시키는 하부전극 예정 영역을 형성하는 단계, 및 상기 하부전극 예정 영역내에 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 반도체 기판(31)에 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 제1층간절연막(33)을 형성하고, 제1층간절연막(33)을 식각하여 랜딩플러그용 콘택홀을 형성한다. 그리고, 랜딩플러그용 콘택홀에 도전막을 증착한 후 화학적기계적연마하여 평탄화된 랜딩플러그(34)를 형성한다. 이때, 랜딩플러그(34)는 비트라인이 콘택될 랜딩플러그와 스토리지노드콘택이 콘택될 랜딩플러그가 동시에 형성되는데, 도 3a에서는 스토리지노드콘택이 콘택될 랜딩플러그만 도시된다. 그리고, 랜딩플러그(34)는 폴리실리콘막으로 이루어진다.

다음으로, 랜딩플러그(34) 및 제1층간절연막(33) 상에 제2층간절연막(35)을 형성한 후, 제2층간절연막(35)을 식각하여 도시되지 않은 비트라인이 콘택될 랜딩플러그를 개방시키는 비트라인콘택홀을 형성한다. 다음에, 비트라인콘택홀에 배리어메탈(36)을 형성하고, 배리어메탈(36) 상에 비트라인(37) 및 캡핑막(38)의 순서로 적층된 비트라인패턴을 형성한 후, 비트라인패턴의 양측벽에 접하는 비트라인스페이서(39)를 형성한다.

다음에, 비트라인패턴 및 비트라인스페이서(39)를 포함한 전면에 제3층간절연막(40)을 형성한 후, 비트라인패턴의 상부가 드러날때까지 화학적기계적연마를 실시하여 평탄화하고, 제3층간절연막(40) 상에 질화막(41), 제4층간절연막(42)을 차례로 증착한다. 여기서, 질화막(41)은 식각배리어막으로서, 저압화학기상증착법 (Low Pressure CVD) 또는 플라즈마화학기상증착법(Plasma Enhanced CVD)을 이용하여 증착한 질화막이다.

다음에, 제4층간절연막(42)과 질화막(41)을 직접 콘택 식각(direct contact etch)하고, 제3층간절연막(40)을 자기정렬콘택(SAC) 식각하는 스토리지노드콘택 식각 공정을 진행하여 랜딩플러그(34) 상부를 개방시키는 스토리지노드콘택홀(43)을 형성한다.

도 3b에 도시된 바와 같이, 스토리지노드콘택홀(43)을 포함한 제4층간절연막(42) 상에 도전막을 증착한 후 화학적기계적연마하여 스토리지노드콘택홀(43)에 매립되면서 랜딩플러그(34)와 연결되는 스토리지노드콘택(44)을 형성한다.

도 3c에 도시된 바와 같이, 질화막(41)을 식각배리어로 하여 제4층간절연막(42)을 습식식각한다. 이때, 제4층간절연막(42)의 습식식각후 스토리지노드콘택(44)의 측벽 모서리가 드러난다.

도 3d에 도시된 바와 같이, 스토리지노드콘택(44)을 포함한 질화막(41) 상에하부전극의 높이를 결정짓는 제5층간절연막(45)을 형성한다. 이때, 제5층간절연막(45)은 통상적으로 스토리지노드산화막(storage node oxide)이라고 일컫는다.

다음에, 제5층간절연막(45)을 식각하여 하부전극이 형성될 개구(open area)(46)을 형성한다. 이때, 질화막(41) 상부의 제4층간절연막(42)이 미리 제거되어 있으므로, 제5층간절연막(45)의 식각 부담이 감소하고, 이로써 제4층간절연막을 식각하기 위한 과도식각이 필요없어 제5층간절연막(45)의 보잉 현상을 방지한다. 또한, 질화막(41)이 식각배리어역할을 하므로 질화막(41)의 하부층이 식각되는 것을 방지한다.

도 3e에 도시된 바와 같이, 개구(46)를 포함한 전면에 하부전극용 도전막을 증착한 후 에치백 공정을 진행하여 개구(46) 내에 이웃하는 하부전극과 서로 격리되는 하부전극(47)을 형성한다.

도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.

도 4a에 도시된 바와 같이, 반도체 기판(51)에 필드산화막(52)을 형성한 후, 반도체 기판(51) 상에 제1층간절연막(53)을 형성하고, 제1층간절연막(53)을 식각하여 랜딩플러그용 콘택홀을 형성한다. 그리고, 랜딩플러그용 콘택홀에 도전막을 증착한 후 화학적기계적연마하여 평탄화된 랜딩플러그(54)를 형성한다. 이때, 랜딩플러그(54)는 비트라인이 콘택될 랜딩플러그와 스토리지노드콘택이 콘택될 랜딩플러그가 동시에 형성되는데, 도 4a에서는 스토리지노드콘택이 콘택될 랜딩플러그만 도시된다. 그리고, 랜딩플러그(54)는 폴리실리콘막으로 이루어진다.

다음으로, 랜딩플러그(54) 및 제1층간절연막(53) 상에 제2층간절연막(55)을 형성한 후, 제2층간절연막(55)을 식각하여 도시되지 않은 비트라인이 콘택될 랜딩플러그를 개방시키는 비트라인콘택홀을 형성한다. 다음에, 비트라인콘택홀에 배리어메탈(56)을 형성하고, 배리어메탈(56) 상에 비트라인(57) 및 캡핑막(58)의 순서로 적층된 비트라인패턴을 형성한 후, 비트라인패턴의 양측벽에 접하는 비트라인스페이서(59)를 형성한다.

다음에, 비트라인패턴 및 비트라인스페이서(59)를 포함한 전면에 제3층간절연막(60)을 형성한 후, 비트라인패턴의 상부가 드러날때까지 화학적기계적연마를 실시하여 평탄화하고, 제3층간절연막(60) 상에 질화막(61), 제4층간절연막(62)을 차례로 증착한다. 여기서, 질화막(61)은 식각배리어막으로서, 저압화학기상증착법 (LPCVD) 또는 플라즈마화학기상증착법(PECVD)을 이용하여 증착한 질화막이다.

다음에, 제4층간절연막(62)과 질화막(61)을 직접 콘택 식각(direct contact etch)하고, 제3층간절연막(60)을 자기정렬콘택(SAC) 식각하는 스토리지노드콘택 식각 공정을 진행하여 랜딩플러그(54) 상부를 개방시키는 스토리지노드콘택홀(63)을 형성한다.

도 4b에 도시된 바와 같이, 스토리지노드콘택홀(63)을 포함한 제4층간절연막(62) 상에 도전막을 증착한 후 화학적기계적연마하여 스토리지노드콘택홀(63)에 매립되면서 랜딩플러그(54)와 연결되는 스토리지노드콘택(64)을 형성한다.

도 4c에 도시된 바와 같이, 질화막(61)을 식각배리어로 하여 제4층간절연막(62)을 습식식각한다. 이때, 제4층간절연막(62)의 습식식각후 스토리지노드콘택(64)의 측벽 모서리가 드러난다.

도 4d에 도시된 바와 같이, 측벽 모서리가 드러난 스토리지노드콘택(64)을 포함한 질화막(61) 상에 다시 질화막을 증착한 후, 에치백 공정을 진행하여 스토리지노드콘택(64)의 측벽모서리에 스페이서(65)를 형성한다. 이하, 스페이서(65)를 스토리지노드콘택스페이서(65)라고 약칭한다.

도 4e에 도시된 바와 같이, 스토리지노드콘택(64) 및 스토리지노드콘택스페이서(65)를 포함한 질화막(61) 상에 하부전극의 높이를 결정짓는 제5층간절연막(66)을 형성한다. 이때, 제5층간절연막(66)은 통상적으로 스토리지노드산화막(storage node oxide)이라고 일컫는다.

다음에, 제5층간절연막(66)을 식각하여 하부전극이 형성될 개구(open area)(67)을 형성한다. 이때, 질화막(61) 상부의 제4층간절연막(62)이 미리 제거되어 있으므로, 제5층간절연막(66)의 식각 부담이 감소하고, 이로써 제4층간절연막(62)을 식각하기 위한 과도식각이 필요없어 제5층간절연막(66)의 보잉 현상을 방지한다. 또한, 질화막(61)과 스토리지노드콘택스페이서(65)가 식각배리어역할을 하므로 질화막(61)의 하부층이 식각되는 것을 방지하며, 특히, 스토리지노드콘택스페이서(65)는 제5층간절연막(66)이 식각된 후 드러나는 스토리지노드콘택(54)의 측벽과 질화막(61)의 경계부근에 식각 스트레스가 집중되는 것을 방지한다. 따라서, 비트라인스페이서(59)가 식각손실되는 것을 억제하여 하부전극과 비트라인(57)이 숏트되는 문제를 방지한다.

도 4f에 도시된 바와 같이, 개구(67)를 포함한 전면에 하부전극용 도전막을 증착한 후 에치백 공정을 진행하여 개구(67) 내에 이웃하는 하부전극과 서로 격리되는 하부전극(68)을 형성한다.

전술한 제2실시예는, 제1실시예에서 발생할 수 있는 스토리지노드콘택(54)의 측벽과 질화막(61)의 경계부근에 식각 스트레스가 집중되는 것을 방지하기 위해 스토리지노드콘택스페이서(65)를 형성하고 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은 스토리지노드산화막만의 단일 물질을 식각하여 하부전극이 형성될 영역을 개방하므로 공정이 용이하고 스토리지노드산화막에서의 보잉 현상을 방지할 수 있는 효과가 있다.

또한, 스토리지노드콘택의 측벽에 스토리지노드콘택스페이서를 형성하므로써 스토리지노드콘택의 측벽 부근에 식각 스트레스가 집중되는 것을 방지할 수 있는 효과가 있다.

Claims (6)

1. 반도체 기판 상에 제1절연막을 형성하는 단계;

   상기 제1절연막 상에 식각배리어막과 제2절연막의 적층막을 형성하는 단계;

   상기 적층막을 식각하여 상기 스토리지노드콘택홀을 형성하는 단계;

   상기 스토리지노드콘택홀에 스토리지노드콘택을 매립시키는 단계;

   상기 적층막 중에서 상기 제2절연막을 선택적으로 제거하여 상기 스토리지노드콘택의 측벽 모서리를 노출시키는 단계;

   상기 측벽 모서리가 노출된 스토리지노드콘택을 포함한 전면에 스토리지노드산화막을 형성하는 단계;

   상기 스토리지노드산화막을 식각하여 상기 스토리지노드콘택을 개방시키는 하부전극 예정 영역을 형성하는 단계; 및

   상기 하부전극 예정 영역내에 하부전극을 형성하는 단계

   를 포함하는 반도체 소자의 제조 방법.
2. 제1항에 있어서,

   상기 스토리지노드콘택의 측벽 모서리를 노출시키는 단계는,

   상기 제2절연막을 습식식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 반도체 기판 상에 제1절연막을 형성하는 단계;

   상기 제1절연막 상에 식각배리어막과 제2절연막의 적층막을 형성하는 단계;

   상기 적층막을 식각하여 상기 스토리지노드콘택홀을 형성하는 단계;

   상기 스토리지노드콘택홀에 스토리지노드콘택을 매립시키는 단계;

   상기 적층막 중에서 상기 제2절연막을 선택적으로 제거하여 상기 스토리지노드콘택의 측벽 모서리를 노출시키는 단계;

   상기 노출된 스토리지노드콘택의 측벽 모서리에 스페이서를 형성하는 단계;

   상기 스페이서를 포함한 전면에 스토리지노드산화막을 형성하는 단계;

   상기 스토리지노드산화막을 식각하여 상기 스토리지노드콘택을 개방시키는 하부전극 예정 영역을 형성하는 단계; 및

   상기 하부전극 예정 영역내에 하부전극을 형성하는 단계

   를 포함하는 반도체 소자의 제조 방법.
4. 제3항에 있어서,

   상기 노출된 스토리지노드콘택의 측벽 모서리에 스페이서를 형성하는 단계는,

   상기 측벽 모서리가 노출된 스토리지노드콘택 상부에 질화막을 형성하는 단계; 및

   상기 질화막을 에치백하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제3항에 있어서,

   상기 스토리지노드콘택의 측벽 모서리를 노출시키는 단계는,

   상기 제2절연막을 습식식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제3항에 있어서,

   상기 식각배리어막은 저압화학기상증착법 또는 플라즈마화학기상증착법을 이용하여 증착한 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.