KR20040058757A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지노드콘택부 형성을 위한 식각 공정시 비트라인 어깨부가 식각손상됨에 따른 스토리지노드콘택과 비트라인간 브릿지를 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 제1층간절연막을 관통하여 상기 반도체 기판과 연결되는 랜딩플러그를 형성하는 단계, 상기 랜딩플러그를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막의 선택된 영역 상에 캡핑막과 스페이서를 구비하는 비트라인패턴을 형성하는 단계, 상기 비트라인패턴 상에 제3층간절연막과 식각배리어막을 차례로 형성하는 단계, 상기 식각배리어막과 상기 제3층간절연막을 식각하여 상기 비트라인패턴 상부를 개방시키는 스토리지노드콘택부의 제1개구를 형성하는 단계, 상기 제1개구의 측벽에 절연성 스페이서를 형성하는 단계, 상기 절연성 스페이서를 식각마스크로 이용하여 상기 제1개구 형성후에 잔류하는 상기 제1층간절연막을 식각하여 상기 랜딩플러그 상부를 개방시키는 스토리지노드콘택부의 제2개구를 형성하는 단계, 및 상기 제1개구 및 상기 제2개구로 이루어지는 스토리지노드콘택부에 스토리지노드콘택을 매립시키는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 스토리지노드콘택과 비트라인간 브릿지를 방지하기 위한 반도체소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. 한편, 통상의 자기정렬콘택 공정은 배리어 질화막(barrier nitride)을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩플러그 콘택(Landing plug contact; LPC)을 사용하여 오버레이 마진을 증대시키는 방법을 사용하고 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 필드산화막(12)을 형성하고, 반도체 기판(11) 상에 제1층간절연막(13)을 형성한 후, 제1층간절연막(13)을 식각하여 랜딩플러그용 콘택홀을 형성한다. 그리고, 랜딩플러그용 콘택홀에 도전막을 증착한 후 화학적기계적연마하여 평탄화된 랜딩플러그(14)를 형성한다. 이때, 랜딩플러그(14)는 비트라인이 콘택될 랜딩플러그와 스토리지노드콘택이 콘택될 랜딩플러그가 동시에 형성되는데, 도 1a에서는 스토리지노드콘택이 콘택될 랜딩플러그만 도시된다.
다음으로, 랜딩플러그(14) 및 제1층간절연막(13) 상에 제2층간절연막(15)을 형성한 후, 제2층간절연막(15)을 식각하여 도시되지 않은 비트라인이 콘택될 랜딩플러그를 개방시키는 비트라인콘택홀을 형성한다. 다음에, 비트라인콘택홀에 배리어메탈(16)을 형성하고, 배리어메탈(16) 상에 비트라인(17), 캡핑막(18)의 순서로 적층된 비트라인패턴을 형성한 후, 비트라인패턴의 양측벽에 접하는 스페이서(19)를 형성한다.
다음에, 비트라인패턴 및 스페이서(19)를 포함한 전면에 제3층간절연막(20)을 형성한 후, 스토리지노드콘택마스크를 이용하여 제3층간절연막(20)을 식각하여 랜딩플러그(14) 상부를 개방시키는 스토리지노드콘택홀(21)을 형성한다.
이때, 비트라인패턴의 상부까지는 직접 콘택 식각 공정을 진행하고, 랜딩플러그(14) 상부까지는 자기정렬콘택 식각을 진행한다.
도 1b에 도시된 바와 같이, 스토리지노드콘택홀(21)을 포함한 제3층간절연막(20) 상에 도전막을 증착한 후 화학적기계적연마하여 스토리지노드콘택홀(21)에 매립되면서 랜딩플러그(14)와 연결되는 스토리지노드콘택(22)을 형성한다.
전술한 종래 기술에서는, 스토리지노드콘택홀(21) 개방시에 비트라인패턴의 어깨부(shoulder)까지는 직접 콘택(direct contact) 식각 공정을 하고, 비트라인 어깨부부터는 자기정렬콘택(SAC) 식각 공정을 이용하여 하부층들을 식각한다.
그러나, 종래 기술은 이러한 자기정렬콘택 식각 공정을 진행하기 전에 비트라인 위에 형성된 제3층간절연막(20)이 균일하지 못함에 따라 비트라인패턴 위까지 식각하는 공정시에 비트라인패턴의 손실이 발생하면서 식각 공정시에 비트라인패턴의 어깨부가 손상되어 스토리지노드콘택(22)과 비트라인(17)간에 브릿지(bridge)가발생하는 문제점이 있다.
도 2는 종래 기술에 따른 스토리지노드콘택과 비트라인간 브릿지를 나타낸 도면이다.
도 2에 도시된 것처럼, 비트라인의 어깨부가 자기정렬콘택 식각 공정시에 손상되어 비트라인이 드러나게 되고, 이에 따라 스토리지노드콘택과 비트라인이 숏트되는 문제가 발생한다.
또한, 스토리지노드콘택을 개방한 후에 스페이서를 랜딩플러그 위까지 형성하게 되면 비트라인과의 브릿지를 방지할 수 있지만, 랜딩플러그의 상부의 개방되는 면적이 작아져 스토리지노드콘택홀이 개방되지 않거나 콘택오픈영역이 작아지면서 저항이 높아져 소자의 동작특성이 저하된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 스토리지노드콘택홀 형성을 위한 식각 공정시 비트라인 어깨부가 식각손상됨에 따른 스토리지노드콘택과 비트라인간 브릿지를 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자를 도시한 공정 단면도,
도 2는 종래 기술의 스토리지노드콘택과 비트라인간 브릿지를 나타낸 도면,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 제1층간절연막 35 : 랜딩플러그
36 : 제2층간절연막 38 : 비트라인
41 : 제3층간절연막 42 : 식각배리어막
44 : 절연성스페이서 43 : 스토리지노드콘택부
45 : 스토리지노드콘택
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 제1층간절연막을 관통하여 상기 반도체 기판과 연결되는 랜딩플러그를 형성하는 단계, 상기 랜딩플러그를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막의 선택된 영역 상에 캡핑막과 스페이서를 구비하는 비트라인패턴을 형성하는 단계, 상기 비트라인패턴 상에 제3층간절연막과 식각배리어막을 차례로 형성하는 단계, 상기 식각배리어막과 상기 제3층간절연막을 식각하여 상기 비트라인패턴 상부를 개방시키는 스토리지노드콘택부의 제1개구를 형성하는 단계, 상기 제1개구의 측벽에 절연성 스페이서를 형성하는 단계, 상기 절연성 스페이서를 식각마스크로 이용하여 상기 제1개구 형성후에 잔류하는 상기 제1층간절연막을 식각하여 상기 랜딩플러그 상부를 개방시키는 스토리지노드콘택부의 제2개구를 형성하는 단계, 및 상기 제1개구 및 상기 제2개구로 이루어지는 스토리지노드콘택부에 스토리지노드콘택을 매립시키는 단계를 포함하는 것을 특징으로 하고, 상기 절연성 스페이서를 형성하는 단계는, 상기 제1개구를 포함한 전면에 질화막을 형성하는 단계, 및 상기 질화막을 에치백하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 제1층간절연막(33)을 형성한다. 이때, 도시되고 있지 않지만, 제1층간절연막(33) 형성전에 워드라인패턴이 형성될 것이다.
다음으로, 제1층간절연막(33)을 식각하여 랜딩플러그용 콘택홀(34)을 형성한다. 이때, 랜딩플러그용 콘택홀(34)은 셀영역에만 형성된다.
도 3b에 도시된 바와 같이, 랜딩플러그용 콘택홀(34)을 포함한 제1층간절연막(33) 상에 랜딩플러그용 도전막을 증착한 후, 화학적기계적연마 공정을 진행하여 랜딩플러그용 콘택홀(34)에 매립되는 랜딩플러그(35)를 형성한다.
이때, 랜딩플러그(35)는 폴리실리콘막을 이용하고, 비트라인콘택이 콘택될 랜딩플러그와 스토리지노드콘택이 콘택될 랜딩플러그가 동시에 형성되나, 도 3b에서는 스토리지노드콘택이 콘택될 랜딩플러그만 도시된다.
다음에, 랜딩플러그(35)를 포함한 평탄화된 구조물 상에 제2층간절연막(36)을 증착한 후, 비트라인콘택홀을 형성하기 위한 비트라인콘택마스크를 식각마스크로 제2층간절연막(36)을 식각하여 도시되지 않은 랜딩플러그 상부를 개방시키는 비트라인콘택부(도시 생략)를 형성한다.
다음으로, 개방된 비트라인콘택부 내에 배리어메탈(37)을 형성하고, 배리어메탈(37) 상에 비트라인용 도전막과 캡핑막을 차례로 증착한 후 패터닝하여 비트라인(38)과 캡핑막(39)이 적층된 비트라인패턴을 형성한다. 이때, 비트라인패턴은 워드라인패턴과 교차하는 방향으로 형성된다.
다음에, 비트라인패턴의 양측벽에 접하는 비트라인스페이서(40)를 형성한다. 이때, 비트라인스페이서(40)와 캡핑막(39)은 질화막을 이용한다.
도 3c에 도시된 바와 같이, 비트라인패턴 및 비트라인스페이서(40)를 포함한제2층간절연막(36) 상에 제3층간절연막(41)을 증착한 후, 제3층간절연막(41) 상에 식각배리어막(42)을 형성한다. 이때, 식각배리어막(42)은 질화막을 이용한다.
도 3d에 도시된 바와 같이, 식각배리어막(42) 상에 스토리지노드콘택마스크(43)를 형성한 후, 스토리지노드콘택마스크(43)을 식각마스크로 이용하여 스토리지노드콘택부를 형성하기 위한 직접 콘택 식각을 진행한다. 예컨대, 식각배리어막(42)과 제3층간절연막(41)을 순차적으로 식각하여 비트라인패턴의 상부를 개방시키는 스토리지노드콘택부의 제1개구(43a)를 형성한다. 이때, 비트라인패턴의 상부가 드러나는 시점에서 식각을 정지하므로, 비트라인패턴 사이가 되는 랜딩플러그(35) 상부에는 식각되지 않고 잔류하는 제3층간절연막(41a)이 존재한다.
도 3e에 도시된 바와 같이, 잔류하는 제3층간절연막(41a)을 포함한 전면에 스페이서용 절연막을 증착한 후, 에치백하여 스토리지노드콘택부의 제1개구(43a)의 측벽에 절연성 스페이서(44)를 형성한다. 이때, 절연성 스페이서(44)는 질화막을 증착한 후 에치백하여 형성한 것이다.
이와 같이, 스토리지노드콘택부 형성시 직접 콘택 식각진행후에 절연성 스페이서(44)를 형성해주므로써 직접 콘택 식각시에 발생할 수 있는 비트라인 어깨부의 손상을 보상해줄 수 있다.
도 3f에 도시된 바와 같이, 절연성 스페이서(44)를 식각마스크로 자기정렬콘택 식각을 진행한다. 즉, 잔류하고 있는 제3층간절연막(41a)과 랜딩플러그 상부의 제2층간절연막(36)을 순차적으로 식각하여 랜딩플러그(35) 상부를 개방시키는 스토리지노드콘택부의 제2개구(43b)를 형성한다. 결국, 제1개구(43a)와 제2개구(43b)로 이루어진 스토리지노드콘택부(43)가 완전히 개방된다.
이때, 절연성 스페이서(44)가 질화막이므로, 스토리노드콘택부(43)의 제2개구(43b) 개방시에 선택비를 가져 비트라인패턴의 어깨부의 식각손상을 방지할 수 있다. 즉, 절연성스페이서(44)는 직접 콘택식각시에 손상될 수 있는 비트라인패턴의 어깨부 손상을 보상해주면서 자기정렬콘택 식각시에는 비트라인패턴의 어깨부가 식각손상되는 것을 방지하는 것이다.
도 3g에 도시된 바와 같이, 개방된 스토리지노드콘택부(43)에 스토리지노드콘택용 도전막을 증착한 후 화학적기계적연마하여 스토리지노드콘택(45)을 매립시킨다. 이때, 절연성스페이서(44)에 의해 비트라인패턴의 어깨부 식각손상이 억제되었기 때문에 스토리지노드콘택(45)과 비트라인(38)간 브릿지가 발생하지 않는다.
또한, 절연성스페이서(44)를 랜딩플러그(35) 상부까지 형성하는 것이 아니라, 비트라인패턴의 상부에만 형성하므로 스토리지노드콘택부(43)의 하부영역을 충분히 확보할 수 있어 콘택저항 특성을 향상시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 스토리지노드콘택과 비트라인간 브릿지를 방지하므로써 자기정렬콘택 공정의 페일을 억제하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 제1층간절연막을 관통하여 상기 반도체 기판과 연결되는 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막의 선택된 영역 상에 캡핑막과 스페이서를 구비하는 비트라인패턴을 형성하는 단계;
    상기 비트라인패턴 상에 제3층간절연막과 식각배리어막을 차례로 형성하는 단계;
    상기 식각배리어막과 상기 제3층간절연막을 식각하여 상기 비트라인패턴 상부를 개방시키는 스토리지노드콘택부의 제1개구를 형성하는 단계;
    상기 제1개구의 측벽에 절연성 스페이서를 형성하는 단계;
    상기 절연성 스페이서를 식각마스크로 이용하여 상기 제1개구 형성후에 잔류하는 상기 제1층간절연막을 식각하여 상기 랜딩플러그 상부를 개방시키는 스토리지노드콘택부의 제2개구를 형성하는 단계; 및
    상기 제1개구 및 상기 제2개구로 이루어지는 스토리지노드콘택부에 스토리지노드콘택을 매립시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 절연성 스페이서를 형성하는 단계는,
    상기 제1개구를 포함한 전면에 질화막을 형성하는 단계; 및
    상기 질화막을 에치백하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 식각배리어막은, 질화막을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 스토리지노드콘택부의 제1개구를 형성하는 단계는,
    상기 식각배리어막 상에 스토리지노드콘택마스크를 형성하는 단계; 및
    상기 스토리지노드콘택마스크를 이용하여 상기 비트라인패턴의 상부가 드러날때까지 상기 식각배리어막과 상기 제3층간절연막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 스토리지노드콘택부의 제1개구는 직접 콘택 식각을 이용하여 형성하고, 상기 스토리지노드콘택부의 제2개구는 자기정렬콘택 식각을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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KR100702123B1 (ko) * 2005-02-03 2007-03-30 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 리세스 게이트형성방법

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