KR100702123B1 - 다마신 공정을 이용한 반도체 소자의 리세스 게이트형성방법 - Google Patents
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Abstract
본 발명은 다마신 금속 게이트 공정을 리세스 게이트 구조에 적용하여 층간절연막 물질의 갭필 능력을 향상시키고, 게이트 도전막의 식각 공정을 생략함으로써 SAC 공정 마진 확보를 위한 필요조건인 하드마스크의 높이를 감소시킬 수 있는 이점이 있다. 이를 위해 본 발명은 반도체 기판 위에 절연막을 형성하는 단계, 절연막을 패터닝하여 반도체 기판의 일부 표면을 노출시키는 제1 트렌치를 형성하는 단계, 제1 트렌치에 의해 노출되는 절연막의 측벽에 스페이서막을 형성하는 단계, 절연막 및 스페이서막에 의해 노출된 반도체 기판을 일정깊이로 제거하여 제2 트렌치를 형성하는 단계, 제2 트렌치에 의해 노출된 반도체 기판의 표면에 게이트 절연막을 형성하는 단계, 제1 트렌치 및 제2 트렌치가 매립되도록 게이트 절연막 위에 게이트 도전막을 형성하는 단계, 게이트 도전막 위에 금속실리사이드막 패턴 및 하드마스크막 패턴이 순차적으로 적층된 구조체를 형성하는 단계, 및 금속실리사이드막 패턴 및 하드마스크막 패턴 위에 절연성 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법을 제공한다.
다마신, 트렌치, 리세스
Description
도 1a 내지 1j는 본 발명의 바람직한 실시예에 따른 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
102: 반도체 기판 104: 절연막
106: 하드마스크막 108: 감광막패턴
114: 스페이서막 119: 게이트 산화막
128: 게이트 스택 130: 절연성 스페이서막
A : 셀 영역 B: 주변영역
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로서, 보다 상세하게는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법에 관한 것이다. 일반적으로 반도체 소자를 제조하는데 있어서, 게이트 또는 비트라인과 같은 폴리라인을 연결하는 활성영역 또는 금속배선과 콘택 플러그를 형성하기 위한 층간절연(Interlayer dielectric : ILD)막 물질로서 값싸고 양산성이 있는 BPSG(Boron Phosphorous Silicate Glass)를 주로 사용한다. 상기 BPSG는 BP(Boron Phosphorous) 불순물의 양에 따라서 실리카계의 유리 전환점(Glass Transition Temperature : Tg)을 낮출 수 있다는 장점을 갖는다. 이에 따라 후속의 일정 온도 이상의 열처리를 했을 때 상기 BPSG가 액상의 성질을 띠고서 흐를 수 있게 됨으로써, 층간절연막이 증착된 상태에서 내부에 심(seam) 형태의 공극(void)이 발생되지 않도록 하는 특성을 가지고 있어 좁은 게이트나 비트라인을 완전하게 매립할 수 있다.
그러나 소자의 크기가 점점 축소되면서 BPSG의 플로우 특징도 그 한계를 드러내게 되어 갭필 마진의 비약적인 증가를 도모할 수 있는 신공정이 도입되기 전에는 게이트 구조에 대한 변형이 그 유일한 방법이라 할 수 있다. 이러한 게이트 구조에 대한 변형 중에서 가장 손쉽게 시도될 수 있는 방법은 게이트 스택의 전체 두께를 낮추는 것이다. 그러나 상기 게이트 스택의 전체 두께를 낮추기 위해 게이트 도전막의 두께를 낮추는 방법은 게이트 전극 라인의 면저항(resistance sheet: Rs)을 높이는 단점을 가지고 있다. 게이트 스택의 전체 두께를 낮추기 위한 다른 방법으로서, 하드마스크의 두께를 낮추는 방법은 후속 자기정렬콘택(Self-Aligned Contact :SAC )을 수행하는데 있어서 충분한 공정마진을 확보할 수 없다는 단점을 가지고 있어 적용하는데 한계가 있다.
이 외에 게이트 스택의 전체 높이를 감소시키기 위한 방법으로서 리세스 게이트 구조를 채택하는 방법이 있다. 리세스 게이트 구조는 반도체 기판 내에서 일정 깊이로 형성된 트렌치 내부를 게이트 도전막의 일부로 채운 구조로서, 자연스럽게 리세스된 채널구조를 갖게 된다. 이와 같은 리세스된 채널구조, 즉 리세스 게이트 구조는 소자의 축소에 따른 리프레시의 열화를 보상하는 등의 이점들을 제공한다. 상기 리세스 게이트 구조는, 게이트 도전막의 일부가 트렌치 내에 형성되므로 트렌치의 깊이만큼 층간절연막의 갭필 높이를 줄일 수 있지만, 이 경우에도 여전히 높은 게이트 스택의 높이로 인하여 층간절연막의 갭필이 용이하지 않다.
한편 백엔드(back-end) 공정에서의 금속배선막을 형성하는데 많이 사용되는 다마신(Damascene) 공정의 경우, 산화막에 대한 식각이 우수하다는 이점을 이용하여, 평탄화공정과 함께 식각에 의한 패터닝이 어려운 구리 배선막 패턴을 용이하게 형성할 수 있다는 이점으로 점점 더 그 사용이 늘어나고 있는 추세이다. 이와 같은 다마신 공정을 프론트 엔드(front-end) 공정, 예컨대 게이트라인 또는 비트라인 형성공정에까지 적용하고자 하는 시도가 있어 왔지만, 후속의 자기정렬된 콘택 공정에 의해 여러 가지 제약을 받는다는 문제가 있으며, 이로 인하여 추가적인 공정 기술이 요구된다는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 다마신 공정을 리세스 게이트 구조에 적용하여 층간절연막 물질의 갭필 능력을 향상시키고, 게이트 도전막의 식각 공정을 생략함으로써 SAC 공정 마진 확보를 위한 필요조건인 하드마스크의 높이를 감소시킬 수 있는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법을 제공하는데 있다.
상기와 같은 기술적 과제를 해결하기 위하여, 본 발명은 반도체 기판 위에 절연막을 형성하는 단계, 상기 절연막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키는 제1 트렌치를 형성하는 단계, 상기 제1 트렌치에 의해 노출되는 절연막의 측벽에 스페이서막을 형성하는 단계, 상기 절연막 및 스페이서막에 의해 상기 노출된 반도체 기판을 일정깊이로 제거하여 제2 트렌치를 형성하는 단계, 상기 제2 트렌치에 의해 노출된 반도체 기판의 표면에 게이트 절연막을 형성하는 단계, 상기 제1 트렌치 및 제2 트렌치가 매립되도록 상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계, 상기 게이트 도전막 위에 금속실리사이드막 패턴 및 하드마스크막 패턴이 순차적으로 적층된 구조체를 형성하는 단계, 및 상기 금속실리사이드막 패턴 및 하드마스크막 패턴 위에 절연성 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법을 제공한다.
본 발명에 있어서, 상기 절연막은 고밀도플라즈마산화막, PETEOS, LPTEOS 또 는 USG막을 이용하는 것을 특징으로 한다.
또한, 상기 절연막은 100-5000Å의 두께인 것을 특징으로 한다.
또한, 상기 절연막을 형성하는 단계에서는 상기 절연막 위에 하드마스크막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 절연막의 측벽에 형성하는 스페이서막의 두께는 10-1000Å인 것이 바람직하다.
또한, 상기 제2 트렌치는 50-5000Å의 깊이를 가지는 것이 바람직하다.
또한, 본 발명은 셀 영역 및 주변영역을 갖는 반도체 기판 위에 절연막을 형성하는 단계; 상기 셀 영역내의 절연막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키는 제1 트렌치를 상기 셀 영역에 형성하는 단계; 상기 셀 영역 내에서 상기 제1 트렌치에 의해 노출되는 절연막의 측벽에 스페이서막을 형성하는 단계; 상기 셀 영역 내에서 상기 제1 트렌치에 의해 노출되는 반도체 기판을 일정깊이로 식각하여 제2 트렌치를 상기 셀 영역 내에 형성하는 단계; 제1 산화공정을 수행하여 상기 셀 영역 내의 제2 트렌치에 의해 노출된 반도체 기판의 노출면과 상기 주변영역의 절연막 위에 제1 두께의 게이트 산화막을 형성하는 단계; 상기 주변영역 내의 제1 게이트 산화막 및 절연막을 순차적으로 제거하여 반도체 기판을 노출시키는 단계; 제2 산화공정을 수행하여 상기 셀 영역 내에는 상기 제1 두께보다 두꺼운 제2 두께의 게이트 산화막을 형성하고, 상기 주변영역 내에는 상기 제2 두께보다 얇은 제3 두께의 게이트 산화막을 형성하는 단계; 상기 제1 트렌치 및 제2 트렌치가 매립되도록 상기 셀 영역의 게이트 산화막 위와 상기 주변영역의 게이트 산 화막 위에 게이트 도전막을 형성하는 단계; 상기 게이트 도전막 위에 금속실리사이드막 패턴 및 하드마스크막 패턴이 순차적으로 적층된 구조체를 형성하는 단계; 및 상기 셀 영역의 금속실리사이드막 패턴 및 하드마스크막 패턴 위와 상기 주변영역의 상기 구조체 측벽에 절연성 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 1j는 본 발명의 바람직한 실시예에 따른 다마신 공정을 이용한 반도체 소자의 리세스 게이트의 형성방법을 나타내기 위한 단면도이다.
먼저 도 1a에 도시한 바와 같이, 셀(cell) 영역(A) 및 주변(peri) 영역(B)이 정의되어 있는 반도체 기판(102) 위에 절연막(104) 및 하드마스크막(106)의 이중층을 순차적으로 형성한다. 여기서 상기 절연막(104)은 상기 하드마스크막(106)과 상기 반도체 기판(102)간의 층간절연막 역할 및 리세스 게이트의 하드마스크의 역할을 하면서 다마신(Damascene) 공정에서의 트렌치 형성층으로 작용한다. 또한 상기 절연막(104)은 고밀도플라즈마산화막(High Density Plasma-Oxide), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), LP(Low Pressure)TEOS 또는 USG막 가운데서 어느 하나를 100-5000Å두께로 증착하는데, 본 발명의 실시예에서는 PETEOS막 (Plasma Enhanced TEOS)을 이용하여 형성한다. 이때 상기 PETEOS막의 형성은 소스가스는 TEOS(또는 SiH₄)와 O₂를 사용하고, N₂, Ar, He등의 불활성가스를 캐리어가스로 사용할 수 있다. 또한 상기 하드마스크막(106)은 50-2000Å의 두께의 폴리실리콘막으로 형성한다. 그리고 나서, 소정의 감광막 패턴(108)을 상기 하드마스크막(106) 위에 형성하고 셀 영역(A)만을 개방시킴으로써, 제1 트렌치가 형성될 영역(C)을 정의한다.
그리고 도 1b에 도시한 바와 같이, 상기 셀 영역(A) 내에서 상기 감광막 패턴(108)을 마스크로 상기 하드마스크막(106)과 상기 절연막(104)을 식각하여 상기 반도체 기판(102)의 일부 표면을 노출시키는 제1 트렌치(110)를 형성한다. 여기서 주변 영역(B)은 상기 층간절연막(104)의 상부가 드러나도록 식각한다.
그 다음 도 1c에 도시한 바와 같이, 상기 제1 트렌치(110)가 형성된 상기 반도체 기판(102)의 전면에 스페이서 질화막(112)을 형성한다. 여기서 상기 스페이서 질화막(112)은 SiH₂Cl₂, SiCl₄등과 같은 염소 함유 Si 원료 가스와 NH ₃가스를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 10-1000Å의 두께를 갖도록 형성한다. 상기 LPCVD법에 의해 형성시, 650 Å 내지 800 Å의 온도가 이용된다.
그리고 도 1d에 도시한 바와 같이, 상기 셀 영역(A) 내에서 상기 스페이서 질화막(112)을 이방성 식각하여 상기 절연막(104)의 양 측벽에 스페이서막(114)을 형성한다. 이어서 상기 절연막(104) 및 스페이서막(114)에 의해 노출되는 상기 반도체 기판(102)의 노출 표면을 일정 깊이로 식각하여 상기 셀 영역(A) 내에 제2 트 렌치(116)를 형성한다. 여기서 상기 제2 트렌치(116)는 상기 반도체 기판(102)의 50-5000Å의 깊이까지 식각한다. 이때, 주변 영역(B)은 상기 절연막(104)이 배리어 역할을 하므로 식각되지 않는다.
그 다음 도 1e에 도시한 바와 같이, 상기 제2 트렌치(116)에 제1 산화 공정을 실행하여 상기 셀 영역 내의 제2 트렌치(114)에 의해 노출된 반도체 기판(102)의 노출면과 상기 주변영역(B)의 절연막(104) 위에 제1 두께의 게이트 산화막(118)을 형성한다.
이어서 도 1f에 도시한 바와 같이, 포토레지스트막 패턴과 같은 마스크막 패턴(117)을 이용하여 상기 셀 영역(A)만 가리고, BOE(Buffered Oxide Etchant), HF등의 습식 케미컬 용액을 이용한 습식 딥(wet-dip) 공정을 통하여 상기 마스크막 패턴(117)에 의해 노출되는 주변 영역(B)의 제1 게이트 산화막(118) 및 절연막(104)을 순차적으로 제거한다. 그러면 주변영역(B)에는 반도체 기판(102) 표면이 노출된다.
그리고 도 1g에 도시한 바와 같이, 제2 산화공정을 실시하여 게이트 산화막(119)을 형성한다. 그러면 상기 셀 영역(A)에는 두 번의 산화공정이 실시되고, 상기 주변 영역(B)에는 한 번의 산화공정이 실시되어 상기 셀 영역(A) 내에는 상기 제1 두께보다 두꺼운 제2 두께의 게이트 산화막(119)을 형성하고, 상기 주변영역(B) 내에는 상기 제2 두께보다 얇은 제3 두께의 게이트 산화막(119)이 형성된다.
그리고 도 1h에 도시한 바와 같이, 상기 제1 트렌치 및 제2 트렌치가 매립되도록 상기 셀 영역(A)의 게이트 산화막(119) 위와 상기 주변 영역(B)의 게이트 산화막(119) 위에 게이트 도전막(120)을 형성한다. 이어서 상기 주변 영역(B)만을 덮는 감광막(122)을 게이트 도전막(120) 위에 형성한 후, 셀 영역(A)만을 에치백(Etchback)한다. 여기서 상기 게이트 도전막(120)은 폴리실리콘 등의 도전성 물질을 도포하여 LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여 증착한다.
그 다음 도 1i에 도시한 바와 같이, 게이트 형성을 위해 상기 게이트 도전막(120)위에 텅스텐 실리사이드(WSix)막(124)을 형성한 후, 하드마스크 질화막(126)을 증착한다. 여기서 상기 텅스텐 실리사이드막(124)은 물리기상증착법(Physical Vapor Deposition: PVD) 또는 화학기상증착법(Chemical Vapor Deposition: CVD)등으로 형성할 수 있다. 경우에 따라서는 통상의 금속실리사이드막 형성 공정, 즉 금속막, 열공정 및 미반응 금속막의 제거 단계를 수행하여 형성할 수도 있다.
이어서 상기 하드마스크 질화막(126)에 소정의 감광막 패턴(도시하지 않음)을 형성하여 상기 하드마스크 질화막(126)을 식각하고, 상기 식각한 하드마스크 질화막(126)을 마스크로 상기 텅스텐 실리사이드막(124)을 식각하여 게이트 스택(128)을 형성한다. 여기서 본 발명의 실시예에 따르면 상기 게이트 도전막(120)의 식각 공정을 생략함으로써 게이트 식각시 하부에 모트(Moat) 구조가 존재하지 않으므로 게이트 식각시 잔여물이 발생하는 것을 방지할 수 있다.
이후 도 1j에 도시한 바와 같이, 상기 게이트 스택(128)을 포함한 구조물의 전면에 질화막(도시하지 않음)을 증착한 후, 스페이서 식각을 추가로 진행하여 절연성 스페이서막(130)을 형성함으로써 이후 랜딩 플러그 콘택(Landing Plug Contact: LPC)을 위하여 식각에 대한 장벽을 미리 제거한다.
본 발명은 셀 영역 및 주변 영역이 구분되어 있는 반도체 기판의 셀 영역에 제1 트렌치 및 제2 트렌치를 형성하고, 상기 제2 트렌치를 포함하는 반도체 기판에 게이트 산화막을 형성한 후, 게이트 도전막, 텅스텐실리사이드막, 하드마스크를 포함하는 게이트 스택을 형성한다.
따라서 본 발명에서는 다마신 금속 게이트 공정 및 리세스 게이트 공정을 함께 적용하여 층간절연막 물질의 갭필 능력을 향상시키고, 게이트 폴리막의 식각 공정을 생략함으로써 SAC 공정 마진 확보를 위한 필요조건인 하드마스크의 높이를 감소시키며, 게이트 도전막의 식각 공정을 생략하여 게이트 식각시 하부에 모트(Moat) 구조가 존재하기 않음으로써 게이트 식각시 잔여물이 발생하는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 다마신 공정을 통해 층간절연막 물질로 갭필해야 할 단차의 높이를 낮추고, 게이트 도전막의 식각 공정을 생략함으로써 SAC 공정 마진 확보를 위한 필요조건인 하드마스크의 높이 감소를 가능하게 함으로써 추가적으로 단차를 감소할 수 있다.
또한, 게이트 식각시 하부에 모트(Moat) 구조가 존재하기 않으므로 게이트 식각시 잔여물이 발생하는 것을 방지할 수 있다.
또한, 층간절연막의 하부층이 USG 물질이므로 절연성 스페이서막의 손실을 방지할 수 있다.
Claims (7)
- 반도체 기판 위에 절연막을 형성하는 단계,상기 절연막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키는 제1 트렌치를 형성하는 단계,상기 제1 트렌치에 의해 노출되는 절연막의 측벽에 스페이서막을 형성하는 단계,상기 절연막 및 스페이서막에 의해 상기 노출된 반도체 기판을 상기 제1 트렌치의 바닥면으로부터 식각하여 제2 트렌치를 형성하는 단계,상기 제2 트렌치에 의해 노출된 반도체 기판의 표면에 게이트 절연막을 형성하는 단계,상기 제1 트렌치 및 제2 트렌치가 매립되도록 상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계,상기 게이트 도전막 위에 금속실리사이드막 패턴 및 하드마스크막 패턴이 순차적으로 적층된 구조체를 형성하는 단계, 및상기 금속실리사이드막 패턴 및 하드마스크막 패턴 위에 절연성 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 절연막은 고밀도플라즈마산화막, PETEOS, LPTEOS 또는 USG막을 이용하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 절연막은 100-5000Å의 두께인 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 절연막을 형성하는 단계에서는 상기 절연막 위에 하드마스크막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 절연막의 측벽에 형성하는 스페이서막의 두께는 10-1000Å인 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 제 2트렌치는 50-5000Å의 깊이를 가지는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법.
- 셀 영역 및 주변영역을 갖는 반도체 기판 위에 절연막을 형성하는 단계;상기 셀 영역내의 절연막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키는 제1 트렌치를 상기 셀 영역에 형성하는 단계;상기 셀 영역 내에서 상기 제1 트렌치에 의해 노출되는 절연막의 측벽에 스페이서막을 형성하는 단계;상기 셀 영역 내에서 상기 제1 트렌치에 의해 노출되는 반도체 기판을 일정깊이로 식각하여 제2 트렌치를 상기 셀 영역 내에 형성하는 단계;제1 산화공정을 수행하여 상기 셀 영역 내의 제2 트렌치에 의해 노출된 반도체 기판의 노출면과 상기 주변영역의 절연막 위에 제1 두께의 게이트 산화막을 형성하는 단계;상기 주변영역 내의 제1 게이트 산화막 및 절연막을 순차적으로 제거하여 반도체 기판을 노출시키는 단계;제2 산화공정을 수행하여 상기 셀 영역 내에는 상기 제1 두께보다 두꺼운 제 2 두께의 게이트 산화막을 형성하고, 상기 주변영역 내에는 상기 제2 두께보다 얇은 제3 두께의 게이트 산화막을 형성하는 단계;상기 제1 트렌치 및 제2 트렌치가 매립되도록 상기 셀 영역의 게이트 산화막 위와 상기 주변영역의 게이트 산화막 위에 게이트 도전막을 형성하는 단계;상기 게이트 도전막 위에 금속실리사이드막 패턴 및 하드마스크막 패턴이 순차적으로 적층된 구조체를 형성하는 단계; 및상기 셀 영역의 금속실리사이드막 패턴 및 하드마스크막 패턴 위와 상기 주변영역의 상기 구조체 측벽에 절연성 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 리세스 게이트 형성방법.
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