KR20110043227A - 반도체장치의 접합 형성 방법 - Google Patents

반도체장치의 접합 형성 방법 Download PDF

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Abstract

본 발명은 매립비트라인의 저항을 낮출 수 있고, 매립비트라인과의 접촉을 위한 접합을 원하는 위치에 형성할 수 있으며, 접합 깊이 및 농도 제어가 용이한 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계; 상기 활성영역의 일측 측벽(One side)에 라인형태의 콘택영역을 개방시키는 단계; 상기 콘택영역 및 트렌치를 매립하도록 전면에 도펀트가 도핑되어 있는 도펀트공급막을 형성하는 단계; 및 열처리를 실시하여 상기 도펀트를 확산시켜 상기 활성영역 내에 접합을 형성하는 단계를 포함하고, 상술한 본 발명은 도펀트공급막 형성 및 후속 열처리를 통해 접합을 형성하므로써 활성필라 및 매립비트라인을 갖는 3차원 구조의 셀 형성시 접합을 용이하게 형성할 수 있는 효과가 있다.
매립비트라인, 접합, 이온주입, 도펀트공급막, 열처리, 수직채널

Description

반도체장치의 접합 형성 방법{METHOD FOR FORMING JUNCTION IN SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 반도체장치의 접합 형성방법에 관한 것이다.
최근에 반도체장치가 더욱 소형화됨에 따라 기존 포토장비에서 30nm 또는 20nm 마스크 공정은 어려움이 있다. 이에 기존 8F2나 6F2(F: Minimum feature) 대신 수직채널(Vertical channel) 및 매립비트라인(Buried BitLine; BBL)을 이용한 4F2를 이용하여 넷다이(Net die)를 증가시키고자 하는 연구가 이루어지고 있다.
도 1은 종래기술에 따른 수직채널 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11) 상에 수직방향으로 연장된 활성필라(12)와 하드마스크막(13)을 포함하는 복수의 필라구조물이 형성된다. 그리고, 활성필라(12)의 외벽을 게이트절연막(14)과 수직게이트(15)가 에워싸고 있으며, 반도체기 판(11) 내에는 불순물의 이온주입에 의한 매립 비트라인(BBL, 16)이 형성되어 있다. 이웃하는 비트라인(16)을 분리시키는 트렌치(17) 내부에 층간절연막(18)이 매립되어 있다. 그리고, 워드라인(19)은 이웃하는 수직게이트(15)들을 서로 연결시키면서 비트라인(16)과 교차하는 방향으로 형성되어 있다.
도 1의 종래기술은 수직게이트(15)에 의해 활성필라(12) 내에서 수직 방향으로 채널이 형성되는 수직채널 반도체장치이다.
종래기술은 수직게이트(15) 하부의 반도체기판(11) 내에 매립된 매립비트라인(Buried Bit Line, 16)을 형성하기 위해서 이온주입공정(Implant)을 진행하여 도펀트(Dopant)를 주입하고 있다.
그러나, 종래기술은 이온주입을 사용하여 형성되는 매립비트라인(16)은 높은 저항을 가져 동작속도의 저하를 피할 수 없고, 이웃하는 매립비트라인(16) 사이의 분리를 위해 트렌치(17)를 형성해야 하며, 이에 트렌치(17)의 간격만큼 셀의 크기가 커지기 때문에 고집적화에 불리하다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립비트라인의 저항을 낮출 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 매립비트라인과의 접촉을 위한 접합을 원하는 위치에 형성할 수 있고, 접합 깊이 및 농도 제어가 용이한 반도체장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계; 상기 활성영역의 일측 측벽(One side)에 라인형태의 콘택영역을 개방시키는 단계; 상기 콘택영역 및 트렌치를 매립하도록 전면에 도펀트가 도핑되어 있는 도펀트공급막을 형성하는 단계; 및 열처리를 실시하여 상기 도펀트를 확산시켜 상기 활성영역 내에 접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계; 상기 활성영역의 일측 측벽(One side)에 라인형태의 콘택영역을 개방시키는 단계; 상기 콘택영역 및 트렌치를 매립하도록 전면에 도펀트가 도핑되어 있는 도펀트공급막을 형성하는 단계; 상기 도펀 트공급막 상에 캡핑막을 형성하는 단계; 및 열처리를 실시하여 상기 도펀트를 확산시켜 상기 활성영역 내에 접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 도펀트공급막은 PSG막을 포함하는 것을 특징으로 한다.
상술한 본 발명은 도펀트공급막 형성 및 후속 열처리를 통해 접합을 형성하므로써 활성필라 및 매립비트라인을 갖는 3차원 구조의 셀 형성시 접합을 용이하게 형성할 수 있는 효과가 있다.
상술한 본 발명은 매립비트라인을 금속막으로 형성하므로써 저항을 낮추어 반도체장치가 소형화되더라도 동작특성 저하 없는 장치를 구현할 수 있는 효과가 있다.
또한, 본 발명은 금속막으로 형성된 매립비트라인과 활성필라가 접촉하는 콘택영역에서 단일측벽콘택(One side contact)을 적용하므로써 오믹성콘택(ohmic-like contact)을 형성할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 활성영역(Active region) 아래의 반도체기판에 매립되는 매립비트 라인(Buried Bitline; BBL)을 금속막으로 형성한다. 아울러, 매립비트라인과 활성영역간의 오믹성콘택을 위해 금속실리사이드를 이용하여 단일측벽콘택(one side contact)을 형성한다.
그리고, 본 발명은 매립비트라인과 접촉하는 접합(Junction)을 도펀트가 도핑된 도펀트공급막 및 후속 열처리에 의한 확산을 이용하여 형성한다.
도 2a 내지 도 2p는 본 발명의 일실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(31) 상에 패드막(32)을 형성한다. 여기서, 패드막(32)은 산화막을 포함할 수 있다.
패드막(32) 상에 다층 구조를 갖는 하드마스크막을 형성한다. 여기서, 다층의 하드마스크막은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크질화막(HM Nitride, 33)과 하드마스크산화막(HM Oxide, 34)의 순서로 적층될 수 있다. 또한, 도시하지 않았지만, 하드마스크산화막(34) 상에 하드마스크실리콘산화질화막(HM SiON)과 하드마스크카본막(HM Carbon)이 더 적층될 수도 있다.
이어서, 하드마스크산화막(34) 상에 제1감광막패턴(35)을 형성한다. 제1감광막패턴(35)은 라인-스페이스 형태(Line-Space type)로 패터닝되어 있고, BBL 마스크(Buried BitLine Mask)라고도 일컫는다.
제1감광막패턴(35)을 식각장벽으로 하여 하드마스크산화막(34)과 하드마스크질화막(33)을 식각한 후, 패드막(32)을 식각한다. 여기서, 하드마스크산화막(34)과 하드마스크질화막(33)의 식각시 제1감광막패턴(35)의 형태가 전사되므로, 라인-스 페이스 형태로 패터닝된다.
도 2b에 도시된 바와 같이, 감광막스트립 공정을 통해 제1감광막패턴(35)을 제거한다.
이어서, 하드마스크막을 식각장벽으로 하여 트렌치 식각(Trench etch)을 진행한다. 즉, 하드마스크산화막(34)을 식각장벽으로 반도체기판(31)을 일정 깊이 식각하여 트렌치(36)를 형성한다. 트렌치(36)에 의해 서로 분리되는 복수의 활성영역(101)이 형성된다.
이와 같은 트렌치 식각 공정을 'BBL(Buried BitLine) 트렌치 식각'이라고 약칭한다. BBL 트렌치 식각 후에 잔류하는 하드마스크막은 하드마스크질화막(33)과 하드마스크산화막(34)을 포함한다.
활성영역(101)또한 제1감광막패턴의 형태가 전사된 하드마스크산화막(34)에 의해 형성되므로 라인-스페이스 형태로 패터닝된다. 이에 따라, 활성영역(101)은 라인 형태이며, 이웃하는 활성영역(101)들은 라인형태의 트렌치(36)에 의해 분리된다.
BBL 트렌치 식각은 비등방성식각(Anisotropic)을 이용한다. 반도체기판(31)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 이용할 수 있다.
상술한 BBL 트렌치 식각 공정에 의해 트렌치(36)에 의해 서로 분리되며 제1 방향으로 연장되는 복수의 활성영역(101)이 반도체기판(31A) 상에 구축된다.
도 2c에 도시된 바와 같이, 측벽산화(Wall oxidation) 공정을 통해 활성영역(101) 및 반도체기판(31A)의 표면 상에 측벽산화막(Wall oxide, 37)을 형성한다. 측벽산화막(37)을 형성하기 위한 측벽산화 공정은 O2 또는 O2/H2 분위기에서 700∼900℃의 온도하에서 진행한다.
이어서, 측벽산화막(37)이 형성된 구조의 전면에 제1라이너질화막(Liner nitride, 38)을 증착한다. 제1라이너질화막(38)은 DCS(Dichlorosilane)와 NH3의 분위기에서 600∼800℃의 온도와 0.1∼6Torr의 압력하에서 형성할 수 있다.
이어서, 제1라이너질화막(38) 상에 활성영역(101) 사이의 트렌치(36)를 갭필하도록 제1희생막(39)을 형성한다. 여기서, 제1희생막(39)은 후속 공정이 진행된 후에 제거되는 물질로서, 예를 들어, 비정질실리콘막(Amorphous silicon)을 포함할 수 있다. 비정질실리콘막은 SiH4 분위기에서 400∼600℃의 온도와 0.3∼2Torr의 압력하에서 증착한다.
도 2d에 도시된 바와 같이, 하드마스크질화막(33)의 표면이 드러날때까지 제1희생막을 CMP(Chmiecal Mechanical Polishing) 방법으로 평탄화한 후에 추가로 에치백을 진행하여 일정 높이를 갖도록 잔류시킨다. 이때, 잔류하는 제1희생막(39A)의 높이는 패드산화막(32)과 활성영역(101)의 접촉면보다 더 높을 수도 있다.
위와 같이, 에치백까지 진행하여 제1희생막(39A)을 형성하면, 돌출부의 형태로 하드마스크질화막(33)이 돌출(Protrude)된다. 하드마스크산화막(34)은 CMP 공정 시에 제거되고, 하드마스크산화막의 상부면 및 측벽의 제1라이너질화막도 연마된다. 이에 따라, 잔류하는 제1라이너질화막(38A)은 하드마스크질화막(33)의 측벽을 덮는 높이를 갖는다.
도 2e에 도시된 바와 같이, 하드마스크질화막(33)의 돌출부를 덮도록 전면에 식각장벽막(Etch barrier, 40)을 형성한다. 여기서, 식각장벽막(40)은 산화막, 폴리실리콘막 등을 포함할 수 있다.
도 2f에 도시된 바와 같이, 단일측벽콘택마스크(One Side Contact mask, 41)를 이용하여 식각장벽막을 식각한다. 이에 따라 식각장벽막(40A)은 하드마스크질화막(33)의 일측을 덮는 스페이서 형태로 잔류한다. 부연하면, 식각장벽막(40A)의 일측면은 하드마스크질화막(33)의 중앙부에 정렬되고 식각장벽막(40A)의 타측면은 하드마스크질화막(33) 사이의 제1희생막(39A)의 중앙부에 정렬될 수 있다.
도 2g에 도시된 바와 같이, 단일측벽콘택마스크를 스트립한 후에 잔류하는 식각장벽막(40A)을 마스크로 제1희생막(39A)을 일정 깊이 식각한다. 이때, 제1희생막(39A)의 식각깊이는 후속의 측벽콘택이 형성될 위치까지 조절한다.
위와 같이 제1희생막을 식각하면 이웃하는 활성영역(101)의 일측 측벽을 노출시키는 제1희생막(39B)이 잔류한다.
도 2h에 도시된 바와 같이, 식각장벽막(40A)을 제거한 후 제1라이너질화막을 세정공정을 통해 제거한다. 이에 따라, 하드마스크질화막(33)의 양쪽 측벽과 상부면, 즉 하드마스크질화막(33)의 돌출부에 인접하는 제1라이너질화막이 모두 제거된다. 아울러, 잔류하는 제1라이너질화막(38B)은 제1희생막(39B)과 접촉하는 형태로 잔류한다. 활성영역(101)의 측벽에 측벽산화막(37)을 잔류시키기 위해 제1라이너질화막을 제거할 때 습식세정을 적용하거나 산화막에 대해 선택비를 갖는 건식세정을 적용할 수 있다.
도 2i에 도시된 바와 같이, 제1희생막을 제거한 이후에, 전면에 제2희생막(42)을 갭필한다. 여기서, 제2희생막(42)은 비정질실리콘막을 포함할 수 있다.
도 2j에 도시된 바와 같이, CMP 등의 방법을 이용하여 하드마스크질화막(33)의 표면이 노출될때까지 제2희생막(42)을 평탄화하고, 연속해서 일정 높이가 잔류하도록 에치백한다. 그 결과, 제2희생막(42A)이 일정 높이를 갖고 잔류하며, 특히 제2희생막(42A)의 잔류 높이는 후속의 측벽콘택이 형성될 공간을 한정하는 높이가 된다. 즉, 제2희생막을 에치백하면, 하드마스크질화막(33)과 활성영역(101)의 양쪽 측벽 부분이 노출된다. 물론, 활성영역(101)의 측벽에는 여전히 측벽산화막(37)이 잔류한다. 한편, 제2희생막(42)의 평탄화를 위한 CMP 공정시 폴리실리콘용 슬러리를 사용하면 하드마스크질화막(33)의 손실을 방지할 수 있다.
도 2k에 도시된 바와 같이, 전면에 제2라이너질화막(43)을 형성한 후, 제2희생막(42A)의 표면이 노출되도록 에치백한다. 이에 따라, 활성영역(101)의 측벽에는 측벽산화막(37)과 제2라이너질화막(43)의 이중 절연막 구조가 형성된다. 제2희생막(42A)이 위치하는 측벽콘택 예정지역에서는 활성영역(101)과 제2희생막(42A) 사이에 측벽산화막(37)만 존재한다. 하드마스크질화막(33)의 측벽에서는 제2라이너질화막(43)의 단일 절연막 구조가 형성된다. 제2라이너질화막(43)은 DCS(Dichlorosilane)와 NH3의 분위기에서 600∼800℃의 온도와 0.1∼6Torr의 압력하에서 형성한다.
도 2l에 도시된 바와 같이, 제2희생막을 제거한다. 이에 따라, 활성영역(101)의 일측 측벽(One side)의 일부에 라인형태의 오프닝(Line type opening, 44)이 개방된다.
여기서, 오프닝(44)은 제1라이너질화막(38B)과 제2라이너질화막(43) 사이의 제2희생막이 제거된 공간이다.
도 2m에 도시된 바와 같이, 오프닝에 의해 노출되어 있는 측벽산화막(37)을 선택적으로 제거한다. 이에 따라, 활성영역(101)의 일측 측벽 일부를 라인형태로 노출시키는 콘택영역(44A)이 형성된다. 콘택영역(44A)을 형성하기 위해 측벽산화막은 세정을 통해 제거될 수 있다. 예를 들어, HF, BOE 등을 이용하여 습식세정하면 주변의 라이너질화막들을 손상시키지 않고 측벽산화막을 선택적으로 제거할 수 있다. 콘택영역(44A) 형성후에 잔류하는 측벽산화막(37A)은 활성영역(101)의 일측측벽을 노출시키는 형태가 된다.
도 2n에 도시된 바와 같이, 전면에 도펀트공급막(Flowable layer, 45)을 형성한다. 이때, 도펀트공급막(45)은 접합을 형성하기 위한 도펀트가 도핑되어 있다. 예를 들어, 도펀트공급막(45)은 절연막을 포함하는데, 특히 유동성이 우수하고 도펀트가 일정 농도 이상 도핑된 PSG(Phophorous Silicate Glass)막을 포함한다. 유동성이 우수하면 활성영역(101) 사이의 트렌치를 보이드 없이 갭필(Void free gapfill)이 가능하며, 이에 따라 후속 접합의 도즈 균일도가 좋다. 도펀트공급막(45)이 PSG막인 경우, 접합을 형성하는 도펀트는 인(P)이고, 이때 인(P)의 농도는 5∼10wt%이다. 도펀트공급막(45)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성할 수 있다.
도펀스공급막(45)은 측벽만을 덮도록 형성하거나 또는 트렌치(36)를 갭필하여 형성할 수도 있다.
이어서, 열처리(46)를 실시한다. 이때, 도펀트공급막(45)에 도핑되어 있는 도펀트가 콘택영역의 활성영역(101)쪽으로 확산하여 접합(102)이 형성된다. 도펀트공급막(45)이 PSG막인 경우, 접합은 인(P)이 확산하여 형성된다. 따라서, 접합(102)은 N형 접합이 된다.
바람직하게, 열처리(46)는 퍼니스(Furnace)에서 진행하며, 열처리 온도는 700∼1000℃로 한다. 그리고, 열처리 분위기는 건식(Dry) 분위기 또는 습식(Wet) 분위기에서 진행한다. 열처리는 30분∼3시간동안 진행한다.
이와 같이, 도펀트공급막(45) 형성 및 열처리(46)를 통해 열확산(Thermal diffusion)에 의해 접합(102)을 형성하므로써 접합(102)의 깊이 및 도펀트의 농도 조절이 용이하다.
도 2o에 도시된 바와 같이, 도펀트공급막을 제거한다. 이때, 도펀트공급막은 습식 또는 건식식각으로 제거할 수 있다.
이어서, 콘택영역(44A)에 매립되어 접합(102)과 전기적으로 연결되는 측벽콘택(103)을 형성한다. 여기서, 측벽콘택(103)은 오믹성콘택(Ohmic like contact)으 로서, 금속실리사이드를 포함할 수 있다. 예를 들어, 금속실리사이드는 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi) 등이 있다. 고온의 후속 열공정에 의한 열화를 방지하기 위해서는 열적 안정성이 더 강한 코발트실리사이드(CoSi2)를 선택하는 것이 바람직하다.
상술한 바에 따르면, 측벽콘택(103)은 활성영역(101)의 일측 측벽에서만 형성되는 단일 측벽콘택(One side contact; OSC) 구조이다.
도 2p에 도시된 바와 같이, 측벽콘택(103)이 형성된 구조의 전면에 도전막을 증착한다. 이때, 도전막은 활성영역(101) 사이의 트렌치(36)를 갭필하도록 전면에 증착한다. 도전막은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 도전막은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다.
이어서, 측벽콘택(103)에 접하는 높이까지 도전막을 리세스시킨다. 이에 따라, 측벽콘택(103)에 접촉하는 매립비트라인(104)이 형성된다. 여기서, 매립비트라인(104)은 활성영역(101)과 나란히 배열되며, 활성영역(101)과 매립비트라인(104)은 측벽콘택(103)을 통해 전기적으로 연결된다. 활성영역(101)과 매립비트라인(104)은 제1방향(first direction)으로 연장(extend)된다고 가정한다.
위와 같이, 매립비트라인(104)이 금속막으로 형성된 금속비트라인(Metal bitline)이므로 저항이 낮고, 또한 활성영역(101) 사이의 트렌치 내부를 일부 매립하는 형태가 되므로 매립비트라인이 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체장치의 접합 형성 방법을 도시 한 도면이다.
도 3을 참조하면, 도 2n과 같이 도펀트공급막(45)을 형성한 후에 캡핑막(47)을 추가로 형성한다. 이후 열처리(46)를 진행한다. 이와 같이, 캡핑막(47)을 형성한 이후에 열처리(46)를 진행하면, 도핑효율을 증가시킬 수 있다. 바람직하게, 캡핑막(47)은 질화막을 포함할 수 있다.
열처리(46)가 진행된 이후에, 캡핑막(47)과 도펀트공급막(45)을 제거한다. 때, 캡핑막(47)과 도펀트공급막(45)은 습식 또는 건식식각을 이용하여 순차적으로 제거한다.
이후 공정은 도 2o와 도 2p를 따른다.
(비교예)
도 4는 이온주입방법에 의한 접합 형성 방법을 도시한 도면이다.
도 4를 참조하면, 하드마스크막(62)을 이용하여 반도체기판(61)을 일정깊이 식각하여 복수의 활성영역(63)을 형성한다. 이어서, 측벽산화공정을 통해 측벽산화막(64)을 형성한 후, 활성영역(63)의 전면을 덮는 라이너질화막(65)을 형성한다. 활성영역(63)의 일측 측벽을 노출시키도록 콘택영역을 개방시킨 후에 접합(67A)을 형성하기 위한 이온주입(66)을 진행한다. 이때, 이온주입(66)은 활성영역의 일측 측벽에만 접합(67A)을 형성하기 위해 틸트이온주입(Tilt implant)을 적용한다.
도 4를 참조하면, 활성영역(63)의 일측 측벽에만 접합(67A)을 형성하기 위해 틸트 이온주입(Tilt implant)을 적용할 수 있다.
이와 같이, 틸트이온주입을 통해 활성영역(63)의 일측 측벽에만 접합(67A)을 형성해야 하므로 틸트 각도가 필요하며, 틸트 이온주입시 새도우효과(Shadow effect)에 의해 접합이 원하는 위치에 형성되지 못하는 문제가 있다.
즉, 틸트 이온주입시 인접한 활성영역(63) 및 하드마스크막(62)에 의한 새도우효과에 의해 원하는 위치에 접합(67A)이 형성되지 않고 아랫쪽(67B)으로 치우치게 된다.
또한, 틸트이온주입방식을 이용하더라도 활성영역(63)의 높이가 높고 활성영역(63) 사이의 간격이 좁기 때문에 셀접합을 용이하게 형성하기가 어렵다.
상술한 비교예와 같이 틸트이온주입방식을 이용하여 접합을 형성할 수도 있으나, 접합을 원하는 위치에 형성하기 어렵다.
따라서, 본 발명은 잘 알려진 이온주입방식을 이용하여 접합을 형성하는 것이 아니라, 접합을 위한 도펀트가 도핑되어 있는 도펀트공급막 형성 및 후속의 열처리에 의한 열확산을 이용하여 접합을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 수직채널을 갖는 반도체장치를 도시한 도면.
도 2a 내지 도 2p는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체장치 제조 방법을 도시한 도면.
도 4는 이온주입방법에 의한 접합 형성 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
31A : 반도체기판 36 : 트렌치
37, 37A : 측벽산화막 38, 38A : 제1라이너질화막
43 : 제2라이너질화막 44A : 콘택영역
45 : 도펀트공급막 46 : 열처리
101 : 활성영역 102 : 접합
103 : 측벽콘택 104 : 매립비트라인

Claims (21)

  1. 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계;
    상기 활성영역의 일측 측벽(One side)에 라인형태의 콘택영역을 개방시키는 단계;
    상기 콘택영역 및 트렌치를 매립하도록 전면에 도펀트가 도핑되어 있는 도펀트공급막을 형성하는 단계; 및
    열처리를 실시하여 상기 도펀트를 확산시켜 상기 활성영역 내에 접합을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 열처리 이후에,
    상기 도펀트공급막을 제거하는 단계;
    상기 콘택영역에 매립되는 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택에 연결되어 상기 활성영역 사이의 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 도펀트공급막은,
    유동성 절연막을 포함하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 도펀트는 N형 불순물을 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 도펀트공급막은
    인(Phosphorous; Ph)이 도핑되어 있는 절연막을 포함하는 포함하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 인(Ph)의 농도는 5∼10wt%인 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 도펀트공급막은 PSG(Phosphorous Silicate Glass)를 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 도펀트공급막은 화학기상증착법(CVD)을 이용하여 형성하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 열처리는 퍼니스(Furnace)에서 진행하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 열처리는 열처리 온도를 700∼1000℃로 하여 30분∼3시간동안 진행하며, 열처리 분위기는 건식분위기 또는 습식분위기로 하는 반도체장치 제조 방법.
  11. 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계;
    상기 활성영역의 일측 측벽(One side)에 라인형태의 콘택영역을 개방시키는 단계;
    상기 콘택영역 및 트렌치를 매립하도록 전면에 도펀트가 도핑되어 있는 도펀트공급막을 형성하는 단계;
    상기 도펀트공급막 상에 캡핑막을 형성하는 단계; 및
    열처리를 실시하여 상기 도펀트를 확산시켜 상기 활성영역 내에 접합을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 열처리 이후에,
    상기 캡핑막과 도펀트공급막을 제거하는 단계;
    상기 콘택영역에 매립되는 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택에 연결되어 상기 활성영역 사이의 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  13. 제11항에 있어서,
    상기 도펀트공급막은,
    유동성 절연막을 포함하는 반도체장치 제조 방법.
  14. 제11항에 있어서,
    상기 도펀트는 N형 불순물을 포함하는 반도체장치 제조 방법.
  15. 제11항에 있어서,
    상기 도펀트공급막은
    인(Phosphorous; Ph)이 도핑되어 있는 절연막을 포함하는 포함하는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 인(Ph)의 농도는 5∼10wt%인 반도체장치 제조 방법.
  17. 제11항에 있어서,
    상기 도펀트공급막은 PSG(Phosphorous Silicate Glass)를 포함하는 반도체장치 제조 방법.
  18. 제11항에 있어서,
    상기 도펀트공급막은 화학기상증착법(CVD)을 이용하여 형성하는 반도체장치 제조 방법.
  19. 제11항에 있어서,
    상기 열처리는 퍼니스(Furnace)에서 진행하는 반도체장치 제조 방법.
  20. 제11항에 있어서,
    상기 열처리는,
    열처리 온도를 700∼1000℃로 하여 30분∼3시간동안 진행하며, 열처리 분위기는 건식 또는 습식분위기로 하는 반도체장치 제조 방법.
  21. 제11항에 있어서,
    상기 캡핑막은 질화막을 포함하는 반도체장치 제조 방법.
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