KR101164955B1 - 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법 - Google Patents

단일 측벽 콘택을 갖는 반도체장치 및 제조 방법 Download PDF

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Abstract

본 발명은 매립비트라인과의 접촉을 위한 셀접합을 원하는 위치에 형성할 수 있고, 도핑 깊이 및 도즈제어가 용이한 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 반도체기판 상에 셀접합을 위한 제1불순물이 도핑되어 있는 제1도전막을 형성하는 단계; 상기 제1도전막 상에 제2도전막을 형성하는 단계; 상기 제2도전막과 제1도전막을 식각하여 트렌치에 의해 서로 분리되고 제1측벽과 제2측벽을 갖는 복수의 활성영역을 형성하는 단계; 상기 제1도전막의 제1측벽에 제2불순물을 이온주입하는 단계; 상기 제1도전막의 제2측벽에 연결되는 측벽콘택을 형성하는 단계; 및 상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계를 포함하고, 상술한 본 발명은 셀접합을 위한 불순물이 도핑된 도전막을 이용하여 셀접합을 형성하므로써 셀접합의 농도 및 접합깊이 제어가 매우 용이한 효과가 있으며 또한, 본 발명은 카운터도핑을 실시하여 셀접합의 과도한 확산을 방지할 수 있는 효과가 있다.
매립비트라인, 셀접합, 에피택셜실리콘막, 카운터도핑, 틸트이온주입

Description

단일 측벽 콘택을 갖는 반도체장치 및 제조 방법{SEMICONDUCTOR DEVICE WITH ONE SIDE CONTACT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 단일측벽콘택(One side contact; OSC)을 갖는 반도체장치 및 제조 방법에 관한 것이다.
최근에 반도체장치가 더욱 소형화됨에 따라 기존 포토장비에서 30nm 또는 20nm 마스크 공정은 어려움이 있다. 이에 기존 8F2나 6F2 대신 수직게이트(Vertical gate; VG) 및 매립트라인(Buried Bitline; BBL)을 이용한 4F2를 이용하여 넷다이(Net die)를 증가시키고자 하는 연구가 이루어지고 있다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 수직방향으로 연장된 활성필라(Active pillar, 12)와 하드마스크막(13)을 포함하는 복수의 필라구조물이 형성된다. 그리고, 활성필라(12)의 외벽을 게이트절연막(14)과 수직게이트(15)가 에워싸고 있으 며, 기판(11) 내에는 불순물의 이온주입에 의한 매립비트라인(BBL, 16)이 형성되어 있다. 이웃하는 비트라인(16)을 분리시키는 분리트렌치(17) 내부에 층간절연막(18)이 매립되어 있다.
도 1의 종래기술은 수직게이트(15) 하부에 매립된 매립비트라인(Buried Bit Line, 16)을 형성하기 위해서 이온주입공정(Implant)을 진행하여 도펀트(Dopant)를 주입하고 있다.
그러나, 종래기술에서 이온주입을 사용하여 형성되는 매립비트라인(16)은 높은 저항을 가져 동작속도의 저하를 피할 수 없다. 또한, 이웃하는 매립비트라인(16) 사이의 분리를 위해 분리트렌치(17)를 형성해야 하며, 이에 따라 분리트렌치(17)의 간격만큼 셀의 크기가 커지기 때문에 고집적화에 불리하다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립비트라인의 저항을 낮출 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 매립비트라인과의 접촉을 위한 셀접합을 원하는 위치에 형성할 수 있고, 도핑 깊이 및 도즈제어가 용이한 반도체장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 셀접합을 위한 불순물이 도핑되어 있는 도전막패턴을 구비하고 트렌치에 의해 서로 분리된 복수의 활성영역; 상기 활성영역의 도전막패턴의 일측 측벽에 연결된 측벽콘택; 및 상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치는 트렌치에 의해 서로 분리되며 제1측벽과 제2측벽을 갖는 복수의 활성영역; 상기 제1측벽에 연결된 측벽콘택; 상기 제1측벽의 활성영역 내에 형성되어 상기 측벽콘택과 연결되는 셀접합; 상기 셀접합의 확산을 방지하도록 상기 제2측벽의 활성영역 내에 형성되어 상기 셀접합과 접하는 확산방지영역; 및 상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 반도체기판 상에 셀접합을 위한 불순물이 도핑되어 있는 제1도전막을 형성하는 단계; 상기 제1도전막 상에 제2도전막을 형성하는 단계; 상기 제2도전막과 제1도전막을 식각하여 트렌치에 의해 서로 분리되는 복수의 활성영역을 형성하는 단계; 상기 제1도전막의 일측 측벽에 연결되는 측벽콘택을 형성하는 단계; 및 상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판 상에 셀접합을 위한 제1불순물이 도핑되어 있는 제1도전막을 형성하는 단계; 상기 제1도전막 상에 제2도전막을 형성하는 단계; 상기 제2도전막과 제1도전막을 식각하여 트렌치에 의해 서로 분리되고 제1측벽과 제2측벽을 갖는 복수의 활성영역을 형성하는 단계; 상기 제1도전막의 제1측벽에 제2불순물을 이온주입하는 단계; 상기 제1도전막의 제2측벽에 연결되는 측벽콘택을 형성하는 단계; 및 상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립비트라인을 금속막으로 형성하므로써 저항을 낮추어 반도체장치가 소형화되더라도 동작특성 저하 없는 장치를 구현할 수 있는 효과가 있다.
그리고, 본 발명은 셀접합을 위한 불순물이 도핑된 도전막을 이용하여 셀접합을 형성하므로써 셀접합의 농도 및 접합깊이 제어가 매우 용이한 효과가 있다.
또한, 본 발명은 셀접합의 반대쪽 측벽에 카운터도핑을 실시하여 셀접합의 과도한 확산에 의한 플로팅바디효과를 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 필라 구조의 활성영역(Active pillar, 이하 '활성필라'라고 약칭함) 아래의 반도체기판에 매립되는 매립비트라인(Buried Bitline; BBL)을 금속막으로 형성한다. 아울러, 매립비트라인과 활성영역간의 오믹성콘택(Ohmic like contact)을 위해 금속실리사이드를 이용하여 단일측벽콘택(One Side Contact; OSC)을 형성한다. 위와 같이 단일측벽콘택을 이용하면 매립비트라인 사이의 분리를 위한 트렌치 공정이 필요없으므로 고집적화에 유리하다.
도 2는 본 발명의 제1실시예에 따른 반도체장치의 구조를 도시한 도면이다.
도 2를 참조하면, 제1실시예에 따른 반도체장치는 반도체기판(21) 상에서 셀접합(Cell junction)을 위한 불순물이 도핑되어 있는 제1도전막패턴(22A)과 제1도전막패턴(22A) 상의 제2도전막패턴(23A)이 적층된 복수의 활성영역(101), 활성영역(101) 중 제1도전막패턴(22A)의 일측 측벽에 연결된 측벽콘택(30), 및 측벽콘택(30)에 연결되어 복수의 활성영역(101) 사이의 트렌치(26)를 일부 매립하는 금속비트라인(Metal Bitline, 31)을 포함한다.
먼저, 활성영역(101)은 라인 형태의 필라구조이며, 제1도전막패턴(22A) 아래의 기판돌출부(21A)를 더 포함할 수 있다. 활성영역(101)의 상부에는 하드마스크막패턴(24A)이 형성되어 있다. 반도체기판(21)은 보론(Boron) 등의 P형 불순물이 도핑된 실리콘기판을 포함한다. 제1도전막패턴(22A)과 제2도전막패턴(23A)은 에피택셜막(Epitaxial layer)을 포함한다. 이에 따라 제1도전막패턴(22A)은 불순물이 도핑된 도우프드 에피택셜막(Doped epitaxial layer)이고, 제2도전막패턴(23A)은 불순물이 도핑되지 않은 언도우프드 에피택셜막(Undoped epitaxial layer)이다. 바람직하게, 제1도전막패턴(22A)과 제2도전막패턴(23A)은 실리콘에피택셜막이다. 제1도전막패턴(22A)은 인(Ph) 등의 N형 불순물(N type impurity)이 도핑된 도우프드 실리콘에피택셜막(N type impurity Doped Si epitaxial layer)이며, 제2도전막패턴(23A)은 불순물이 도핑되지 않은 언도우프드 실리콘에피택셜막(Undoped Si epitaxial layer)이다. 제1도전막패턴(22A)은 100～1500Å의 두께를 갖고, 제2도전막패턴(23A)은 1000～3000Å의 두께를 갖는다. 제1도전막패턴(22A)에 도핑되어 있는 불순물의 도핑 농도는 1E19～1E22#/cm3의 높은 도핑농도(High doping concentration)를 갖는다.
측벽콘택(30)은 활성영역 중 제1도전막패턴(22A)의 일측 측벽에서 라인 형태로 형성된다. 제1도전막패턴(22A)의 타측 측벽에는 측벽콘택이 형성되어 있지 않다. 이에 따라, 측벽콘택(30)은 단일측벽콘택(One Side Contact)이라 한다. 측벽콘택(30)은 금속실리사이드를 포함한다.
활성영역(101)의 측벽 및 반도체기판(21) 상에는 측벽산화막(27)이 형성되어 있고, 반도체기판(21)을 포함한 전면에 라이너질화막(28)이 형성되어 있다. 측벽콘택(30)을 위해 라이너질화막(28)과 측벽산화막(27)은 활성영역(101)의 일측 측벽에서 일부 제거된다.
금속비트라인(31)은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 금속비트라인(31)은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다. 금속비트라인(31)은 측벽콘택(30)과 연결되면서 이웃하는 활성영역과는 측벽산화막(27) 및 라이너질화막(28)에 의해 절연된다.
도 2에 따르면, 활성영역(101)은 불순물이 도핑되어 있는 제1도전막패턴(22A)을 포함하므로, 금속비트라인(31)과 전기적으로 연결되는 셀접합을 제공한다. 금속비트라인(31)이 금속막으로 형성되므로 저항이 낮고, 매립구조를 가지므로 매립비트라인(Buried Bitline; BBL)이 된다. 아울러, 금속비트라인(31)과 활성영역의 제1도전막패턴(22A)간의 오믹성콘택(Ohmic like contact)은 금속실리사이드를 이용하여 측벽콘택(30)을 통해 얻는다.
도 3a 내지 도 3f는 도 2에 도시된 반도체장치의 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21) 상에 불순물이 도핑된(Doped) 제1도전막(22)과 불순물이 도핑되지 않은(Undoped) 제2도전막(23)을 적층한다. 반도체기판(21)은 보론(Boron) 등의 P형 불순물이 도핑된 실리콘기판을 포함한다. 제1도전막(23)과 제2도전막(23)은 에피택셜막(Epitaxial layer)을 포함한다. 이에 따 라 제1도전막(22)은 불순물이 도핑된 도우프드 에피택셜막(Doped epitaxial layer)이고, 제2도전막(23)은 불순물이 도핑되지 않은 언도우프드 에피택셜막(Undoped epitaxial layer)이다. 바람직하게, 제1도전막(22)과 제2도전막(23)은 실리콘에피택셜막이다. 제1도전막(22)은 인(Ph) 등의 N형 불순물(N type impurity)이 도핑된 도우프드 실리콘에피택셜막(N type impurity Doped Si epitaxial layer)이며, 제2도전막(23)은 불순물이 도핑되지 않은 언도우프드 실리콘에피택셜막(Undoped Si epitaxial layer)이다. 제1도전막(22)은 100～1500Å의 두께를 갖고, 제2도전막(23)은 1000～3000Å의 두께를 갖는다.
상술한 제1도전막(22)과 제2도전막(23)의 적층구조는 후속 식각공정에 의해 활성영역이 되며, 특히 제1도전막(22)은 셀접합(Cell junction)이 되는 막이다. 셀접합으로 기능하기 위해 제1도전막(22)에 도핑되어 있는 불순물의 도핑 농도는 1E19～1E22#/cm3의 높은 도핑농도(High doping concentration)를 갖는다.
도 3b에 도시된 바와 같이, 제2도전막(23) 상에 하드마스크막(24)을 형성한다. 여기서, 하드마스크막(24)은 다층 구조일 수 있다. 예를 들어, 하드마스크막(24)은 하드마스크질화막(HM Nitride), 하드마스크 실리콘산화질화막(HM SiON), 하드마스크 카본막(HM Carbon layer)의 순서로 적층하여 형성할 수 있다. 하드마스크막(24)을 형성하기 전에 패드산화막(Pad oxide)을 형성할 수도 있다.
이어서, 하드마스크막(24) 상에 제1감광막패턴(25)을 형성한다. 제1감광막패턴(25)은 제1방향으로 연장된 라인-스페이스 형태(Line-Space type)로 패터닝되어 있다.
도 3c에 도시된 바와 같이, 제1감광막패턴(25)을 식각장벽으로 하여 하드마스크막(24)을 식각하여 하드마스크막패턴(24A)을 형성한다. 여기서, 하드마스크막패턴(24A)은 제1감광막패턴(25)의 형태가 전사되므로, 라인-스페이스 형태로 패터닝된다.
이어서, 감광막스트립 공정을 통해 제1감광막패턴(25)을 제거한다.
계속해서, 하드마스크막패턴(24A)을 식각장벽으로 하여 제2도전막(23), 제1도전막(22)을 식각하고, 연속해서 반도체기판(21)을 일부 식각하는 제1방향의 라인 패터닝을 진행한다.
이와 같은 제1방향의 라인패터닝에 의해 라인 형태(Line type)의 필라(Pillar) 구조를 갖는 활성영역(Active area, 101)이 복수개 형성된다. 즉, 활성영역(101)은 제1도전막패턴(22A), 제2도전막패턴(23A)의 순서로 적층된 구조를 가지며, 제1도전막패턴(22A) 아래에 얇은 두께의 기판돌출부(21A)도 포함한다.
제1방향의 라인패터닝 후에 잔류하는 하드마스크막패턴(24A)은 일부 소모된 두께를 가질 수 있다. 활성영역(101)또한 제1감광막패턴의 형태가 전사된 하드마스크막패턴(24A)에 의해 형성되므로 라인-스페이스 형태로 패터닝된다. 이에 따라, 활성영역(101) 사이에 트렌치(26)가 형성된다. 여기서, 트렌치(26)는 후속 공정에서 매립비트라인(BBL)이 매립될 트렌치로서, 'BBL 트렌치'라고도 일컫는다. 따라서, 제1방향의 라인패터닝은 'BBL 트렌치 식각' 공정이다.
BBL 트렌치 식각 공정 후에 반도체기판(21) 상에는 제1방향의 라인 형 태(Line type)로 연장된 복수개의 활성영역(101)이 구축되고, 활성영역(101) 상부에는 하드마스크막패턴(24A)이 잔류한다.
BBL 트렌치 식각이 완료된 이후에 하드마스크막패턴(24A)은 두께가 감소될 수 있다. 예를 들어, 하드마스크질화막, 하드마스크실리콘산화질화막, 하드마스크카본막의 순서로 적층된 경우에는 하드마스크질화막만 잔류할 수 있다.
상술한 바와 같은 BBL 트렌치 식각 공정에 의해 트렌치(26)에 의해 서로 분리되는 복수의 활성영역(101)이 형성된다. 활성영역(101)은 기판돌출부(21A), 제1도전막패턴(22A)과 제2도전막패턴(23A)의 순서로 적층된 구조를 포함하고, 제1도전막패턴(22A)은 불순물이 도핑되어 있으므로 셀접합막이 된다. 셀접합막은 메모리셀의 셀트랜지스터(Cell transistor)의 소스영역 및 드레인영역 중 어느 하나가 된다.
도 3d에 도시된 바와 같이, 측벽산화(Wall oxidation) 공정을 통해 활성영역 (101) 및 반도체기판(21)의 표면 상에 측벽산화막(Wall oxide, 27)을 형성한다. 측벽산화막(27)을 형성하기 위한 측벽산화 공정은 O2 또는 O2/H2 분위기에서 700～900℃의 온도하에서 진행한다.
이어서, 측벽산화막(27)이 형성된 구조의 전면에 라이너질화막(Liner nitride, 28)을 증착한다. 라이너질화막(28)은 DCS(Dichlorosilane)와 NH3의 분위기에서 600～800℃의 온도와 0.1～6Torr의 압력하에서 형성한다.
이어서, 제1도전막패턴(22A)의 어느 하나의 측벽 일부를 노출시키는 콘택영 역(29)을 개방시킨다. 여기서, 콘택영역(29)은 라인형태이다.
도 3e에 도시된 바와 같이, 콘택영역(29)에 측벽콘택(30)을 매립시킨다. 여기서, 측벽콘택(30)은 금속실리사이드를 포함할 수 있다. 예를 들어, 금속실리사이드는 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi) 등이 있다. 고온의 후속 열공정에 의한 열화를 방지하기 위해서는 열적 안정성이 더 강한 코발트실리사이드(CoSi2)를 선택하는 것이 바람직하다.
코발트실리사이드는 코발트막을 전면에 증착한 후에, 열처리를 실시하여 형성한다. 코발트실리사이드를 형성하기 위해 열처리는 적어도 2회 실시할 수 있다. 먼저, 500℃ 정도의 급속열처리(rapid thermal anneal; RTA) 공정을 진행하여 콘택영역의 노출 부위에 'CoSi' 상의 코발트실리사이드를 형성시킨다. 이어서, 700℃ 정도의 급속열처리를 진행하여 'CoSi'를 'CoSi2' 상으로 변환시킨다. 이어서, 미반응 코발트막을 제거한다. 미반응 코발트막은 2차 급속열처리 이전에 제거할 수도 있다.
상술한 바에 따르면, 측벽콘택(30)은 활성영역(101)의 일측 측벽에서만 형성되는 단일 측벽콘택(One side contact) 구조이고, 활성영역(101) 중 셀접합막인 제1도전막패턴(22A)에 접촉한다.
도 3f에 도시된 바와 같이, 이웃하는 활성영역(101) 사이의 트렌치(26)를 일부 매립하면서 측벽콘택(30)에 연결되는 금속비트라인(31)을 형성한다.
금속비트라인(31)의 형성 방법은 다음과 같다.
측벽콘택(30)이 형성된 구조의 전면에 도전막을 증착한다. 이때, 도전막은 활성영역 사이의 트렌치를 갭필하도록 전면에 증착한다. 도전막은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 도전막은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다. 이어서, 측벽콘택(30)에 접하는 높이까지 도전막을 제거한다. 이에 따라, 측벽콘택(30)에 접촉하는 금속비트라인(31)이 형성된다. 여기서, 금속비트라인(31)은 활성영역(101)과 나란히 배열되며, 활성영역(101)과 금속비트라인(31)은 측벽콘택(30)을 통해 전기적으로 연결된다. 활성영역(101)과 금속비트라인(31)은 제1방향(first direction)으로 연장(extend)된다고 가정한다.
위와 같이, 금속비트라인(31)이 금속막으로 형성되므로 저항이 낮고, 또한 활성영역(101) 사이의 트렌치(26) 내부를 일부 매립하는 형태가 되므로 매립비트라인이 된다. 그리고, 본 발명은 종래기술과 다르게 매립비트라인을 분리시키기 위한 트렌치 공정이 필요없다. 즉, 본 발명의 금속비트라인(31)은 이웃하는 활성영역 중 어느 하나의 활성영역에는 측벽콘택(30)을 통해 전기적으로 연결되나 다른 하나의 활성영역에는 라이너질화막(28)과 같은 절연막에 의해 절연되므로, 금속비트라인을 분리시키기 위한 트렌치를 형성할 필요가 없다. 이에 따라 4F2 이하의 디자인룰에 대응하여 고집적화에 유리하다.
도 4는 본 발명의 제2실시예에 따른 반도체장치의 구조를 도시한 도면이다.
도 4를 참조하면, 반도체기판(41) 상에서 제1측벽과 제2측벽을 갖고 형성된 복수의 활성영역(201), 활성영역(201)의 제1측벽에 연결된 측벽콘택(50), 및 측벽콘택(50)에 연결되어 복수의 활성영역(201) 사이의 트렌치를 일부 매립하는 금속비트라인(51)을 포함한다. 활성영역(201)은 제1측벽의 활성영역(201) 내에 형성되어 측벽콘택(50)과 연결되는 셀접합(42B), 셀접합(42B)의 확산을 방지하도록 활성영역(201)의 제2측벽쪽에 형성된 확산방지영역(42C)을 포함한다.
활성영역(201)은 라인 형태의 필라구조이며, 셀접합(42B)과 확산방지영역(42C)이 형성된 제1도전막패턴과 제1도전막패턴 상의 제2도전막패턴(43A)이 적층된 구조를 포함한다. 제1도전막패턴 아래의 기판돌출부(41A)를 더 포함할 수 있다. 활성영역(201)의 상부에는 하드마스크막패턴(44A)이 형성되어 있다. 반도체기판(41)은 보론(Boron) 등의 P형 불순물이 도핑된 실리콘기판을 포함한다. 제1도전막패턴과 제2도전막패턴(43A)은 에피택셜막(Epitaxial layer)을 포함한다. 이에 따라 제1도전막패턴은 불순물이 도핑된 도우프드 에피택셜막(Doped epitaxial layer)이고, 제2도전막패턴(43A)은 불순물이 도핑되지 않은 언도우프드 에피택셜막(Undoped epitaxial layer)이다. 바람직하게, 제1도전막패턴과 제2도전막패턴(43A)은 실리콘에피택셜막이다. 제2도전막패턴(43A)은 불순물이 도핑되지 않은 언도우프드 실리콘에피택셜막(Undoped Si epitaxial layer)이다. 제1도전막패턴은 100～1500Å의 두께를 갖고, 제2도전막패턴(43A)은 1000～3000Å의 두께를 갖는다. 제1도전막패턴에 형성되어 있는 확산방지영역(42C)은 셀접합(42B)에 도핑된 불순물과는 다른 도전형의 불순물이 카운터도핑되어 있다. 셀접합(42B)은 인(Ph) 등의 N형 불순물이 도핑되어 있고, 확산방지영역(42C)은 보론(Boron) 등의 P형 불순물이 도핑되어 있다. N형 불순물과 P형 불순물의 도핑농도는 동일하며, 예컨대, 1E19～1E22#/cm3이다.
측벽콘택(50)은 활성영역(201) 중 셀접합(42B)의 일측 측벽에서 라인 형태로 형성된다. 측벽콘택(50)은 금속실리사이드를 포함한다.
활성영역(201)의 측벽 및 반도체기판(41) 상에는 측벽산화막(47)이 형성되어 있고, 반도체기판(41)을 포함한 전면에 라이너질화막(48)이 형성되어 있다. 측벽콘택(50)을 위해 라이너질화막(48)과 측벽산화막(47)은 활성영역(201)의 일측 측벽에서 일부 제거된다.
금속비트라인(51)은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 금속비트라인(51)은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다.
도 5a 내지 도 5g는 도 4에 도시된 반도체장치의 제조 방법을 도시한 도면이다.
도 5a에 도시된 바와 같이, 반도체기판(41) 상에 불순물이 도핑된 제1도전막(42)과 불순물이 도핑되지 않은 제2도전막(43)을 적층한다. 반도체기판(41)은 보론(Boron) 등의 P형 불순물이 도핑된 실리콘기판이다. 제1도전막(42)과 제2도전막(43)은 에피택셜막(Epitaxial layer)을 포함한다. 이에 따라 제1도전막(42)은 불순물이 도핑된 도우프드 에피택셜막(Doped epitaxial layer)이고, 제2도전막(43)은 불순물이 도핑되지 않은 언도우프드 에피택셜막(Undoped epitaxial layer)이다. 바 람직하게, 제1도전막(42)과 제2도전막(43)은 실리콘에피택셜막이다. 제1도전막(42)은 인(Ph) 등의 N형 불순물이 도핑된 도우프드 실리콘에피택셜막(N type impurity Doped Si epitaxial layer)이며, 제2도전막(43)은 불순물이 도핑되지 않은 언도우프드 실리콘에피택셜막(Undoped Si epitaxial layer)이다. 제1도전막(42)은 100～1500Å의 두께를 갖고, 제2도전막(43)은 1000～5000Å의 두께를 갖는다.
상술한 제1도전막(42)과 제2도전막(43)의 적층구조는 후속 식각공정에 의해 활성영역이 되며, 특히 제1도전막(42)은 셀접합(Cell junction)이 되는 막이다. 셀접합으로 기능하기 위해 제1도전막(42)에 도핑되어 있는 불순물의 도핑농도는 1E19～1E22#/cm3의 높은 도핑농도를 갖는다.
도 5b에 도시된 바와 같이, 제2도전막(43) 상에 하드마스크막(44)을 형성한다. 여기서, 하드마스크막(44)은 다층 구조일 수 있다. 예를 들어, 하드마스크막(44)은 하드마스크질화막(HM Nitride), 하드마스크 실리콘산화질화막(HM SiON), 하드마스크 카본막(HM Carbon layer)의 순서로 적층하여 형성할 수 있다. 하드마스크막(44)을 형성하기 전에 패드산화막(Pad oxide)을 형성할 수도 있다.
이어서, 하드마스크막(44) 상에 제1감광막패턴(45)을 형성한다. 제1감광막패턴(45)은 제1방향으로 연장된 라인-스페이스 형태(Line-Space type)로 패터닝되어 있다.
도 5c에 도시된 바와 같이, 제1감광막패턴(45)을 식각장벽으로 하여 하드마스크막(44)을 식각하여 하드마스크막패턴(44A)을 형성한다. 여기서, 하드마스크막 패턴(44A)은 제1감광막패턴(45)의 형태가 전사되므로, 라인-스페이스 형태로 패터닝된다.
이어서, 감광막스트립 공정을 통해 제1감광막패턴(45)을 제거한다.
계속해서, 하드마스크막패턴(44A)을 식각장벽으로 하여 제2도전막(43), 제1도전막(42)을 식각하고, 연속해서 반도체기판(41)을 일부 식각하는 제1방향의 라인 패터닝을 진행한다.
이와 같은 제1방향의 라인패터닝에 의해 라인 형태(Line type)의 필라 구조를 갖는 활성영역(Active area, 201)이 복수개 형성된다. 즉, 활성영역(201)은 제1도전막패턴(42A), 제2도전막패턴(43A)의 순서로 적층된 구조를 가지며, 제1도전막패턴(42A) 아래에 얇은 두께의 기판돌출부(41A)도 포함한다.
제1방향의 라인패터닝 후에 잔류하는 하드마스크막패턴(44A)은 일부 소모된 두께를 가질 수 있다. 활성영역또한 제1감광막패턴의 형태가 전사된 하드마스크막패턴(44A)에 의해 형성되므로 라인-스페이스 형태로 패터닝된다. 이에 따라, 활성영역(201) 사이에 트렌치(46)가 형성된다. 여기서, 트렌치(46)는 후속 공정에서 매립비트라인(BBL)이 매립될 트렌치로서, 'BBL 트렌치'라고도 일컫는다. 따라서, 제1방향의 라인패터닝은 'BBL 트렌치 식각' 공정이다.
BBL 트렌치 식각공정후에 반도체기판(41) 상에는 제1방향의 라인 형태(Line type)로 연장된 복수개의 활성영역(201)이 구축되고, 활성영역(201) 상부에는 하드마스크막패턴(44A)이 잔류한다.
BBL 트렌치 식각이 완료된 이후에 하드마스크막패턴(44A)은 두께가 감소될 수 있다. 예를 들어, 하드마스크질화막, 하드마스크실리콘산화질화막, 하드마스크카본막의 순서로 적층된 경우에는 하드마스크질화막만 잔류할 수 있다.
상술한 바와 같은 BBL 트렌치 식각 공정에 의해 트렌치(46)에 의해 서로 분리되는 복수의 활성영역(Active area, 201)이 형성된다. 활성영역(201)은 기판돌출부(41A),제1도전막패턴(42A)과 제2도전막패턴(43A)의 순서로 적층된 구조를 포함한다. 이하, 활성영역(201)은 제1측벽과 제2측벽을 갖는다고 가정하며, 제1측벽은 후속의 측벽콘택이 접촉되는 측벽이고, 제2측벽은 후속 카운터도핑이 진행되는 측벽이다.
도 5d에 도시된 바와 같이, 카운터도핑(Counter doping, 202)을 실시한다.
카운터도핑(202)은 보론(B) 또는 이불화보론(BF2) 등의 P형 불순물을 이용하여 진행한다. 도핑에너지는 0.1～5keV로 하고, 도즈는 제1도전막패턴(42A)에 도핑되어 있는 불순물의 농도와 동일한 도즈를 사용한다. 예컨대, 제1도전막패턴(42A)에 도핑된 불순물의 농도가 1E19～1E22#/cm3을 가지므로, 카운터도핑시 도즈는 1E19～1E22#/cm3로 한다. 카운터도핑(202)은 제1도전막패턴(42A)의 제2측벽에 진행하기 위해 소정각도(α)의 틸트이온주입(Tilt implant) 방식을 사용한다. 틸트이온주입을 진행할 때, 하드마스크막패턴(44A)에 의해 새도우효과(Shadow effect)가 발생하고 이에 따라 카운터도핑이 진행되는 제2측벽의 반대쪽 제1측벽은 도핑이 진행되지 않는다.
카운터도핑(202)을 통해 플로팅바디효과(Floating body effect)를 방지할 수 있다. 즉, 제1도전막패턴(42A)이 셀접합으로 기능할 때, 제1도전막패턴(42A)에 도핑되어 있는 불순물의 과도한 확산에 의한 플로팅바디효과를 방지하기 위해 제1도전막패턴(42A) 중 후속의 측벽콘택이 접촉되는 측벽의 반대쪽 측벽에 미리 카운터도핑(202)을 실시한다.
위와 같은 카운터도핑(202)에 의해 제1도전막패턴에는 확산방지영역(42C)이 형성되고, 카운터도핑(202)이 진행되지 않은 제1도전막패턴의 나머지 부분은 셀접합(42B)이 된다.
도 5e에 도시된 바와 같이, 측벽산화(Wall oxidation) 공정을 통해 활성영역 및 반도체기판(41)의 표면 상에 측벽산화막(Wall oxide, 47)을 형성한다. 측벽산화막(47)을 형성하기 위한 측벽산화 공정은 O2 또는 O2/H2 분위기에서 700～900℃의 온도하에서 진행한다.
이어서, 측벽산화막(47)이 형성된 구조의 전면에 라이너질화막(Liner nitride, 48)을 증착한다. 라이너질화막(48)은 DCS(Dichlorosilane)와 NH3의 분위기에서 600～800℃의 온도와 0.1～6Torr의 압력하에서 형성한다.
이어서, 셀접합(42B)을 노출시키는 콘택영역(49)을 개방시킨다. 콘택영역(49)을 개방시키는 공정은 후술하기로 한다.
도 5f에 도시된 바와 같이, 콘택영역(49)에 측벽콘택(50)을 매립시킨다. 여기서, 측벽콘택(50)은 금속실리사이드를 포함할 수 있다. 예를 들어, 금속실리사이드는 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi) 등 이 있다. 고온의 후속 열공정에 의한 열화를 방지하기 위해서는 열적 안정성이 더 강한 코발트실리사이드(CoSi2)를 선택하는 것이 바람직하다.
코발트실리사이드는 코발트막을 전면에 증착한 후에, 열처리를 실시하여 형성한다. 코발트실리사이드를 형성하기 위해 열처리는 적어도 2회 실시할 수 있다. 먼저, 500℃ 정도의 급속열처리(rapid thermal anneal; RTA) 공정을 진행하여 콘택영역의 노출 부위에 'CoSi' 상의 코발트실리사이드를 형성시킨다. 이어서, 700℃ 정도의 급속열처리를 진행하여 'CoSi'를 'CoSi2' 상으로 변환시킨다. 이어서, 미반응 코발트막을 제거한다. 미반응 코발트막은 2차 급속열처리 이전에 제거할 수도 있다.
상술한 바에 따르면, 측벽콘택(50)은 활성영역의 일측 측벽에서만 형성되는 단일 측벽콘택(One side contact) 구조이고, 셀접합(42B)에 접촉한다.
도 5g에 도시된 바와 같이, 이웃하는 활성영역(201) 사이의 트렌치(46)를 일부 매립하면서 측벽콘택(50)에 연결되는 금속비트라인(51)을 형성한다.
금속비트라인(51)의 형성 방법은 다음과 같다.
측벽콘택(50)이 형성된 구조의 전면에 도전막을 증착한다. 이때, 도전막은 활성영역 사이의 트렌치를 갭필하도록 전면에 증착한다. 도전막은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 도전막은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다.
이어서, 측벽콘택(50)에 접하는 높이까지 도전막을 제거한다. 이에 따라, 측 벽콘택(50)에 접촉하는 금속비트라인(51)이 형성된다. 여기서, 금속비트라인(51)은 활성영역(201)과 나란히 배열되며, 활성영역(201)과 금속비트라인(51)은 측벽콘택(50)을 통해 전기적으로 연결된다. 활성영역(201)과 금속비트라인(51)은 제1방향(first direction)으로 연장(extend)된다고 가정한다.
위와 같이, 금속비트라인(51)이 금속막으로 형성되므로 저항이 낮고, 또한 활성영역 사이의 트렌치(46) 내부를 일부 매립하는 형태가 되므로 매립비트라인이 된다. 그리고, 본 발명은 종래기술과 다르게 매립비트라인을 분리시키기 위한 트렌치 공정이 필요없다. 즉, 본 발명의 금속비트라인(51)은 이웃하는 활성영역 중 어느 하나의 활성영역에는 측벽콘택(50)을 통해 전기적으로 연결되나 다른 하나의 활성영역에는 라이너질화막(48)에 의해 절연되므로, 금속비트라인(51)을 분리시키기 위한 트렌치를 형성할 필요가 없다. 이에 따라 4F2 이하의 디자인룰에 대응하여 고집적화에 유리하다.
상술한 제1실시예 및 제2실시예에 따르면, 셀접합을 형성하기 위해 통상적으로 알려진 이온주입 방법을 적용하는 것이 아니라, 활성영역 중 셀접합으로 기능하는 불순물이 도핑된 제1도전막을 이용하여 형성하고 있다.
이와 같이, 이온주입방법을 적용하지 않고 불순물이 도핑된 제1도전막을 이용하면 셀접합을 원하는 위치에 형성할 수 있고, 아울러 셀접합의 농도 및 접합깊이 제어가 매우 용이하다.
도 6a 내지 도 6i는 본 발명의 실시예들의 콘택영역 형성 방법을 설명하기 위한 도면이다. 이하, 제2실시예에 따른 반도체장치에서 콘택영역의 형성 방법을 설명하기로 하며, 도 5d의 셀접합 및 확산방지영역까지 형성된 이후부터 설명하기로 한다.
도 6a에 도시된 바와 같이, 셀접합(42B) 및 확산방지영역(42C)을 형성한 이후에, 측벽산화(Wall oxidation) 공정을 통해 활성영역 및 반도체기판(21)의 표면 상에 측벽산화막(Wall oxide, 47)을 형성한다. 측벽산화막(47)을 형성하기 위한 측벽산화 공정은 O2 또는 O2/H2 분위기에서 700～900℃의 온도하에서 진행한다.
이어서, 측벽산화막(47)이 형성된 구조의 전면에 제1라이너질화막(Liner nitride, 48A)을 증착한다. 제1라이너질화막(48A)은 DCS(Dichlorosilane)와 NH3의 분위기에서 600～800℃의 온도와 0.1～6Torr의 압력하에서 형성한다.
이어서, 제1라이너질화막(48A) 상에 활성영역(201) 사이의 트렌치를 갭필하도록 제1희생막(52)을 형성한다. 여기서, 제1희생막(52)은 후속 공정이 진행된 후에 제거되는 물질로서, 예를 들어, 비정질실리콘막(Amorphous silicon)을 포함할 수 있다. 비정질실리콘막은 SiH4 분위기에서 400～600℃의 온도와 0.3～2Torr의 압력하에서 증착한다.
이어서, 하드마스크막(44A)의 표면이 드러날때까지 제1희생막을 CMP(Chmiecal Mechanical Polishing) 방법으로 평탄화한 후에 추가로 에치백을 진행하여 일정 높이를 갖도록 잔류시킨다. 이때, 제1희생막(52)의 높이는 하드마스크막패턴(44A)과 제2도전막패턴(43A)의 접촉면보다 더 높을 수 있다.
위와 같이, 에치백까지 진행하여 제1희생막(52)을 형성하면, 돌출부의 형태로 하드마스크막패턴(44A)이 돌출(Protrude)된다.
도 6b에 도시된 바와 같이, 식각장벽막(Liner oxide, 53)을 형성한다. 여기서, 식각장벽막(53)은 불순물이 도핑되지 않은 폴리실리콘막을 포함할 수 있다.
도 6c에 도시된 바와 같이, 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입(Tilt ion implantation process)한다. 이에 따라 식각장벽막 중에서 일부에 도펀트가 주입된다.
틸트이온주입(54) 공정은 반도체콘기판의 표면에 대해 소정각도(α)를 갖고 진행된다. 소정각도는 약 5～30°를 포함한다. 이온빔(Ion beam)은 하드마스크막패턴(44A)의 돌출부에 의해 일부가 새도우(Shadow)된다. 따라서, 식각장벽막의 일부(53A)는 도핑되지만 나머지(53B)는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 식각장벽막의 일부(53B)는 언도우프드로 잔류하는데, 이 부분은 하드마스크막패턴(44A)의 오른쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(54)에 의해 식각장벽막 중 하드마스크막패턴(44A)의 상부면에 형성된 부분과 하드마스크막패턴(44A)의 왼쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 식각장벽막(53A)이 된다. 나머지 도펀트가 주입되지 않은 부분은 언도우프드 식각장벽막(53B)이 된다.
도 6d에 도시된 바와 같이, 세정(Wet cleaning)을 진행하여 언도우프드 식각 장벽막(53B)을 제거한다. 여기서, 식각장벽막으로 사용된 폴리실리콘막은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘막은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘막만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘막을 선택적으로 제거한다.
위와 같이 언도우프드 식각장벽막을 제거하면, 도우프드 식각장벽막(53A)만 잔류한다.
도 6e에 도시된 바와 같이, 도우프드 식각장벽막(53A)을 식각장벽으로 하여 제1희생막(52)을 부분 식각한다. 이에 따라, 활성영역(201)의 일측 측벽에 인접하는 제1희생막(52)이 일정 깊이 식각되어 제1희생막패턴(52A)이 잔류하며, 제1희생막(52)의 식각깊이는 후속의 측벽콘택이 형성될 위치까지 조절한다.
도 6f에 도시된 바와 같이, 도우프드 식각장벽막(53A)을 제거한다. 이어서, 제1라이너질화막(48A)을 세정공정을 통해 제거한다. 이에 따라, 하드마스크막패턴(44A)의 양쪽 측벽과 상부면, 즉 하드마스크막패턴(44A)의 돌출부에 인접하는 제1라이너질화막이 모두 제거된다. 아울러, 제1라이너질화막(48B)은 제1희생막패턴(52A)과 접촉하는 형태로 잔류한다. 활성영역(201)의 측벽에 측벽산화막(47)을 잔류시키기 위해 제1라이너질화막을 제거할 때 습식세정을 적용하거나 산화막에 대해 선택비를 갖는 건식세정을 적용할 수 있다.
도 6g에 도시된 바와 같이, 남아있는 제1희생막을 모두 제거한 후에, 전면에 제2희생막(55)을 갭필한다. 여기서, 제2희생막(55)은 비정질실리콘막을 포함할 수 있다.
이어서, CMP 등의 방법을 이용하여 하드마스크막패턴(44A)의 표면이 노출될때까지 제2희생막을 평탄화하고, 연속해서 일정 높이가 잔류하도록 에치백한다. 그 결과, 제2희생막(55)이 일정 높이를 갖고 잔류하며, 특히 제2희생막(55)의 잔류 높이는 후속의 측벽콘택이 형성될 공간을 한정하는 높이가 된다.
도 6h에 도시된 바와 같이, 전면에 제2라이너질화막(48C)을 형성한 후, 제2희생막(55)의 표면이 노출되도록 선택적으로 식각한다. 이에 따라, 활성영역(201)의 측벽에는 측벽산화막(47)과 제2라이너질화막(48C)의 이중 절연막 구조가 형성된다. 제2희생막(55)이 위치하는 측벽콘택 예정지역에서는 활성영역(201)과 제2희생막(55) 사이에 측벽산화막(47)만 존재한다. 하드마스크막패턴(44A)의 측벽에서는 제2라이너질화막(48C)의 단일 절연막 구조가 형성된다. 제2라이너질화막(48C)은 DCS(Dichlorosilane)와 NH3의 분위기에서 600～800℃의 온도와 0.1～6Torr의 압력하에서 형성한다.
이어서, 제2희생막을 제거한다. 이에 따라, 활성영역(201)의 일측 측벽(One side)의 일부에 라인형태의 오프닝(Line type opening, 56)이 개방된다.
여기서, 오프닝(56)은 제1라이너질화막(48B)과 제2라이너질화막(48C) 사이의 제2희생막이 제거된 공간이며, 이 오프닝(56)의 선폭은 셀접합(42B)의 높이와 동일할 수 있다.
도 6i에 도시된 바와 같이, 오프닝에 의해 노출되어 있는 측벽산화막(47)을 선택적으로 제거한다. 이에 따라, 활성영역(201)의 일측 측벽, 즉 셀접합(42B)을 라인형태로 노출시키는 콘택영역(57)이 형성된다. 콘택영역(57)을 형성하기 위해 측벽산화막(47)은 세정을 통해 제거될 수 있다. 예를 들어, HF, BOE 등을 이용하여 습식세정하면 주변의 라이너질화막들을 손상시키지 않고 측벽산화막을 선택적으로 제거할 수 있다. 콘택영역(57)은 도 5e의 콘택영역(49)에 상응한다.
(비교예)
도 7은 이온주입방법에 의한 셀접합 형성 방법을 도시한 도면이다.
도 7을 참조하면, 하드마스크막(62)을 이용하여 반도체기판(61)을 일정깊이 식각하여 복수의 활성영역(63)을 형성한다. 이어서, 측벽산화공정을 통해 측벽산화막(64)을 형성한 후, 활성영역(63)의 전면을 덮는 라이너질화막(65)을 형성한다. 활성영역(63)의 일측 측벽을 노출시키도록 콘택영역을 개방시킨 후에 셀접합(67A)을 형성하기 위한 이온주입(66)을 진행한다. 이때, 이온주입(66)은 활성영역의 일측 측벽에만 셀접합(67A)을 형성하기 위해 틸트이온주입(Tilt implant)을 적용한다.
도 7을 참조하면, 활성영역(63)의 일측 측벽에만 셀접합(67A)을 형성하기 위해 틸트 이온주입(Tilt implant)을 적용할 수 있다.
이와 같이, 틸트이온주입을 통해 활성영역(63)의 일측 측벽에만 셀접합(67A)을 형성해야 하므로 틸트 각도가 필요하며, 틸트 이온주입시 새도우효과(Shadow effect)에 의해 셀접합이 원하는 위치에 형성되지 못하는 문제가 있다.
즉, 틸트 이온주입시 인접한 활성영역(63) 및 하드마스크막(62)에 의한 새도 우효과에 의해 원하는 위치에 셀접합(67A)이 형성되지 않고 아랫쪽(67B)으로 치우치게 된다.
또한, 틸트이온주입방식을 이용하더라도 활성영역(63)의 높이가 높고 활성영역(63) 사이의 간격이 좁기 때문에 셀접합을 용이하게 형성하기가 어렵다.
상술한 비교예와 같이 틸트이온주입방식을 이용하여 셀접합을 형성할 수도 있으나, 셀접합을 원하는 위치에 형성하기 어렵다.
따라서, 본 발명은 잘 알려진 이온주입방식을 이용하여 셀접합을 형성하는 것이 아니라, 셀접합을 위한 불순물이 도핑되어 있는 도전막을 이용한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 반도체장치의 구조를 도시한 도면.
도 3a 내지 도 3f는 도 2에 도시된 반도체장치의 제조 방법을 도시한 도면.
도 4는 본 발명의 제2실시예에 따른 반도체장치의 구조를 도시한 도면.
도 5a 내지 도 5g는 도 4에 도시된 반도체장치의 제조 방법을 도시한 도면.
도 6a 내지 도 6i는 본 발명의 제2실시예의 콘택영역 형성 방법을 도시한 도면.
도 7은 이온주입방법에 의한 셀접합 형성 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체콘기판 21A : 기판돌출부
22A : 제1도전막패턴 23A : 제2도전막패턴
24A : 하드마스크막패턴 27 : 측벽산화막
28 : 라이너질화막 30 : 측벽콘택
31 : 금속비트라인

Claims (40)

  1. 셀접합을 위한 불순물이 도핑되어 있는 도전막패턴을 구비하고 트렌치에 의해 서로 분리된 복수의 활성영역;
    상기 활성영역의 도전막패턴의 일측 측벽에 연결된 측벽콘택; 및
    상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 활성영역은,
    상기 도전막패턴 상에 형성된 언도우프드 도전막패턴을 더 포함하는 반도체장치.
  3. 제1항에 있어서,
    상기 도전막패턴은 실리콘에피택셜막을 포함하는 반도체장치.
  4. 제1항에 있어서,
    상기 도전막패턴에 도핑되어 있는 불순물은 N형 불순물을 포함하는 반도체장치.
  5. 제1항에 있어서,
    상기 도전막패턴에 도핑되어 있는 불순물은 인(Ph)을 포함하는 반도체장치.
  6. 제1항에 있어서,
    상기 도전막패턴에 도핑되어 있는 불순물의 도핑농도는 1E19～1E22#/cm3인 반도체장치.
  7. 제1항에 있어서,
    상기 활성영역은 라인 형태의 필라구조이며, 상기 측벽콘택은 상기 도전막패턴의 일측 측벽에서 라인형태로 형성된 반도체장치.
  8. 제1항에 있어서,
    상기 측벽콘택은 금속실리사이드를 포함하는 반도체장치.
  9. 제1항에 있어서,
    상기 트렌치 표면 상에 형성되어 상기 금속비트라인과 이웃하는 활성영역 사이를 절연시키는 절연막을 더 포함하는 반도체장치.
  10. 트렌치에 의해 서로 분리되며 제1측벽과 제2측벽을 갖는 복수의 활성영역;
    상기 제1측벽에 연결된 측벽콘택;
    상기 제1측벽의 활성영역 내에 형성되어 상기 측벽콘택과 연결되는 셀접합;
    상기 셀접합의 확산을 방지하도록 상기 제2측벽의 활성영역 내에 형성되어 상기 셀접합과 접하는 확산방지영역; 및
    상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인
    을 포함하는 반도체장치.
  11. 제10항에 있어서,
    상기 확산방지영역은 상기 셀접합에 도핑된 불순물과는 다른 도전형의 불순물이 카운터도핑되어 있는 반도체장치.
  12. 제10항에 있어서,
    상기 셀접합은 N형 불순물이 도핑되어 있고, 상기 확산방지영역은 P형 불순물이 도핑되어 있는 반도체장치.
  13. 제12항에 있어서,
    상기 N형 불순물과 P형 불순물의 농도는 1E19～1E22#/cm3인 반도체장치.
  14. 제10항에 있어서,
    상기 트렌치 표면 상에 형성되어 상기 금속비트라인과 이웃하는 활성영역 사이를 절연시키는 절연막을 더 포함하는 반도체장치.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 활성영역은 상기 셀접합과 확산방지영역이 형성된 제1도전막패턴과 상기 제1도전막패턴 상의 언도우프드 제2도전막패턴이 적층된 구조를 포함하는 반도체장치.
  16. 제15항에 있어서,
    상기 제1도전막패턴과 제2도전막패턴은 실리콘에피택셜막을 포함하는 반도체장치.
  17. 제15항에 있어서,
    상기 활성영역은 라인 형태의 필라구조이며, 상기 측벽콘택은 상기 활성영역 중 제1도전막패턴의 일측 측벽에서 라인형태로 형성된 반도체장치.
  18. 제10항에 있어서,
    상기 측벽콘택은 금속실리사이드를 포함하는 반도체장치.
  19. 반도체기판 상에 셀접합을 위한 불순물이 도핑되어 있는 제1도전막을 형성하는 단계;
    상기 제1도전막 상에 제2도전막을 형성하는 단계;
    상기 제2도전막과 제1도전막을 식각하여 트렌치에 의해 서로 분리되는 복수의 활성영역을 형성하는 단계;
    상기 제1도전막의 일측 측벽에 연결되는 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  20. 제19항에 있어서,
    상기 제2도전막은 언도우프드 도전막을 포함하는 반도체장치 제조 방법.
  21. 제19항에 있어서,
    상기 제1도전막과 제2도전막은 실리콘에피택셜막을 포함하는 반도체장치 제조 방법.
  22. 제19항에 있어서,
    상기 제1도전막은 N형 도전형 불순물이 도핑되어 있는 반도체장치 제조 방법.
  23. 제22항에 있어서,
    상기 N형 도전형 불순물은 인(Ph)을 포함하는 반도체장치 제조 방법.
  24. 제19항에 있어서,
    상기 제1도전막에 도핑되어 있는 불순물의 도핑농도는 1E19～1E22#/cm3인 반도체장치 제조 방법.
  25. 제19항에 있어서,
    상기 활성영역은 라인 형태의 필라구조로 형성하며, 상기 측벽콘택은 상기 제1도전막의 일측 측벽에서 라인형태로 형성되는 반도체장치 제조 방법.
  26. 제19항에 있어서,
    상기 측벽콘택은 금속실리사이드를 포함하는 반도체장치 제조 방법.
  27. 제19항에 있어서,
    상기 제1도전막의 일측 측벽에 연결되는 측벽콘택을 형성하는 단계는,
    상기 활성영역을 덮는 절연막을 형성하는 단계;
    상기 활성영역 중 제1도전막의 일측 측벽을 노출시키는 콘택영역을 형성하는 단계; 및
    상기 콘택영역에 상기 측벽콘택을 매립시키는 단계
    를 포함하는 반도체장치 제조 방법.
  28. 반도체기판 상에 셀접합을 위한 제1불순물이 도핑되어 있는 제1도전막을 형성하는 단계;
    상기 제1도전막 상에 제2도전막을 형성하는 단계;
    상기 제2도전막과 제1도전막을 식각하여 트렌치에 의해 서로 분리되고 제1측벽과 제2측벽을 갖는 복수의 활성영역을 형성하는 단계;
    상기 제1도전막의 제1측벽에 제2불순물을 이온주입하는 단계;
    상기 제1도전막의 제2측벽에 연결되는 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  29. 제28항에 있어서,
    상기 제2불순물을 이온주입하는 단계는, 카운터도핑(Counter doping)을 이용하는 반도체장치 제조 방법.
  30. 제28항에 있어서,
    상기 제1불순물은 N형 불순물을 포함하고, 상기 제2불순물은 P형 불순물을 포함하는 반도체장치 제조 방법.
  31. 제28항에 있어서,
    상기 제1불순물은 인(Ph)을 포함하는 반도체장치 제조 방법.
  32. 제28항에 있어서,
    상기 제2불순물은 보론(B) 또는 이불화보론(BF2)을 포함하는 반도체장치 제조 방법.
  33. 제28항에 있어서,
    상기 제2불순물을 이온주입하는 단계는,
    상기 제1불순물의 도핑농도와 동일한 도즈로 실시하는 반도체장치 제조 방법.
  34. 제28항에 있어서,
    상기 제1불순물의 도핑농도는 1E19～1E22#/cm3인 반도체장치 제조 방법.
  35. 제28항 내지 제34항 중 어느 한 항에 있어서,
    상기 제2불순물을 이온주입하는 단계는,
    틸트이온주입(Tilt implant) 방식을 이용하는 반도체장치 제조 방법.
  36. 제35항에 있어서,
    상기 틸트이온주입 방식 이용시, 도핑에너지는 0.1～5keV로 하는 반도체장치 제조 방법.
  37. 제28항에 있어서,
    상기 제1도전막과 제2도전막은 실리콘에피택셜막을 포함하는 반도체장치 제조 방법.
  38. 제28항에 있어서,
    상기 활성영역은 라인 형태의 필라구조로 형성하며, 상기 측벽콘택은 상기 활성영역 중 제1도전막의 제2측벽에서 라인형태로 형성되는 반도체장치 제조 방법.
  39. 제28항에 있어서,
    상기 측벽콘택은 금속실리사이드를 포함하는 반도체장치 제조 방법.
  40. 제28항에 있어서,
    상기 제1도전막의 제2측벽에 연결되는 측벽콘택을 형성하는 단계는,
    상기 활성영역을 덮는 절연막을 형성하는 단계;
    상기 활성영역 중 제1도전막의 제2측벽을 노출시키는 콘택영역을 형성하는 단계; 및
    상기 콘택영역에 상기 측벽콘택을 매립시키는 단계
    를 포함하는 반도체장치 제조 방법.
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