CN102034792A - 具有一侧接触的半导体器件及其制造方法 - Google Patents

具有一侧接触的半导体器件及其制造方法 Download PDF

Info

Publication number
CN102034792A
CN102034792A CN2010101906091A CN201010190609A CN102034792A CN 102034792 A CN102034792 A CN 102034792A CN 2010101906091 A CN2010101906091 A CN 2010101906091A CN 201010190609 A CN201010190609 A CN 201010190609A CN 102034792 A CN102034792 A CN 102034792A
Authority
CN
China
Prior art keywords
conductive layer
impurity
active area
semiconductor device
side contacts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010101906091A
Other languages
English (en)
Other versions
CN102034792B (zh
Inventor
李镇九
李泳昊
李美梨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102034792A publication Critical patent/CN102034792A/zh
Application granted granted Critical
Publication of CN102034792B publication Critical patent/CN102034792B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种具有一侧接触的半导体器件及其制造方法。一种制造半导体器件的方法，包括：在半导体衬底上形成掺杂有杂质用于形成单元结的第一导电层；在第一导电层上形成第二导电层；通过蚀刻第二导电层和第一导电层形成多个有源区，所述多个有源区通过沟槽彼此隔离；形成侧接触，所述侧接触与有源区的第一导电层的侧壁连接；以及形成多个金属位线，每个金属位线均与侧接触连接并填充每个沟槽的一部分。

Description

具有一侧接触的半导体器件及其制造方法
相关申请
本申请要求2009年9月30日提交的韩国专利申请10-2009-0093500的优先权，通过引用将其全文并入。
技术领域
本发明的示例性实施方案涉及一种制造半导体器件的方法，更具体地，涉及一种包括一侧接触的半导体器件以及制造该半导体器件的方法。
背景技术
随着半导体器件持续微型化和正在开发30nm或20nm工艺，常规技术正在达到其极限。为了克服此困难，通过使用垂直栅极(VG)和掩埋位线(BBL)正在寻求利用4F2工艺来进一步提高晶片利用率。
图1为常规半导体器件的截面图。参照图1，多个柱结构中的每个均包括：有源柱12、垂直于衬底11延伸的硬掩模层13、包围有源柱12外壁的栅极绝缘层14和垂直栅极15。衬底11包括通过利用杂质实施离子注入工艺而形成于其中的掩埋位线16。相邻的掩埋位线16通过沟槽17彼此隔离，并且沟槽17填充有层间电介质层18。
根据图1中所示的现有技术，通过经由离子注入工艺注入掺杂剂形成掩埋位线16，每个掩埋位线16均掩埋在垂直栅极15的下部。
然而，使用这种常规技术形成的掩埋位线16具有高电阻并因此会降低运行速度。而且，常规技术需要形成用于将相邻掩埋位线16相互隔离的沟槽17，使得单元变得较大以容纳沟槽形成。然而，这种单元尺寸增加不利于高度集成。
发明内容
本发明的一个实施方案涉及一种半导体器件以及一种制造半导体器件的方法，所述半导体器件可具有电阻减小的掩埋位线。
本发明的另一实施方案涉及一种半导体器件以及一种制造半导体器件的方法，所述半导体器件可具有用于接触后续在期望位置处形成的掩埋位线的单元结，并控制掺杂深度和剂量。
根据本发明的一个实施方案，一种半导体器件包括：多个有源区，每个有源区均设置为具有掺杂有杂质用于形成单元结的导电层图案，所述多个有源区通过沟槽彼此隔离；侧接触，所述侧接触设置为与有源区的导电层图案的侧壁连接；以及金属位线，每个金属位线均设置为与侧接触连接并填充每个沟槽的一部分。
根据本发明的另一实施方案，一种半导体器件包括：多个有源区，每个有源区均设置为具有第一侧壁和第二侧壁，所述多个有源区通过沟槽彼此隔离；侧接触，所述侧接触设置为与第一侧壁连接；单元结，所述单元结形成于每个有源区的待与侧接触连接的第一侧壁的侧面上的部分处；扩散阻挡区，所述扩散阻挡区形成于每个有源区的在第二侧壁的侧面上的部分处；以及金属位线，每个金属位线均设置为与侧接触连接并填充每个沟槽的一部分。
根据本发明的另一实施方案，一种制造半导体器件的方法包括：在半导体衬底上形成掺杂有杂质用于形成单元结的第一导电层；在第一导电层上形成第二导电层；通过蚀刻第二导电层和第一导电层形成多个有源区，所述多个有源区通过沟槽彼此隔离；形成侧接触，所述侧接触与有源区的第一导电层的侧壁连接；以及形成多个金属位线，每个金属位线均与侧接触连接并填充每个沟槽的一部分。
根据本发明的另一实施方案，一种制造半导体器件的方法包括：在半导体衬底上形成掺杂有第一杂质用于形成单元结的第一导电层；在第一导电层上形成第二导电层；通过蚀刻第二导电层和第一导电层形成多个有源区，每个有源区均具有第一侧壁和第二侧壁，其中所述多个有源区通过沟槽彼此隔离；将第二杂质进行离子注入到有源区的第一侧壁的侧面上的第一导电层的部分中；在第二侧壁的侧面上形成与有源区的第一导电层连接的侧接触；以及形成多个金属位线，每个金属位线均与侧接触连接并填充每个沟槽的一部分。
附图说明
图1为常规半导体器件的截面图。
图2为说明根据本发明第一实施方案的半导体器件的透视图。
图3A到3F为说明制造图2中所示半导体器件的方法的透视图。
图4为说明根据本发明第二实施方案的半导体器件的透视图。
图5A到5G为说明制造图4中所示半导体器件的方法的透视图。
图6A到6I为说明根据本发明第二实施方案用于形成接触区的方法的透视图。
图7为说明通过离子注入工艺形成单元结的方法的透视图。
具体实施方式
以下将参照附图更详细描述本发明的示例性实施方案。然而，本发明可以以不同形式来实现而不应解释为限于本文中所阐述的实施方案。而是，提供这些实施方案以使本公开充分和完整，并使得本领域技术人员能够充分理解本发明的范围。在整个公开中，在本发明的各个附图和实施方案中，相同的附图标记表示相同的部件。
附图未必是按比例的，并且在某些情况下，将比例进行放大以清楚地说明实施方案的特征。当第一层称为在第二层“上”或者在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，而且还表示在第一层与第二层或衬底之间存在第三层的情况。
根据本发明的示例性实施方案，掩埋于柱结构的有源区下的半导体衬底中的掩埋位线(BBL)由金属层形成。而且，使用金属硅化物形成一侧接触用于掩埋位线和有源区之间的欧姆接触。利用一侧接触，形成沟槽以将掩埋位线彼此隔离的工艺是不必要的。由于沟槽形成并非必要，所以可实现高集成。
图2说明根据本发明第一实施方案的半导体器件的透视图。参照图2，根据第一实施方案的半导体器件包括：多个有源区101，每个有源区101均包括：在半导体衬底21上的掺杂有杂质用于单元结的第一导电层图案22A和在第一导电层图案22A上形成的第二导电层图案23A的堆叠结构；侧接触30，每个侧接触30均与有源区101的第一导电层图案22A的侧壁连接；以及金属位线31，每个金属位线31均与侧接触30连接并填充多个有源区101之间的每个沟槽26的部分。
有源区101形成线形柱并且每个均可包括在第一导电层图案22A下的衬底突出部21A。在有源区101上形成硬掩模层图案24A。半导体衬底21包括掺杂有P型杂质例如硼的硅衬底。第一导电层图案22A和第二导电层图案23A均可包括外延层。例如，第一导电层图案22A可为掺杂有杂质的外延层，第二导电层图案23A可为未掺杂有任何杂质的外延层。更具体地，第一导电层图案22A和第二导电层图案23A可为硅外延层。例如，第一导电层图案22A可为掺杂有N型杂质例如磷(P))的硅外延层，而第二导电层图案23A可为未掺杂有任何杂质的硅外延层。第一导电层图案22A的厚度为约
Figure GSA00000126925000041
到约
Figure GSA00000126925000042
第二导电层图案23A的厚度为约
Figure GSA00000126925000043
到约
Figure GSA00000126925000044
掺杂第一导电层图案22A的杂质的浓度可为约1×1019原子/cm3至约1×1022原子/cm3。
侧接触30在每个有源区的第一导电层图案22A的仅仅一个侧壁(没有在另一侧壁)上形成为线形。结果，侧接触30称为“一侧接触(one-side-contact)”。根据一个实施例，侧接触30可由金属硅化物形成。
在有源区101的侧壁上和半导体衬底21上形成侧壁氧化物层27，并且在半导体衬底21和侧壁氧化物层27上形成衬垫氮化物层28。为了形成侧接触30，从有源区101的侧壁部分地移除衬垫氮化物层28和侧壁氧化物层27。
金属位线3 1包括金属层例如氮化钛(TiN)和钨(W)层。例如，金属位线31可通过堆叠氮化钛和钨层(TiN/W)形成。每个金属位线31均与侧接触30连接并通过侧壁氧化物层27和衬垫氮化物层28与相邻有源区绝缘。
参照图2，由于有源区101包括第一导电层图案22A，所以有源区101提供与金属位线31电连接的单元结。由于金属位线31由金属层形成，所以电阻相对低。而且，由于金属位线31均构成掩埋结构，所以它们变为掩埋位线(BBL)。通过包含金属硅化物的侧接触30，实现每个有源区101的第一导电层图案22A和金属位线31之间的类欧姆接触。
图3A到3F为说明制造图2中所示半导体器件的方法的透视图。参照图3A，在半导体衬底21上堆叠掺杂有杂质的第一导电层22和未掺杂有杂质的第二导电层23。半导体衬底21包括掺杂有P型杂质例如硼的硅衬底。
第一导电层22和第二导电层23均包括外延层。结果，第一导电层22为掺杂有杂质的外延层，第二导电层23为未掺杂有任何杂质的外延层。第一导电层22和第二导电层23可为硅外延层。第一导电层22可为掺杂有N型杂质例如磷(P)的硅外延层，而第二导电层23可为未掺杂有任何杂质的硅外延层。第一导电层22的厚度为约
Figure GSA00000126925000051
到约第二导电层23的厚度为约
Figure GSA00000126925000053
到约
Figure GSA00000126925000054
通过后续蚀刻工艺，第一导电层22和第二导电层23的堆叠结构成为有源区。具体地，第一导电层22为用于形成单元结的层。为了用作单元结，掺杂第一导电层22的杂质浓度可为约1×1019原子/cm3至约1×1022原子/cm3。
参照图3B，在第二导电层23上形成硬掩模层24。在此，硬掩模层24可为多层结构。例如，硬掩模层24可通过依次堆叠硬掩模(HM)氮化物层、硬掩模氧氮化硅(SiON)层和硬掩模碳层形成。形成硬掩模层24之前，可在第二导电层23上形成垫氧化物层。
然后，在硬掩模层24上形成第一光刻胶图案25。第一光刻胶图案25图案化为线-间隔型并沿第一方向延伸。
参照图3C，通过使用第一光刻胶图案25作为蚀刻阻挡来蚀刻硬掩模层24，以由此形成硬掩模层图案24A。此处，由于硬掩模层图案24A具有自第一光刻胶图案25所转移的形状，所以硬掩模层图案24A也为线-间隔形。
然后，通过实施光刻胶剥离工艺移除第一光刻胶图案25。
移除第一光刻胶图案25之后，使用硬掩模层图案24A作为蚀刻阻挡来蚀刻第二导电层23和第一导电层22，并进一步实施半导体衬底21的部分蚀刻以形成沿第一方向图案化的线。
结果，通过沿第一方向实施的线图案化工艺获得形成线形柱的多个有源区101。有源区101包括其中堆叠有第一导电层图案22A和第二导电层图案23A的堆叠结构，并还包括在第一导电层图案22A下的薄衬底突出部21A。
沿第一方向实施线图案化工艺之后，硬掩模层图案24A至少部分保留。由于有源区101也通过硬掩模层图案24A(其形状转移自第一光刻胶图案25的形状)形成，所以有源区101被图案化为线-间隔形状。结果，在有源区101之间形成沟槽26。由于沟槽26形成于在后续工艺中待形成掩埋位线的位置处，所以沟槽26也称为“BBL沟槽”。类似地，沿第一方向实施的线图案化工艺也称为‘BBL沟槽蚀刻’工艺。
由于‘BBL沟槽蚀刻’工艺，所以在半导体衬底21上形成沿第一方向以线形延伸的多个有源区101，并且硬掩模层图案24A保留在有源区101的上部上。
完成BBL沟槽蚀刻工艺之后，硬掩模层图案24A的厚度可减小。例如，当硬掩模层图案24A具有其中堆叠有硬掩模氮化物层、硬掩模氧氮化硅和硬掩模碳层的堆叠结构时，仅仅硬掩模氮化物层可保留。
通过BBL沟槽蚀刻工艺，形成通过沟槽26彼此隔离的多个有源区101。有源区101具有其中堆叠有衬底突出部21A、第一导电层图案22A和第二导电层图案23A的堆叠结构。由于第一导电层图案22A掺杂有杂质，所以其构成单元结，其中单元结为存储单元的单元晶体管的源极区和漏极区之间的任何合理和适合的结。
参照图3D，根据本发明的一个示例性实施方案，通过侧壁氧化工艺在半导体衬底21和有源区101的表面上形成侧壁氧化物层27。用于形成侧壁氧化物层27的侧壁氧化工艺在约700℃到约900℃的温度下在氧气(O2)或氧气和氢气(O2/H2)的气氛中实施。
然后，在其上形成有侧壁氧化物层27的所得衬底结构上沉积衬垫氮化物层28。衬垫氮化物层28在约0.1托到约6托的压力下在约600℃到约800℃的温度下在二氯硅烷(DCS)和氨(NH3)的气氛中形成。
然后，打开接触区29以暴露出每个第一导电层图案22A的仅仅一个侧壁的一部分。根据一个实施例，接触区29为线形。
参照图3E，接触区29填充有侧接触30。侧接触30可包括金属硅化物。金属硅化物的实例包括硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)以及任何其它合理适合的金属硅化物。为了防止在高温下实施的后续热处理期间性能发生劣化，根据一个实施例，可选择热稳定性高的硅化钴(CoSi2)。
在所得衬底结构上沉积钴层之后，通过实施热处理形成硅化钴(CoSi2)。根据一个实施例，热处理可至少实施两次以形成硅化钴(CoSi2)。首先，在约500℃的温度下实施第一快速热退火(RTA)工艺，以由此在接触区29的暴露部分中形成CoSi相的硅化钴。然后，在约700℃的温度下实施第二RTA工艺，以由此将CoSi相转变成CoSi2相。然后，移除未反应的钴层。或者，未反应的钴层可在第二RTA工艺前移除。
根据上述实施方案，侧接触30具有一侧接触结构，其中侧接触仅在每个有源区101的一个侧壁上形成，并且侧接触30与构成单元结的有源区101的第一导电层图案22A接触。
参照图3F，形成均与侧接触30连接的金属位线31以填充相邻有源区101之间的每个沟槽26的部分。
根据一个实施例，金属位线31可如下形成。在其中形成有侧接触30的所得衬底结构上沉积导电层。沉积导电层以间隙填充有源区101之间的沟槽。导电层包括金属层，例如氮化钛(TiN)层和钨(W)层。例如，导电层可通过堆叠氮化钛层和钨层(TiN/W)形成。然后，移除导电层直至足以仍与侧接触30接触的高度。结果，形成与侧接触30接触的金属位线31。在此，金属位线31设置为与有源区101平行。有源区101和金属位线31通过侧接触30电连接。根据一个实施例，有源区101和金属位线31沿第一方向延伸。
如上所述，由于金属位线31由金属层形成，所以电阻相对低。而且，由于每个金属位线31填充有源区101之间的每个沟槽26的部分，所以它们构成掩埋位线。根据本发明的一个示例性实施方案，形成沟槽以将掩埋位线彼此隔离的工艺是不必要的。例如，虽然金属位线31中的每个均通过侧接触30与两个相邻有源区101中的一个电连接，但其通过绝缘层例如衬垫氮化物层28与另一有源区101绝缘。因此，形成沟槽以将金属位线31彼此隔离是不必要的。因此，本发明实施方案的技术适于用于4F2以下设计规则的高集成。
图4为说明根据本发明第二实施方案的半导体器件的透视图。参照图4，根据第二实施方案制造的半导体器件包括：多个有源区201，每个有源区201均形成在半导体衬底41上并包括第一侧壁和第二侧壁；侧接触50，所述侧接触50与有源区201的第一侧壁连接；以及金属位线51，所述金属位线51与每个侧接触50连接并填充多个有源区201之间的每个沟槽的部分。每个有源区201均包括：单元结42B，所述单元结42B形成于第一侧壁的有源区201中并与侧接触50连接；以及扩散阻挡区42C，所述扩散阻挡区42C形成于有源区201的第  二侧壁的部分上以防止单元结42B扩散。
有源区201形成线形柱，并具有第一导电层图案和在第一导电层图案上形成的第二导电层图案43A的堆叠结构，其中第一导电层图案中形成有单元结42B和扩散阻挡区42C。有源区201可还包括在第一导电层图案下的衬底突出部41A。在有源区201的上部中形成硬掩模层图案44A。半导体衬底41包括掺杂有P型杂质例如硼的硅衬底。第一导电层图案和第二导电层图案43A均包括外延层。例如，第一导电层图案可为掺杂有杂质的外延层，第二导电层图案43A可为未掺杂有杂质的外延层。更具体地，第一导电层图案和第二导电层图案43A可为硅外延层。例如，第二导电层图案43A为未掺杂有杂质的硅外延层。第一导电层图案的厚度为约到约
Figure GSA00000126925000082
第二导电层图案43A的厚度为约
Figure GSA00000126925000083
到约
Figure GSA00000126925000084
形成于第一导电层图案中的扩散阻挡区42C具有反掺杂于其中的导电杂质，其中该导电杂质不同于掺杂单元结42B的杂质。单元结42B掺杂有N型杂质例如磷(P)，而扩散阻挡区42C掺杂有P型杂质例如硼。N型杂质和P型杂质的浓度可相同。根据一个实施例，N型杂质和P型杂质分浓度可为约1×1019原子/cm3至约1×1022原子/cm3。
侧接触50在每个有源区201的单元结42B的侧壁上形成为线形。根据一个实施例，侧接触50包括金属硅化物。
在有源区101的侧壁上和半导体衬底41上形成侧壁氧化物层47，并且在侧壁氧化物层47上形成衬垫氮化物层48。为了形成侧接触50，从有源区201的侧壁部分地移除衬垫氮化物层48和侧壁氧化物层47。
金属位线51包括金属层例如氮化钛(TiN)和钨层(W)。例如，金属位线51可通过堆叠氮化钛和钨层(TiN/W)形成。
图5A到5G为说明制造图4中所示半导体器件的方法的透视图。
参照图5A，在半导体衬底41上堆叠掺杂有杂质的第一导电层42和未掺杂有杂质的第二导电层43。半导体衬底41包括掺杂有P型杂质例如硼的硅衬底。
第一导电层42和第二导电层图案43包括外延层。结果，第一导电层42为掺杂有杂质的外延层，第二导电层43为未掺杂有杂质的外延层。第一导电层42和第二导电层43可为硅外延层。第一导电层42可为掺杂有N型杂质例如磷(P)的硅外延层，而第二导电层43可为未掺杂有杂质的硅外延层。第一导电层42的厚度为约
Figure GSA00000126925000091
到约
Figure GSA00000126925000092
第二导电层43的厚度为约
Figure GSA00000126925000093
到约
Figure GSA00000126925000094
通过后续蚀刻工艺，第一导电层42和第二导电层43的堆叠结构成为有源区。具体地，第一导电层42为用于形成单元结的层。为了用作单元结，掺杂第一导电层42的杂质浓度可为约1×1019原子/cm3至约1×1022原子/cm3。
参照图5B，在第二导电层43上形成硬掩模层44。在此，硬掩模层44可为多层结构。例如，硬掩模层44可通过依次堆叠硬掩模(HM)氮化物层、硬掩模氧氮化硅(SiON)层和硬掩模碳层形成。形成硬掩模层44之前，可在第二导电层43上形成垫氧化物层。
然后，在硬掩模层44上形成第一光刻胶图案45。第一光刻胶图案45图案化为线-间隔型并沿第一方向延伸。
参照图5C，通过使用第一光刻胶图案45作为蚀刻阻挡来蚀刻硬掩模层44，以由此形成硬掩模层图案44A。此处，由于硬掩模层图案44A的形状自第一光刻胶图案45的形状转移，所以硬掩模层图案44A也为线-间隔形。
然后，通过实施光刻胶剥离工艺移除第一光刻胶图案45。
移除第一光刻胶图案45之后，使用硬掩模层图案44A作为蚀刻阻挡来蚀刻第二导电层43和第一导电层42，然后蚀刻半导体衬底41的部分以形成沿第一方向图案化的线。
结果，通过沿第一方向实施的线图案化工艺获得形成线形柱的多个有源区201。有源区201包括其中堆叠有第一导电层图案42A和第二导电层图案43A的堆叠结构，并还包括在第一导电层图案42A下的薄衬底突出部41A。
沿第一方向实施线图案化工艺之后，硬掩模层图案44A至少部分保留。由于有源区201也通过硬掩模层图案44A(其形状转移自第一光刻胶图案45的形状)形成，所以有源区201被图案化为线-间隔形状。结果，在有源区201之间形成沟槽46。由于沟槽46形成于在后续工艺中待形成掩埋位线的位置处，所以沟槽46也称为“BBL沟槽”。类似地，沿第一方向实施的线图案化工艺也称为‘BBL沟槽蚀刻’工艺。
由于‘BBL沟槽蚀刻’工艺，所以在半导体衬底41上形成沿第一方向以线形延伸的多个有源区201，并且硬掩模层图案44A保留在有源区201的上部上。
完成BBL沟槽蚀刻工艺之后，硬掩模层图案44A的厚度可减小。例如，当硬掩模层图案44A具有其中堆叠有硬掩模氮化物层、硬掩模氧氮化硅和硬掩模碳层的堆叠结构时，仅仅硬掩模氮化物层可保留。
通过BBL沟槽蚀刻工艺，形成通过沟槽46彼此隔离的多个有源区201。有源区201具有其中堆叠有衬底突出部41A、第一导电层图案42A和第二导电层图案43A的堆叠结构。有源区201包括第一侧壁和第二侧壁，第一侧壁为与后续形成的侧接触相接触的侧壁，而第二侧壁为其上实施后续反掺杂的侧壁。
参照图5D，实施反掺杂202。反掺杂202使用P型杂质例如硼(B)或二氟化硼(BF2))实施。掺杂能量为约0.1keV到约5keV，剂量与掺杂第一导电层图案42A的杂质的浓度相同。例如，由于掺杂第一导电层图案42A的杂质的浓度为约1×1019原子/cm3至约1×1022原子/cm3，所以使用约1×1019原子/cm3至约1×1022原子/cm3的P型杂质实施反掺杂202。反掺杂202利用倾斜离子注入工艺以相对于第一导电层图案42A的第二侧壁的特定角度α实施。在倾斜离子注入期间，通过硬掩模层图案44A产生遮蔽效应(shadow effect)，并因此与其上实施反掺杂的第二侧壁相反的第一侧壁没有被掺杂。
反掺杂防止浮体效应(floating body effect)。例如，当第一导电层图案42A用作单元结时，在与后续形成的侧接触相接触的第一导电层图案42A的侧壁相反的第一导电层图案42A的侧壁上预先实施反掺杂202，以防止由掺杂第一导电层图案42A的杂质的过度扩散所导致的浮体效应。
反掺杂202在第一导电层图案42A的一部分中形成扩散阻挡区42C，未反掺杂的第一导电层图案42A的其它部分成为单元结42B。
参照图5E，根据本发明的一个示例性实施方案，通过侧壁氧化工艺在半导体衬底41和有源区201的表面上形成侧壁氧化物层47。用于形成侧壁氧化物层47的侧壁氧化工艺在约700℃到约900℃的温度下在氧气(O2)或氧气和氢气(O2/H2)的气氛中实施。
然后，在其上形成有侧壁氧化物层47的所得衬底结构上沉积衬垫氮化物层48。衬垫氮化物层48在约0.1托到约6托的压力下在约600℃到约800℃的温度下在二氯硅烷(DCS)和氨(NH3)的气氛中形成。
然后，打开接触区49以暴露出单元结42B。以下描述用于打开接触区49的工艺。
参照图5F，接触区49填充有侧接触50。侧接触50可包括金属硅化物。金属硅化物的实例包括硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)以及任何其它合理适合的金属硅化物。为了防止在高温下实施的后续热处理期间性能发生劣化，根据一个实施例，可选择热稳定性高的硅化钴(CoSi2)。
在所得衬底结构上沉积钴层之后，通过实施热处理形成硅化钴(CoSi2)。根据一个实施例，热处理可至少实施两次以形成硅化钴(CoSi2)。首先，在约500℃的温度下实施第一快速热退火(RTA)工艺，以由此在接触区49的暴露部分中形成CoSi相的硅化钴。然后，在约700℃的温度下实施第二RTA工艺，以由此将CoSi相转变成CoSi2相。然后，移除未反应的钴层。或者，未反应的钴层可在第二RTA工艺前移除。
根据上述实施方案，侧接触50具有一侧接触结构，其中侧接触仅在每个有源区201的一个侧壁上形成，并且侧接触50与单元结42B接触。
参照图5G，形成均与侧接触50连接的金属位线51以填充相邻有源区201之间的每个沟槽46的部分。
根据一个实施例，金属位线51可如下形成。在其中形成有侧接触50的所得衬底结构上沉积导电层。沉积导电层以间隙填充有源区201之间的沟槽。导电层包括金属层，例如氮化钛(TiN)层和钨(W)层。例如，导电层可通过堆叠氮化钛层和钨层(TiN/W)形成。然后，移除导电层直至足以仍与侧接触50接触的高度。结果，形成与侧接触50接触的金属位线51。在此，金属位线51设置为与有源区201平行。有源区201和金属位线51通过侧接触50电连接。根据一个实施例，有源区201和金属位线51沿第一方向延伸。
如上所述，由于金属位线51由金属层形成，所以电阻相对低。而且，由于每个金属位线51填充有源区201之间的每个沟槽46的部分，所以它们构成掩埋位线。根据本发明的一个示例性实施方案，形成沟槽以将掩埋位线彼此隔离的工艺是不必要的。例如，虽然金属位线51中的每个均通过侧接触50与两个相邻有源区201中的一个有源区201电连接，但其通过绝缘层例如衬垫氮化物层48与另一有源区201绝缘。因此，形成沟槽46以将金属位线51彼此隔离是不必要的。因此，本发明实施方案的技术适于用于4F2以下设计规则的高集成。
根据本发明的第一和第二实施方案，掺杂有杂质的第一导电层可用作有源区201的单元结42B。
当掺杂有杂质的第一导电层替代使用常规离子注入方法时，能够在期望位置处形成单元结42B，并且可易于控制单元结42B的浓度和结深度。
图6A到6I为说明根据本发明第二实施方案用于形成接触区的方法的透视图。将对形成单元结和扩散阻挡区之后的工艺进行描述。
参照图6A，在形成单元结42B和扩散阻挡区42C之后，通过侧壁氧化工艺在半导体衬底41和有源区的表面上形成侧壁氧化物层47。用于形成侧壁氧化物层47的侧壁氧化工艺在约700℃到约900℃的温度下在氧气(O2)或氧气和氢气(O2/H2)的气氛中实施。
然后，在其上形成有侧壁氧化物层47的所得衬底结构上沉积衬垫氮化物层48A。衬垫氮化物层48A在约0.1托到约6托的压力下在约600℃到约800℃的温度下在二氯硅烷(DCS)和氨(NH3)的气氛中形成。
然后，在衬垫氮化物层48A上形成第一牺牲层52以间隙填充位于有源区201之间的沟槽。在此，第一牺牲层52为后续工艺后可移除的材料。第一牺牲层52可包括非晶硅层。该非晶硅层在约0.3托到约2托的压力下在约400℃到约600℃的温度下在硅烷(SiH4)的气氛中沉积。
然后，通过化学机械研磨(CMP)方法平坦化第一牺牲层52直至暴露出硬掩模层图案44A的表面。平坦化之后，进一步实施回蚀工艺使得第一牺牲层52保留有特定高度。第一牺牲层52可高于硬掩模层图案44A和第二导电层图案43A之间的接触表面。
如上所述，当通过实施该回蚀工艺形成第一牺牲层52时，硬掩模层图案44A形成突出部。
参照图6B，形成蚀刻阻挡层53。蚀刻阻挡层53可为未掺杂有杂质的多晶硅层。
参照图6C，以特定角度实施倾斜离子注入工艺54以倾斜地注入掺杂剂离子。结果，将掺杂剂注入蚀刻阻挡层53的一部分中。
倾斜离子注入工艺54以相对于半导体衬底表面的特定角度实施。该特定角度为约5度到约30度。一些离子束被硬掩模层图案44A的突出部所遮蔽。结果，蚀刻阻挡层的部分53A被掺杂，而蚀刻阻挡层的其余部分53B保持未掺杂。离子注入的掺杂剂可为P型掺杂剂例如硼，并且用于离子注入硼的掺杂剂源可为BF2。因此，蚀刻阻挡层的部分53B保持未掺杂并与硬掩模层图案44A的右部相接触。
如上所述，通过掺杂剂的倾斜离子注入工艺54，在硬掩模层图案44A的上表面上形成的蚀刻阻挡层53的部分以及与硬掩模层图案44A的左部相接触的部分，成为掺杂有掺杂剂的蚀刻阻挡层53A。其中未注入掺杂剂的其它部分成为未掺杂的蚀刻阻挡层53B。
参照图6D，通过湿蚀刻移除未掺杂的蚀刻阻挡层53B。在此，用作第一牺牲层52的多晶硅层根据是否掺杂有掺杂剂而具有不同的蚀刻速率。具体地，未掺杂的多晶硅的湿蚀刻过程快。因此，使用具有高选择性的化学品来选择性地移除未掺杂的多晶硅，使得仅仅湿蚀刻未掺杂的多晶硅层。
当移除未掺杂的蚀刻阻挡层时，仅仅保留掺杂有掺杂剂的蚀刻阻挡层53A。
参照图6E，使用掺杂有掺杂剂的蚀刻阻挡层53A作为蚀刻阻挡蚀刻第一牺牲层52的部分。结果，与有源区201的侧壁相邻的第一牺牲层52的部分被深度蚀刻。经蚀刻的第一牺牲层用附图标记52A表示并以下称为”第一牺牲层图案52A”。蚀刻第一牺牲层52直至足以产生用于后续形成侧接触的空间的位置。
参照图6F，移除掺杂有掺杂剂的蚀刻阻挡层53A。移除掺杂有掺杂剂的蚀刻阻挡层53A之后，通过蚀刻工艺移除第一衬垫氮化物层48A。结果，移除硬掩模层图案44A的突出部上的硬掩模层图案44A的两个侧壁和上表面。第一牺牲层图案仅仅保留在与第一牺牲层图案52A接触并被遮蔽的区域中。保留的第一牺牲层图案用附图标记48B表示并以下称为”第一衬垫氮化物层图案48B”。在移除第一衬垫氮化物层48A时，可实施湿清洗工艺或者可实施相对于氧化物层具有选择性的干蚀刻工艺，以保护在有源区201的侧壁上的侧壁氧化物层47。
参照图6G，在移除全部保留的第一牺牲层图案52A之后，利用第二牺牲层55间隙填充所得衬底结构。第二牺牲层55可包括非晶硅层。
然后，通过实施化学机械抛光工艺平坦化第二牺牲层55直至暴露出硬掩模层图案44A的表面，并然后实施回蚀工艺以使第二牺牲层55保留有特定高度。结果，第二牺牲层55保留有特定高度并且保留的第二牺牲层55的高度限制后续工艺中待形成的侧接触的空间。
参照图6H，在所得衬底结构上形成第二衬垫氮化物层48C并实施选择性蚀刻工艺以暴露出第二牺牲层55的表面。结果，在有源区201的侧壁上形成侧壁氧化物层47和第二衬垫氮化物层48C的双绝缘层结构。在其中待形成侧接触的区域中，仅仅侧壁氧化物层47存在于有源区201上。在硬掩模层图案44A的侧壁上，形成第二衬垫氮化物层48C的单绝缘层结构。第二衬垫氮化物层48C在约0.1托到约6托的压力下在约600℃到约800℃的温度下在二氯硅烷(DCS)的气氛中形成。
当通过蚀刻移除该第二牺牲层55时，在每个有源区201的一侧上形成线型开口56。
在此，线型开口56为移除第一衬垫氮化物层图案48B和第二衬垫氮化物层48C之间的第二衬垫氮化物层48C的空间，并且线型开口56的线宽可与单元结42B的高度相同。
参照图6I，选择性移除通过线型开口56暴露出的侧壁氧化物层47。结果，以线型形成暴露出有源区201的侧壁的接触区57即单元结42B的侧壁。通过蚀刻工艺可移除侧壁氧化物层47以形成接触区57。例如，当使用HF或缓冲氧化物蚀刻剂(BOE)实施湿蚀刻工艺时，可选择性移除侧壁氧化物层47而不损害相邻的衬垫氮化物层。接触区57对应于图5E中所示的接触区49。
对比实施例
图7为说明通过离子注入工艺形成单元结的方法的透视图。参照图7，通过使用硬掩模层62蚀刻半导体衬底61至特定深度形成多个有源区63。然后，通过侧壁氧化工艺形成侧壁氧化物层64，并然后形成覆盖有源区63的衬垫氮化物层65。打开接触区以暴露出每个有源区63的侧壁并实施离子注入工艺66以形成单元结67A。在此，离子注入工艺66可为倾斜离子注入工艺以仅仅在有源区63的一个侧壁上形成单元结67A。
参照图7，实施倾斜离子注入工艺以仅仅在有源区63的一个侧壁上形成单元结67A。由于通过倾斜离子注入工艺仅仅在每个有源区63的一个侧壁上形成单元结67A，所以在倾斜离子注入工艺期间产生遮蔽效应，并因此在期望位置处不形成单元结67A。
因此，在倾斜离子注入期间由于相邻有源区63和硬掩模层62所导致的遮蔽效应，所以单元结67A可在比期望位置较低的位置处形成。
而且，由于有源区63相对高并且有源区63之间的空间相对窄，所以通过倾斜离子注入工艺难以在正确位置处形成单元结67A。
综合上述，根据上述对比实施例，通过倾斜离子注入工艺可形成单元结67A，但是单元结67A可能未形成于期望位置处。因此，根据本发明的一个示例性实施方案，在形成单元结67A时，单元结67A并非通过使用倾斜离子注入工艺形成，而是通过使用掺杂有杂质的导电层形成。
根据本发明的示例性实施方案，通过形成金属层的掩埋位线从而使得半导体器件具有减小的电阻，使半导体器件的操作特性不劣化。因此，可实现半导体器件的微型化。
虽然本发明对具体实施方案进行了描述，但是本领域技术人员显然可做出各种变化和改变而没有脱离由以下权利要求所限定的本发明的精神和范围。

Claims (29)

1.一种半导体器件，包括：
多个有源区，每个所述有源区均设置为具有掺杂有杂质用于形成单元结的掺杂的导电层图案，所述多个有源区通过沟槽彼此隔离；
侧接触，所述侧接触设置为与所述有源区的所述导电层图案的侧壁连接；以及
金属位线，每个所述金属位线均设置为与所述侧接触连接并填充每个沟槽的一部分。
2.如权利要求1的半导体器件，其中所述有源区还包括：在所述掺杂的导电层图案上形成的未掺杂的导电层图案。
3.如权利要求1的半导体器件，其中所述掺杂的导电层图案包括硅外延层。
4.如权利要求1的半导体器件，其中所述杂质为N型杂质。
5.如权利要求1的半导体器件，其中所述杂质以约1×1019原子/cm3至约1×1022原子/cm3的掺杂浓度进行掺杂。
6.如权利要求1的半导体器件，其中所述有源区形成线形柱，并且所述侧接触在所述掺杂的导电层图案的侧壁上形成为线形。
7.如权利要求1的半导体器件，其中所述侧接触包括金属硅化物。
8.一种半导体器件，包括：
多个有源区，每个所述有源区均设置为具有第一侧壁和第二侧壁，所述多个有源区通过沟槽彼此隔离；
侧接触，所述侧接触设置为与所述第一侧壁连接；
单元结，所述单元结形成于每个有源区的待与所述侧接触连接的所述第一侧壁的侧面上的部分处；
扩散阻挡区，所述扩散阻挡区形成于每个有源区的在所述第二侧壁的侧面上的部分处；以及
金属位线，每个所述金属位线均设置为与所述侧接触连接并填充每个沟槽的一部分。
9.如权利要求8的半导体器件，其中所述扩散阻挡区反掺杂有杂质，所述杂质不同于掺杂所述单元结的杂质。
10.如权利要求8的半导体器件，其中所述单元结掺杂有N型杂质，所述扩散阻挡区掺杂有P型杂质。
11.如权利要求10的半导体器件，其中所述N型和所述P型杂质以约1×1019原子/cm3至约1×1022原子/cm3的掺杂浓度进行掺杂。
12.如权利要求8的半导体器件，其中所述有源区具有第一导电层图案和在所述第一导电层图案上形成的第二导电层图案的堆叠结构，所述第一导电层图案中形成有所述单元结和所述扩散阻挡区。
13.如权利要求12的半导体器件，其中所述第一导电层图案和所述第二导电层图案均包括硅外延层。
14.如权利要求8的半导体器件，其中所述有源区形成线形柱，并且所述侧接触形成为待与所述单元结连接的线形。
15.如权利要求8的半导体器件，其中所述侧接触包括金属硅化物。
16.一种制造半导体器件的方法，包括：
在半导体衬底上形成掺杂有杂质用于形成单元结的第一导电层；
在所述第一导电层上形成第二导电层；
通过蚀刻所述第二导电层和所述第一导电层形成多个有源区，所述多个有源区通过沟槽彼此隔离；
形成侧接触，所述侧接触与所述有源区的所述第一导电层的侧壁连接；以及
形成多个金属位线，每个所述金属位线均与所述侧接触连接并填充每个沟槽的一部分。
17.如权利要求16的方法，其中所述第二导电层包括未掺杂的导电层。
18.如权利要求16的方法，其中所述第一导电层和所述第二导电层均包括硅外延层。
19.如权利要求16的方法，其中所述第一导电层掺杂有N型导电杂质。
20.如权利要求16的方法，其中掺杂所述第一导电层的所述杂质的掺杂浓度为约1×1019原子/cm3至约1×1022原子/cm3。
21.如权利要求16的方法，其中形成与所述第一导电层的侧壁连接的所述侧接触包括：
形成覆盖所述有源区的绝缘层；
形成暴露出所述第一导电层的侧壁的接触区；以及
利用所述侧接触填充所述接触区。
22.一种制造半导体器件的方法，包括：
在半导体衬底上形成掺杂有第一杂质用于形成单元结的第一导电层；
在所述第一导电层上形成第二导电层；
通过蚀刻所述第二导电层和所述第一导电层形成多个有源区，每个所述有源区均具有第一侧壁和第二侧壁，其中所述多个有源区通过沟槽彼此隔离；
将第二杂质进行离子注入到所述有源区的所述第一侧壁的侧面上的第一导电层的部分中；
在所述第二侧壁的侧面上形成与所述有源区的所述第一导电层连接的侧接触；以及
形成多个金属位线，每个所述金属位线均与所述侧接触连接并填充每个沟槽的一部分。
23.如权利要求22的方法，其中将所述第二杂质进行离子注入到所述有源区的所述第一侧壁的侧面上的第一导电层的部分中使用反掺杂工艺实施。
24.如权利要求22的方法，其中所述第一杂质包括N型杂质，所述第二杂质包括P型杂质。
25.如权利要求22的方法，其中将所述第二杂质进行离子注入到所述有源区的所述第一侧壁的侧面上的第一导电层的部分中以与所述第一杂质的掺杂浓度相同的剂量实施。
26.如权利要求22的方法，其中所述第一杂质以约1×1019原子/cm3至约1×1022原子/cm3的掺杂浓度进行掺杂。
27.如权利要求22的方法，其中将所述第二杂质进行离子注入到所述有源区的所述第一侧壁的侧面上的第一导电层的部分中通过倾斜离子注入工艺实施。
28.如权利要求27的方法，其中在所述倾斜离子注入工艺期间的掺杂能量为约0.1keV到约5keV。
29.如权利要求22的方法，其中所述第一导电层和所述第二导电层均包括硅外延层。
CN201010190609.1A 2009-09-30 2010-05-27 具有一侧接触的半导体器件及其制造方法 Active CN102034792B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2009-0093500 2009-09-30
KR20090093500A KR101164955B1 (ko) 2009-09-30 2009-09-30 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법

Publications (2)

Publication Number Publication Date
CN102034792A true CN102034792A (zh) 2011-04-27
CN102034792B CN102034792B (zh) 2016-03-23

Family

ID=43779334

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010190609.1A Active CN102034792B (zh) 2009-09-30 2010-05-27 具有一侧接触的半导体器件及其制造方法

Country Status (4)

Country Link
US (4) US8349690B2 (zh)
KR (1) KR101164955B1 (zh)
CN (1) CN102034792B (zh)
TW (1) TWI543324B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102867828A (zh) * 2011-07-04 2013-01-09 海力士半导体有限公司 具有掩埋位线的半导体器件及其制造方法
CN103904115A (zh) * 2012-12-24 2014-07-02 爱思开海力士有限公司 具有埋设的金属硅化物层的半导体器件及其制造方法
CN103985697A (zh) * 2013-02-07 2014-08-13 旺宏电子股份有限公司 互连接触结构及其制造方法
CN104934414A (zh) * 2014-03-18 2015-09-23 瑞昱半导体股份有限公司 半导体元件及其制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101096184B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법
US8372755B2 (en) * 2010-01-13 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multilayer hard mask
KR101133692B1 (ko) * 2010-07-07 2012-04-19 에스케이하이닉스 주식회사 이온주입을 이용한 마스킹막 형성 방법 및 그를 이용한 반도체장치 제조 방법
KR101133701B1 (ko) * 2010-09-10 2012-04-06 주식회사 하이닉스반도체 매립비트라인을 구비한 반도체장치 제조 방법
KR101172272B1 (ko) * 2010-12-30 2012-08-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 제조 방법
KR20120097663A (ko) * 2011-02-25 2012-09-05 에스케이하이닉스 주식회사 반도체 장치의 매립 비트라인 제조 방법
TWI456699B (zh) * 2011-06-08 2014-10-11 Winbond Electronics Corp 位元線結構及其製造方法
KR20130047409A (ko) * 2011-10-31 2013-05-08 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
KR20130055983A (ko) * 2011-11-21 2013-05-29 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20140003206A (ko) * 2012-06-29 2014-01-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체 장치 및 그 제조방법
KR102110464B1 (ko) * 2013-11-25 2020-05-13 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
CN104681607B (zh) * 2013-11-29 2017-11-14 中芯国际集成电路制造(上海)有限公司 一种FinFET器件及其制造方法
KR102198857B1 (ko) * 2014-01-24 2021-01-05 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
US10804148B2 (en) * 2017-08-25 2020-10-13 International Business Machines Corporation Buried contact to provide reduced VFET feature-to-feature tolerance requirements
KR102471722B1 (ko) 2018-01-03 2022-11-29 삼성전자주식회사 반도체 메모리 장치
US10685865B2 (en) * 2018-07-17 2020-06-16 Varian Semiconductor Equipment Associates, Inc. Method and device for power rail in a fin type field effect transistor
US11056393B2 (en) 2018-09-27 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for FinFET fabrication and structure thereof
US11018138B2 (en) * 2019-10-25 2021-05-25 Applied Materials, Inc. Methods for forming dynamic random-access devices by implanting a drain through a spacer opening at the bottom of angled structures
KR20220040024A (ko) 2020-09-23 2022-03-30 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法
CN1836322A (zh) * 2003-08-13 2006-09-20 国际商业机器公司 垂直传输晶体管dram单元中自对准的漏极/沟道结

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19911149C1 (de) 1999-03-12 2000-05-18 Siemens Ag Integrierte Schaltungsanordnung, die eine in einem Substrat vergrabene leitende Struktur umfaßt, die mit einem Gebiet des Substrats elektrisch verbunden ist, und Verfahren zu deren Herstellung
US6593612B2 (en) * 2000-12-05 2003-07-15 Infineon Technologies Ag Structure and method for forming a body contact for vertical transistor cells
US6576944B2 (en) 2000-12-14 2003-06-10 Infineon Technologies Ag Self-aligned nitride pattern for improved process window
EP1261036A3 (en) * 2001-05-25 2004-07-28 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
US6667504B1 (en) * 2003-03-24 2003-12-23 International Business Machines Corporation Self-aligned buried strap process using doped HDP oxide
US6835967B2 (en) * 2003-03-25 2004-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor diodes with fin structure
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
KR100665852B1 (ko) 2005-08-03 2007-01-09 삼성전자주식회사 반도체 소자의 제조방법
US7838925B2 (en) * 2008-07-15 2010-11-23 Qimonda Ag Integrated circuit including a vertical transistor and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1836322A (zh) * 2003-08-13 2006-09-20 国际商业机器公司 垂直传输晶体管dram单元中自对准的漏极/沟道结
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102867828A (zh) * 2011-07-04 2013-01-09 海力士半导体有限公司 具有掩埋位线的半导体器件及其制造方法
CN102867828B (zh) * 2011-07-04 2017-04-12 海力士半导体有限公司 具有掩埋位线的半导体器件及其制造方法
CN103904115A (zh) * 2012-12-24 2014-07-02 爱思开海力士有限公司 具有埋设的金属硅化物层的半导体器件及其制造方法
CN103904115B (zh) * 2012-12-24 2019-01-18 爱思开海力士有限公司 具有埋设的金属硅化物层的半导体器件及其制造方法
CN103985697A (zh) * 2013-02-07 2014-08-13 旺宏电子股份有限公司 互连接触结构及其制造方法
CN103985697B (zh) * 2013-02-07 2016-08-24 旺宏电子股份有限公司 互连接触结构及其制造方法
CN104934414A (zh) * 2014-03-18 2015-09-23 瑞昱半导体股份有限公司 半导体元件及其制造方法
CN104934414B (zh) * 2014-03-18 2018-01-19 瑞昱半导体股份有限公司 半导体元件及其制造方法

Also Published As

Publication number Publication date
US20130102118A1 (en) 2013-04-25
CN102034792B (zh) 2016-03-23
US20160111535A1 (en) 2016-04-21
US8349690B2 (en) 2013-01-08
KR20110035687A (ko) 2011-04-06
US9728638B2 (en) 2017-08-08
TW201112378A (en) 2011-04-01
US9076864B2 (en) 2015-07-07
KR101164955B1 (ko) 2012-07-12
TWI543324B (zh) 2016-07-21
US9263575B2 (en) 2016-02-16
US20110073940A1 (en) 2011-03-31
US20130119464A1 (en) 2013-05-16

Similar Documents

Publication Publication Date Title
CN102034792B (zh) 具有一侧接触的半导体器件及其制造方法
CN102034759B (zh) 具有掩埋位线的半导体器件及其制造方法
KR101172272B1 (ko) 매립비트라인을 구비한 반도체장치 제조 방법
CN102867828B (zh) 具有掩埋位线的半导体器件及其制造方法
CN102315162B (zh) 具有侧结的半导体器件及其制造方法
US8399323B2 (en) Method for fabricating vertical channel type nonvolatile memory device
CN102082116A (zh) 使用双沟槽工艺在半导体器件中制造侧接触的方法
KR101116357B1 (ko) 반도체장치의 수직셀의 접합 형성 방법
KR101096223B1 (ko) 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 제조 방법
US8546218B2 (en) Method for fabricating semiconductor device with buried word line
CN102082095A (zh) 制造半导体器件的方法
US8928073B2 (en) Semiconductor devices including guard ring structures
KR101116356B1 (ko) 플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법
TW201203458A (en) Method for fabricating semiconductor device with side junction
KR101116335B1 (ko) 매립비트라인을 구비한 반도체 장치 및 그 제조 방법
KR101060767B1 (ko) 반도체장치의 접합 형성 방법
KR100780632B1 (ko) 반도체 소자의 컨택 플러그 형성방법
KR20120045407A (ko) 측벽접합을 구비한 반도체장치 제조 방법
KR20090106158A (ko) 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant