CN1836322A - 垂直传输晶体管dram单元中自对准的漏极/沟道结 - Google Patents

垂直传输晶体管dram单元中自对准的漏极/沟道结 Download PDF

Info

Publication number
CN1836322A
CN1836322A CNA2004800229693A CN200480022969A CN1836322A CN 1836322 A CN1836322 A CN 1836322A CN A2004800229693 A CNA2004800229693 A CN A2004800229693A CN 200480022969 A CN200480022969 A CN 200480022969A CN 1836322 A CN1836322 A CN 1836322A
Authority
CN
China
Prior art keywords
deep trench
contra
semiconductor chip
doping
angle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800229693A
Other languages
English (en)
Other versions
CN100375270C (zh
Inventor
王耕
凯文·麦克斯塔
玛丽·E.·韦伯莱特
李玉君
杜里赛蒂·奇达姆巴奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1836322A publication Critical patent/CN1836322A/zh
Application granted granted Critical
Publication of CN100375270C publication Critical patent/CN100375270C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

本发明提供了一种形成深沟槽垂直晶体管的方法。形成具有在掺杂半导体基片上的侧壁的深沟槽。半导体基片包括在其表面上的反掺杂的漏极区和在所述侧壁旁边的沟道。漏极区具有顶层面和底层面。反掺杂的源极区形成所述基片上与沟道之下的侧壁并置。栅氧化层形成在沟槽侧壁上与栅导体并置。实施使漏极区的底层面之下的栅导体凹陷的步骤，随后，在源极区之下的沟道内以与反掺杂剂的垂直方向成角度θ+δ地实施倾斜离子注入，以及在源极区之下的沟道内以与掺杂剂的垂直方向成角度θ地实施倾斜离子注入。

Description

垂直传输晶体管DRAM单元中 自对准的漏极/沟道结
技术领域
本发明涉及垂直金属氧化物半导体场效应晶体管(MOSFET)的制造，这种晶体管改善了阈值偏差并提供比已有技术中存在的器件更优越的沟道长度定标性。
背景技术
在DRAM(动态随机存取存储器)器件中，用传输MOSFET器件作为连接到电荷存储电容器上的开关。DRAM电路经常包括由称作字线的若干行和称作位线的若干列互连的存储单元阵列。通过同时激活所选择的字线和所选择的位线的组合，而实现从DRAM中的特定存储单元读取数据或将数据写到其中。将不同类型的MOSFET用于DRAM电路中。
图1A是在P-掺杂硅基片15上形成的已有技术的垂直、深沟槽、MOSFET、DRAM单元10的分解、示意性垂直截面图。单元10包括垂直MOSFET晶体管17，在该晶体管中沟道电流流动的平面平行于P-掺杂硅基片15的主表面。在单元10的右侧上，深沟槽DT已经在基片15上形成，并且为了便于示出，将深沟槽DT的右边缘和基片15从视图中排除。
沿深沟槽DT的左侧壁形成的MOSFET晶体管17包括形成在深沟槽DT的侧壁上的栅氧化层24，该氧化层与在深沟槽DT的顶部形成的栅导体(GC)16并置。电容器C在深沟槽DT的下部形成。
FET晶体管17包括漏极区D、源极区S和沟道CH。漏极区D位于基片15顶部上的N+掺杂位线扩散(XA)区26中。源极区S形成在N+掺杂电容器节点11顶部的N+掺杂外扩散区OD中，并与在深沟槽DT中形成的N+掺杂带13并置。FET晶体管17的沟道CH在P-掺杂基片15上位于沿深沟槽DT的上侧壁形成的栅氧化层24的左边，并且晶体管17的沟道区CH位于从顶部到底部的漏极区D和源极区S之间。由此，如上所述，沟道CH和栅导体16被栅氧化薄层24分开，该氧化层形成在深沟槽DT的侧壁上，并且在垂直晶体管17中，漏极区D在沟道CH的顶部，源极区S在沟道CH的底部。晶体管17在栅导体(GC)16上升到Vpp时，通过将其布线连接到GC16顶部的电连接(未示出)，而得以开通。
在这种垂直MOSFET晶体管17中，电流通过源极区S与漏极区D之间的沟道CH而与硅基片15的主(即如图1所示的水平)表面垂直。
在深沟槽D下部形成的深沟槽电容器C(包括三维结构)，用作MOSFET单元10的电荷存储电容器C。正如本领域技术人员深刻理解的，这样的深沟槽电容器C通常是通过将多种尺寸的垂直深沟槽DT蚀刻在半导体基片(例如掺杂硅基片15)内的工艺而形成的。通常，深沟槽DT的底部包含N+掺杂多晶硅，后者用作电容器C的存储节点11，并且存储节点11包括通过介电层12/44与基片15分开的电容器C的内板。深沟槽DT的底部被示出具有在图1A的底部附近切掉的中间部分。
在形成电容器C的存储节点11之前，包括电容器外板42的N+掺杂区形成在P-掺杂硅基片15的深沟槽DT中，此时DT是空的(即在通过用掺杂多晶硅填充深沟槽DT而形成存储节点11之前)。在那一刻，将来自掺杂剂源的N+掺杂剂引入空的深沟槽DT内部(具有适当掩蔽，正如本领域技术人员深刻理解的)。然后，当来自掺杂剂源的N型掺杂剂到达深沟槽DT的底部时，导致其从深沟槽DT的底部向外扩散到P-掺杂硅基片15之内。以这种方式，在深沟槽DT的下端外部形成电容器C的N+掺杂外板42，如图1A所示。
在形成外板42之后，存储节点电介质44共形薄层在深沟槽DT内部形成于深沟槽DT下部的暴露内壁上。然后，电容器存储节点11的下部形成在存储节点电介质44内部。简言之，外板42按序围绕深沟槽DT的下部、存储节点电介质44和电容器存储节点11的下部。
在存储节点电介质44的层面之上，LOCOS介电环12作为深沟槽DT外壁上的共形薄层(比存储节点电介质44厚一些)而形成在深沟槽DT中。环12比电容器C短得多，为了便于示出，它是按减小的垂直标度示出的。
电容器存储节点11的N+掺杂多晶硅填充存储节点电介质44和电容器介电环12内部的深沟槽DT，借此完成电容器C的形成。垂直沟槽晶体管例如晶体管17，能够克服平面晶体管中的定标局限性，因为晶体管17的沟道CH的沟道长度不受光刻的限定和限制。更长的沟道CH用来抑制短沟道效应的缺陷(这是平面晶体管的问题)。
在单元10的顶表面，N+掺杂位线扩散(XA)区26(是漏极区D)形成在P-掺杂硅基片15的顶表面上。位线触点28与XA区26的顶表面发生接触。
如上所示，晶体管17的源极区S包括N+掺杂埋入带外扩散区OD。此埋入带外扩散区OD是以本领域技术人员深刻理解的常规工艺，通过来自电容器存储节点11顶部的N+掺杂埋入带13的N型掺杂剂的外扩散而形成的。包括诸如硅氧化物之类的电介质的环12有助于切断从电容器存储节点11到深沟槽DT外部的埋入板42、存储节点电介质44和环12的寄生泄漏路径。沟槽项氧化(TTO)层14将电容器存储节点11与栅导体(GC)16的N+掺杂多晶硅隔离开。
图1A的垂直传输晶体管单元10提供了一种吸引人的、常规平面DRAM传输晶体管设计和定标的替换形式。如上所述，短沟道效应得以抑制，这是由于可采用不受光刻限定的更长器件有效沟道长度。驱动电流不受影响，因为两个传输晶体管17(为了便于示出，仅示出其中一个)并联使用，以驱动存储电容器C。在垂直晶体管设计中并入固有的第三尺寸，使得在设计为DRAM操作优化的DRAM传输晶体管17时具有更大的灵活性。然而，所关心的仍然是这种需要的满足。
垂直传输晶体管17的已有设计的问题之一是，具有较大的降低回写电流的基片偏置效应。为了实现较小的基片偏置效应，需要垂直于沟道CH的方向上的分级掺杂轮廓。在平面传输晶体管设计中，利用覆盖(blanket)Vt调整注入可自然实现这一点。
在图1A的垂直传输晶体管单元10中，用图1B中的注入掺杂剂32表示的类似覆盖注入导致横向均匀掺杂的实现，结果P-掺杂硅基片15具有高基片灵敏度。在图1B中，栅电极16用阵列顶部氧化物29来掩蔽，并且P-型掺杂剂32是垂直注入沟道区CH的离子，从而在其内提供Vt调整注入。掺杂剂直接垂直注入沟道区CH内并因此在横向均匀分布。
图2A表示出解决图1A和1B所示问题的已有技术的倾斜离子注入法，其中通过用离子注入法使以与垂直方向(与单元10的项表面正交)成角度θ地对角注入的硼离子32发生倾斜离子注入，而增强器件结构和Vt调整，以改善基片灵敏度和回写电流。在离子32的倾斜离子注入过程中，所示出的位线扩散(XA)区26利用掩蔽层59避免离子32的注入。
图2A表示出图1B的工艺问题的解决方案，该方案通过将P-型掺杂剂离子离子注入并通过包括N+掺杂多晶硅的凹陷栅导体16，将针对图1A的单元10实施倾斜Vt调整。在图2A中，在尝试获得所需的掺杂轮廓时，采用已有技术的方法。通过以角度θ将P-型掺杂剂的离子32倾斜离子注入部分地穿过沟道CH内栅导体GC16的凹陷多晶硅的沟道CH的角落，而将P-型掺杂剂离子32穿过凹陷R注入。为了在沟道CH中获得成功的掺杂剂轮廓，通过蚀刻掉一部分N+掺杂多晶硅填料以形成凹陷R，而将栅导体16凹陷到正确的深度。有关此方法的问题是，所注入的P-型掺杂剂32的峰位置由通过凹挖GC16的多晶硅而形成的凹陷R的深度来限定，因此该方法具有相当大的工艺偏差。与位线扩散(XA)区26的结由此不与栅导体16自对准。
理想的是，沟道CH内的P-型掺杂应该刚好在位线扩散(XA)区26与P-掺杂硅基片15之间的结25之下达到最高点，从而在横向和垂直方向上逐渐变小，如图2B和图2C的掺杂轮廓18/19所示。
参照图2B，在图2A中实施的P型掺杂剂离子的倾斜离子注入过程已经导致所注入的P型掺杂剂原子横向分散(由用水平箭头标记的实轮廓线18P’表示)之后，表示出图1A的单元10。掺杂剂原子的分散，以及掺杂剂原子在沟道CH的区域中的扩散并扩散到其左边，产生如图2B所示的P-型掺杂剂的横向分级轮廓18P’(从右到左)，并且栅氧化层24附近的右边上的峰下降到左边的低浓度。
参照图2C，还有用图2A所示工艺产生的P-型掺杂剂18P’的实线垂直分级轮廓线。在图2A中实施的掺杂剂原子的倾斜离子注入过程已经导致所注入的掺杂剂原子垂直分散并且在沟道CH的区域中扩散且在其之下以后，表示出此时的单元10，该过程产生如图2C所示的P-型掺杂剂原子的垂直分级轮廓18P’(从顶部到底部)，并且在栅氧化层24附近的右边上与XA区26的底部线25下面间隔优选距离“m”的峰下降到之上和之下的相当低的浓度。
然而，图2C还表示出由于栅导体16的凹陷太浅而导致的P-型掺杂剂18P’的分级垂直轮廓的假设虚轮廓线。如果凹陷栅导体16的实际深度在假设虚线水平30的水平(即水平40之上的距离n)，那么如图2C中的虚线曲线18P”所示，结果将是，P-型掺杂剂的垂直轮廓的最大值仅为线25之下的距离m-n，这距离XA区26的下边界25太近了。这不是所期望的，因为Vt注入太高(即距离XA区26中的漏极区D太近)，并且P-型掺杂剂将由区域26中的N+掺杂剂原子来补偿。由此，深沟槽垂直DRAM工艺由于控制栅极凹陷层面(水平)40的实际深度的问题，可面临额外的Vt偏差。
据此，由于工艺偏差，期望假设的过高栅极凹陷层面(水平)30由于工艺偏差和沟道长度定标的挑战，能够在制造过程中产生。总之，虚线栅极凹陷层面(水平)40是可接受的，但是栅极凹陷层面(水平)30在不可接受的高水平。问题是，采取什么措施才能避免这种结果。
图2D表示出所需的、在图2A所示步骤中注入的P型掺杂剂原子的浓度水平的复合“三维”轮廓18P’(垂直和水平分布)，并且栅导体16凹陷到图2A和2B中所示的水平40。该图表示出掺杂剂的所需分布。然而，这仅是因为栅导体16已经如所需的那样充分凹陷，而不象图2C和2E中的轮廓18”所示的不可接受的结果。
象图2C中那样，图2E表示出在图2A所示步骤中注入的P型掺杂剂原子的浓度水平的复合“三维”(垂直和水平分布)形式的非理想轮廓18P’，但是栅导体16凹陷到假设的虚线水平30，此时，栅极凹陷层面(水平)30处于不可接受的高水平。
如图2C和2E中的掺杂轮廓18”所示，如果GC16的GC凹陷30太浅，那么相当大部分的P-型掺杂轮廓19就通过P型掺杂剂32的扩散来补偿，从而直接导致器件的阈值电压降。在这种设计方案中，为了保持较低的子阈值泄漏电流值，设计者被迫升高额定Vt，借此降低额定驱动电流。如果额定Vt保持一样，则P-型掺杂就需要放置得更低些，以便使XA扩散的补偿最小。然而，P-型掺杂剂离子的尾部不触及带的外扩散OD，从而导致结泄漏升高。结果，由另一凹陷限定的节点扩散也需要更深些。换言之，器件的沟道长度不能进行定标，以增大驱动电流。本发明提供了一种减小Vt偏差以及使垂直沟槽MOSFET中的器件沟道长度能够进一步定标的方式。
Ramachandra Divakaruni等人的题为“垂直MOSFET”的共同受让的US 6,414,347和6,440,793描述了利用如下步骤制造垂直MOSFET结构：提供具有沉积的栅导体(GC)层的垂直MOSFETDRAM单元结构，所述GC层被平面化到重叠硅基片上的沟槽顶氧化物(TTO)的顶表面；在硅基片的顶表面之下的GC层上形成凹陷；以一个角度通过凹陷注入N-型掺杂剂种类，从而在阵列P-阱中形成掺杂袋；将氧化层沉积到凹陷内并蚀刻该氧化层，从而在凹陷的侧壁上形成间隔件；然后，将GC材料沉积到凹陷内并将GC平面化到TTO的顶表面。
Dureseti Chidambarrao等人2002年3月11日提交的序列号为10/096,219、题为“具有水平分级沟道掺杂的垂直MOSFET”的共同待审美国专利申请(Attorney Docket No.FIS9-2002-0015)，描述了用不受影响的其它器件参数显著减小的垂直MOSFET晶体管的体效应，其中垂直晶体管具有阈值注入(杂质)，该注入(杂质)其峰值在栅极处，并且具有从栅极迅速下降到具有低P-阱浓度值的高地的注入(杂质)浓度分布。在一个实施例中，采用牵涉到反掺杂的两个主体注入(杂质)，并且所用的倾斜离子注入在栅极具有设定Vt的峰和设定阱掺杂剂浓度的横向均匀的低剂量注入(杂质)。
K.McStay等人的“子100nm DRAM技术的垂直传输晶体管设计”，VLSI Technical Digest；Proceedings of 2002 Symposium on VLSITechnology，第8-3节，180-181页，2002年6月11日。
发明内容
本发明方法的一个优点是，Vt偏差由于栅极凹陷控制而大大减小。此外，此方法为垂直传输晶体管的沟道长度的定标提供了更多余地，从而确保所需的驱动电流。
按照本发明，采用与凹陷的栅导体(GC)边缘自对准的两个不同离子注入(杂质)，以形成源极结Vt调整注入(杂质)。这两个不同离子注入包括以角度θ注入的P-型掺杂剂离子和以角度θ+δ注入的N-型掺杂剂注入。由于凹陷控制而导致的Vt偏差得到抑制，并且能够使用更低的Vt调整注入(杂质)能量，由此能够进一步标度垂直传输晶体管。优选地，角度θ为约7°，θ+δ为约30°。
进一步按照本发明，提供了一种在半导体基片上形成沟槽垂直晶体管的方法，所述半导体基片具有表面和沟槽，所述沟槽具有在所述半导体基片中形成的侧壁。用掺杂剂掺杂半导体基片，反掺杂的漏极区在所述基片表面，沟道在所述侧壁旁边，所述漏极区具有顶层面和底层面，反掺杂的源极区形成在与所述沟道之下的所述侧壁共置的基片上，栅氧化层形成在所述沟槽的侧壁上，栅导体形成在所述沟槽中。该方法包括以下步骤：使栅导体凹陷到半导体基片下面；在漏极区位置之下的沟道内以与反掺杂剂的垂直方向成角度θ+δ地实施倾斜离子注入；在漏极区位置之下的沟道内以与掺杂剂的垂直方向成角度θ地实施倾斜离子注入。
优选地，栅导体的凹陷达到漏极区的底层面之下，角度θ为约7°，θ+δ为约30°，反掺杂剂选自由砷和磷构成的组，反掺杂剂包括约10keV的能量注入的砷离子，和/或深沟槽包括深沟槽电容器。
进一步按照本发明，提供了一种在半导体基片上形成深沟槽垂直晶体管的方法，所述半导体基片具有表面和沟槽，所述沟槽具有在所述半导体基片中形成的侧壁，深沟槽包括用节点、带、环和垫衬所述深沟槽的节点电介质填充的深沟槽电容器，和在半导体基片上形成围绕深沟槽的的埋入板，用掺杂剂掺杂半导体基片，反掺杂位线扩散区在所述基片表面上，沟道在所述侧壁旁边，所述位线扩散区具有顶层面和底层面，反掺杂的源极区形成在与所述沟道之下的所述侧壁共置的基片上，栅氧化层形成在所述沟槽的侧壁上，栅导体形成在所述沟槽中。该方法包括以下步骤：使栅导体凹陷到半导体基片表面之下；在漏极区位置之下的沟道内以与反掺杂剂的垂直方向成角度θ+δ地实施倾斜离子注入；以及在位线扩散区位置之下的沟道内以与掺杂剂的垂直方向成角度θ地实施倾斜离子注入。优选地，栅导体的凹陷达到位线扩散区底层面之下。
进一步按照本发明，提供了一种在半导体基片上形成深沟槽垂直晶体管的方法，所述半导体基片具有表面和深沟槽，所述深沟槽具有在所述半导体基片中形成的侧壁，位线扩散区在半导体基片表面上与其共置。该方法包括以下步骤：在掺杂的半导体基片上形成具有顶部和下部的深沟槽；在基片上形成围绕深沟槽下部的反掺杂埋入板；在深沟槽的内壁上形成作为共形薄膜的存储节点电介质层；用反掺杂的初始存储节点导体填充深沟槽；使初始存储导体凹陷；在深沟槽的暴露内壁上形成作为共形膜的介电环，该介电环凹陷到深沟槽顶部之下；用在初始存储导体之上反掺杂并与之接触的互补存储节点导体填充深沟槽；使互补存储节点导体凹陷到深沟槽中的埋入带层面；通过使掺杂剂从互补存储节点导体扩散到基片内，而形成反掺杂埋入带反掺杂外扩散；在互补存储节点导体之上形成沟槽顶氧化层；形成与深沟槽的暴露内壁共形的栅氧化层；在沟槽顶氧化层之上的深沟槽内形成栅导体；使栅导体凹陷到位线扩散区顶表面之下；以及在位线扩散区位置之下的沟道内以与反掺杂剂的垂直方向成角度θ+δ地实施倾斜离子注入；在漏极区位置之下的沟道内以与掺杂剂的垂直方向成角度θ地实施倾斜离子注入。优选地，角度θ为约7°，θ+δ为约30°，反掺杂剂选自由砷和磷构成的组；和/或反掺杂剂包括以约10keV的能量处注入的砷离子。
附图说明
以下参照附图来解释和描述本发明的前述及其它方面和优点，其中：
图1A是在P-掺杂硅基片上形成的已有技术的垂直、深沟槽、MOSFET、DRAM单元10的分解、示意性垂直截面图。
图1B表示出，通过将掺杂剂注入包括图1A的垂直传输晶体管单元的沟道区的P-掺杂硅基片内，而在其内提供Vt调整注入(杂质)。
图2A表示出图1B的工艺问题的解决方案，该方案通过将P-型掺杂剂离子倾斜离子注入并通过包括N+掺杂多晶硅的凹陷栅导体，将针对图1A的单元10实施Vt调整。
图2B在图2A中实施的P型掺杂剂离子的倾斜离子注入过程已经导致所注入的P型掺杂剂原子横向分散(由用水平箭头标记的实轮廓线表示)之后，表示出图1A的单元10。
图2C表示出，用图2A所示工艺产生的P-型掺杂剂的垂直分级实轮廓线，和由于栅导体的凹陷太浅而导致的P-型掺杂剂的分级垂直轮廓的假设虚线。
图2D表示出所需的、在图2A所示步骤中注入的P型掺杂剂原子的浓度水平的复合“三维”轮廓(垂直和水平分布)，并且栅导体16凹陷到图2A和2B中所示的水平。
图2E表示出在图2A所示步骤中注入的P型掺杂剂原子的浓度水平的复合“三维”(垂直和水平分布)形式的无用轮廓，但是栅导体凹陷到假设的虚线水平，此时，栅极凹陷层面(水平)太高，即处于不可接受的高水平。
图3表示出按照本发明的器件结构和Vt调整注入工艺。
图4表示出，本发明的工艺结果与已有技术的工艺一样，多达以下步骤(12)。
图5表示出按照本发明方法制造的完整DRAM单元。
具体实施方式
图3表示出按照本发明的器件结构和Vt调整注入工艺，所示出的N+掺杂位线扩散XA区26在半导体基片15的顶部，同时实施倾斜离子注入32和34。可能在制造工艺中随后形成XA区26，但是得到的沟道掺杂水平是相同的。
按照本发明，图2C和2E问题的解决方案由图3示出，其中通过P-型掺杂剂32的倾斜离子注入而实现的Vt调整已经提供在以角度θ注入的N+掺杂多晶硅构成的凹陷栅电极16内，高能离子的横向分散以及扩散产生横向分级轮廓，如图2C中的掺杂剂轮廓18P’或18P”所示，其结合有以角度θ-δ注入的、补偿被注入刚好在漏极区D之下的沟道CH内的P-型离子的N-型掺杂剂离子34的注入(杂质)。虽然需要掺杂到漏极区D之下沟道内的相当重的P-型离子来抑制子-Vt泄漏(如上所述)，但是它并不一定在漏极区CH附近。另一方面，埋入带外扩散区OD附近的P-型掺杂水平需要保持低水平，因为高掺杂水平导致过度的结泄漏。结果，在垂直方向不均匀地掺杂沟道区也是有益的。
利用本发明的工艺，传输晶体管XA26结仅由注入(杂质)能量来限定，并且与凹陷的栅极边缘自对准，而不管栅极凹陷的偏差如何。已经发现，Vt偏差能够大大减小，同时沟道长度进一步向下标度约50nm。
图4表示出，本发明的工艺结果直至步骤(12)都与已有技术的工艺一样。
(1)用硅基片15开始，包括热薄氧化层(2-20nm)的垫结构38在硅基片15上生长；然后是由氮化硅构成的垫掩蔽沉积层59(50-200nm)、增密的TEOS氧化层(或HDP氧化层)(50-500nm)。然后沉积BSG氧化物顶层(50-500nm)。
(2)然后通过展开掩蔽层59和垫结构38中的深沟槽DT图案并且将P-掺杂硅基片15各向异性地蚀刻到约7微米的深度，而以通常实践的方式形成深沟槽存储电容器C。
(3)通过利用许多公知方法(例如来自ASG玻璃的外扩散、气相掺杂等)的任一种，使N-型掺杂剂通过深存储沟槽DT的下部扩散到基片15的周围区域，而形成N+反掺杂的埋入板42。
(4)由硅氧化物构成的共形存储节点介电层44是形成为深沟槽DT的内壁薄膜。
(5)用N+掺杂多晶硅填充深沟槽DT，从而形成存储节点11的下部，然后使该下部凹陷，从而在深沟槽DT的内壁上形成共形多晶硅缓冲的LOCOS环12(或者在存储节点介电层44之上以及位于上部(距离顶部约1微米)的存储节点11的下部形成其它类型的介电环12)。深沟槽DT的侧壁上部保持暴露于P-掺杂硅基片15，从而剩下介电环12的顶部在深沟槽DT的顶部之下良好凹陷。
(6)然后深沟槽DT用N+掺杂多晶硅重新填充，并平面化到垫掩蔽层59的水平，从而完成存储节点11的形成。然后使存储节点11的多晶硅凹陷到硅基片表面之下的深度，在此处，需要在介电环12顶部之上的存储节点11的上表面形成埋入带13。由于本发明，将凹陷做得比已有技术的浅约5nm。这还能够使沟道长度减小约5nm，驱动电流提高约20％。
(7)通过使N型掺杂剂从带13中的N+多晶硅埋入带外扩散并穿过深存储沟槽的侧壁，利用标准的埋入带工艺在P-掺杂硅基片15上形成埋入带外扩散区OD。该标准带工艺包括：将环氧化物12从将形成带13的那一点之上的深沟槽DT的侧面去除，并沉积和蚀刻掺杂带多晶硅13。带多晶硅13将深沟槽DT中的存储节点11的N+掺杂多晶硅(电容器的存储节点电极)电桥接到毗邻深存储沟槽的P-掺杂单晶硅基片15上。随后通过在升高的温度下的处理过程中将N型掺杂剂从N+掺杂多晶硅带13埋入带外扩散，而形成埋入带N+掺杂外扩散区OD。
(8)通过硅氧化物的HDP沉积，在凹陷的N+掺杂多晶硅带区域14的顶表面上形成沟槽顶氧化(TTO)层14。
(9)使硅氧化物共形薄膜在深沟槽DT的暴露侧壁上生长，从而形成垂直阵列FET晶体管17的沟槽栅氧化层24。
(10)沉积N+多晶硅栅导体(GC)16，从而填充TTO层14之上的沟槽内的孔。
(11)然后使N+掺杂多晶硅GC16平面化到已经在P-掺杂硅基片15的顶表面上形成的TTO层14的表面。
(12)进行到这一点，该工艺类似于图1A-1B和2A-2E的工艺，但是现在栅导体GC16凹陷到位线扩散(XA)区26的低层面(水平)之下。由于这个原因，利用标准的蚀刻技术，使阵列多晶硅GC16凹陷，从而形成达到由硅基片15的XA区26的底表面之下的线40所示深度的凹陷R，由此在栅导体GC16的顶部与沟道CH之间暴露出FET晶体管17的栅氧化层24。另外，该处理是标准的，只是利用更浅的器件凹陷深度对沟道CH进行长度标度。
(13)如图3所示，使N-型掺杂剂物种以与垂直方向成角度θ地倾斜离子注入穿过凹陷R中的暴露栅氧化层24并进入深沟槽侧壁，从而形成N-型掺杂袋。N-型掺杂剂既可以是磷(P)，也可以是砷(As)，并且由于其质量较重，因此As是优选的掺杂剂。为了避免用掺杂剂32的P-型Vt调整掺杂的过度补偿，将砷离子注入沟道区CH的优选能量是约10keV。
随后，使P-型掺杂剂32以与垂直方向成角度θ地倾斜离子注入穿过栅导体16的凹陷多晶硅和深沟槽DT的侧壁以及栅氧化层24。由于以上两种注入(杂质)都与栅导体16的边缘自对准，因此p-n结形成并且也与栅极边缘自对准。选择注入(杂质)种类、能量和剂量，以便使结刚好位于凹陷的GC边缘的水平40之下，并且阈值电压Vt足以抑制子阈值泄漏电流。优选地，角度θ为约7°，θ+δ为约30°。
(14)在步骤(13)之后，应用标准的处理技术来形成有源区(AA)、填充浅沟槽隔离(STI)、通过在除去硬掩模之后用N-型掺杂剂掺杂而形成XA区26、形成字线、位线销(stud)、中间电介质和附加连线层面等。或者是，在将P-型离子32和N-型离子34倾斜离子注入沟道区内之前形成XA区26。
完整的DRAM单元100在图5中示出。
虽然就上述具体实施例描述了本发明，但是本领域的技术人员将认识到，本发明可以用所附权利要求书的精髓和范围内的修改来实践，即，能够在形式和细节上做出改变，而不脱离本法门的精髓和范围。据此，所有这些变化都在本发明的范围内，并且本发明包含所附权利要求书的主题。

Claims (20)

1、一种在半导体基片中形成沟槽垂直晶体管的方法，所述半导体基片具有表面和沟槽，所述沟槽具有在所述半导体基片中形成的侧壁，用掺杂剂掺杂所述半导体基片，反掺杂的漏极区在所述基片的表面，沟道在所述侧壁的旁边，所述漏极区具有顶层面和底层面，反掺杂的源极区形成在所述基片中并与所述沟道之下的所述侧壁并置，栅氧化层形成在所述沟槽的所述侧壁上，栅导体形成在所述沟槽中，所述方法包括以下步骤：
使所述栅导体凹陷到所述半导体基片的所述表面之下；
在所述漏极区的位置之下的所述沟道内以与反掺杂剂的垂直方向成角度θ+δ地实施倾斜离子注入；以及
在所述漏极区的位置之下的所述沟道内以与掺杂剂的垂直方向成角度θ地实施倾斜离子注入。
2、如权利要求1所述的方法，其特征在于，所述栅导体的所述凹陷达到所述漏极区的所述底层面之下。
3、如权利要求1所述的方法，其特征在于，所述角度θ为约7°，所述θ+δ为约30°。
4、如权利要求1所述的方法，其特征在于，所述反掺杂剂选自由砷和磷构成的组。
5、如权利要求3所述的方法，其特征在于，所述反掺杂剂包括以约10keV的能量注入的砷离子。
6、如权利要求5所述的方法，其特征在于，所述角度θ为约7°，所述θ+δ为约30°。
7、如权利要求1所述的方法，其特征在于，所述深沟槽包括深沟槽电容器，以及
所述栅导体的所述凹陷达到所述漏极区的所述底层面之下。
8、如权利要求7所述的方法，其特征在于，所述角度θ为约7°，所述θ+δ为约30°。
9、一种在半导体基片中形成深沟槽垂直晶体管的方法，所述半导体基片具有表面和沟槽，所述沟槽具有在所述半导体基片中形成的侧壁，所述深沟槽包括用节点、带、环和垫衬所述深沟槽的节点电介质填充的深沟槽电容器，和形成在所述半导体基片上且围绕所述深沟槽的埋入板，用掺杂剂掺杂所述半导体基片，反掺杂的位线扩散区在所述基片的表面上，沟道在所述侧壁的旁边，所述位线扩散区具有顶层面和底层面，反掺杂的源极区形成在所述基片中并与所述沟道之下的所述侧壁并置，栅氧化层形成在所述沟槽的所述侧壁上，栅导体形成在所述沟槽中，所述方法包括以下步骤：
使所述栅导体凹陷到所述半导体基片的所述表面之下；
在所述漏极区的位置之下的所述沟道内以与反掺杂剂的垂直方向成角度θ+δ地实施倾斜离子注入；以及
在所述位线扩散区的位置之下的所述沟道内以与掺杂剂的垂直方向成角度θ地实施倾斜离子注入。
10、如权利要求9所述的方法，其特征在于，所述栅导体的所述凹陷达到所述位线扩散区的所述底层面之下。
11、如权利要求9所述的方法，其特征在于，所述角度θ为约7°，所述θ+δ为约30°。
12、如权利要求9所述的方法，其特征在于，所述反掺杂剂选自由砷和磷构成的组。
13、如权利要求11所述的方法，其特征在于，所述反掺杂剂包括以约10keV的能量注入的砷离子。
14、如权利要求12所述的方法，其特征在于，所述角度θ为约7°，所述θ+δ为约30°。
15、一种在半导体基片中形成深沟槽垂直晶体管的方法，所述半导体基片具有表面和深沟槽，所述深沟槽具有在所述半导体基片中形成的侧壁，和在所述半导体基片表面中并与其并置的位线扩散区，所述方法包括以下步骤：
在掺杂的半导体基片中形成具有顶部和下部的深沟槽；
在所述基片中形成围绕所述深沟槽的所述下部的反掺杂埋入板；
在所述深沟槽的内壁上形成作为共形薄膜的存储节点电介质层；
用反掺杂的初始存储节点导体填充所述深沟槽；
使所述初始存储导体凹陷；
在所述深沟槽的暴露内壁上形成作为共形膜的介电环，该介电环凹陷到所述深沟槽的所述顶部之下；
用位于所述初始存储导体之上并与之接触的反掺杂的互补存储节点导体填充所述深沟槽；
使所述互补存储节点导体凹陷到所述深沟槽中的埋入带层面；
通过使掺杂剂从所述互补存储节点导体扩散到所述基片内，形成反掺杂埋入带的反掺杂外扩散；
在所述互补存储节点导体之上形成沟槽顶部氧化层；
形成与所述深沟槽的暴露内壁共形的栅氧化层；
在所述沟槽顶部氧化层之上的所述深沟槽内形成栅导体；
使所述栅导体凹陷到所述位线扩散区的所述底表面之下；以及
在所述位线扩散区的位置之下的所述沟道内以与反掺杂剂的垂直方向成角度θ+δ地实施倾斜离子注入；以及
在所述漏极区的位置之下的所述沟道内以与掺杂剂的垂直方向成角度θ地实施倾斜离子注入。
16、如权利要求15所述的方法，其特征在于，所述角度θ为约7°，所述θ+δ为约30°。
17、如权利要求15所述的方法，其特征在于，所述反掺杂剂选自由砷和磷构成的组。
18、如权利要求17所述的方法，其特征在于，所述角度θ为约7°，所述θ+δ为约30°。
19、如权利要求17所述的方法，其特征在于，所述反掺杂剂包括以约10keV的能量注入的砷离子。
20、如权利要求19所述的方法，其特征在于，所述角度θ为约7°，所述θ+δ为约30°。
CNB2004800229693A 2003-08-13 2004-08-12 垂直传输晶体管dram单元中自对准的漏极/沟道结 Expired - Fee Related CN100375270C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/604,731 US6930004B2 (en) 2003-08-13 2003-08-13 Self-aligned drain/channel junction in vertical pass transistor DRAM cell design for device scaling
US10/604,731 2003-08-13

Publications (2)

Publication Number Publication Date
CN1836322A true CN1836322A (zh) 2006-09-20
CN100375270C CN100375270C (zh) 2008-03-12

Family

ID=34135431

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800229693A Expired - Fee Related CN100375270C (zh) 2003-08-13 2004-08-12 垂直传输晶体管dram单元中自对准的漏极/沟道结

Country Status (8)

Country Link
US (1) US6930004B2 (zh)
EP (1) EP1661176B1 (zh)
JP (1) JP4524285B2 (zh)
KR (1) KR100843499B1 (zh)
CN (1) CN100375270C (zh)
AT (1) ATE539448T1 (zh)
TW (1) TWI304639B (zh)
WO (1) WO2005020318A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034792A (zh) * 2009-09-30 2011-04-27 海力士半导体有限公司 具有一侧接触的半导体器件及其制造方法
CN102024700B (zh) * 2009-09-17 2012-09-26 北大方正集团有限公司 沟槽型双扩散金属氧化物半导体晶体管的制作方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200512886A (en) * 2003-09-18 2005-04-01 Nanya Technology Corp Method for forming isolation zone of vertical dynamic random access memory cell
US6979613B1 (en) * 2003-11-16 2005-12-27 Nanya Technology Corp. Method for fabricating a trench capacitor of DRAM
US20070275532A1 (en) * 2006-05-24 2007-11-29 International Business Machines Corporation Optimized deep source/drain junctions with thin poly gate in a field effect transistor
TWI334222B (en) * 2007-05-24 2010-12-01 Nanya Technology Corp Dynamic random access memory and manufacturing method thereof
US7838925B2 (en) * 2008-07-15 2010-11-23 Qimonda Ag Integrated circuit including a vertical transistor and method
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
US8298908B2 (en) 2010-02-11 2012-10-30 International Business Machines Corporation Structure and method for forming isolation and buried plate for trench capacitor
US9761728B1 (en) 2016-05-25 2017-09-12 International Business Machines Corporation Self-aligned source/drain junction for vertical field-effect transistor (FET) and method of forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
JP2837821B2 (ja) * 1994-04-15 1998-12-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイス
DE19742403A1 (de) * 1997-09-25 1999-04-08 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur
DE19742397C2 (de) * 1997-09-25 2000-07-06 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben
DE19908809B4 (de) * 1999-03-01 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung
JP4091242B2 (ja) * 1999-10-18 2008-05-28 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
JP2001244433A (ja) * 2000-02-24 2001-09-07 Promos Technol Inc Ｄｒａｍおよびその製造方法
US6688320B2 (en) 2000-11-10 2004-02-10 Flowtronex Psi, Inc. Utility conservation control methodology within a fluid pumping system
US6414347B1 (en) 2001-01-10 2002-07-02 International Business Machines Corporation Vertical MOSFET
US6440793B1 (en) 2001-01-10 2002-08-27 International Business Machines Corporation Vertical MOSFET
US6740920B2 (en) * 2002-03-11 2004-05-25 International Business Machines Corporation Vertical MOSFET with horizontally graded channel doping

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024700B (zh) * 2009-09-17 2012-09-26 北大方正集团有限公司 沟槽型双扩散金属氧化物半导体晶体管的制作方法
CN102034792A (zh) * 2009-09-30 2011-04-27 海力士半导体有限公司 具有一侧接触的半导体器件及其制造方法
US9076864B2 (en) 2009-09-30 2015-07-07 SK Hynix Inc. Semiconductor device with one-side-contact and method for fabricating the same
US9263575B2 (en) 2009-09-30 2016-02-16 SK Hynix Inc. Semiconductor device with one-side-contact and method for fabricating the same
CN102034792B (zh) * 2009-09-30 2016-03-23 海力士半导体有限公司 具有一侧接触的半导体器件及其制造方法

Also Published As

Publication number Publication date
US6930004B2 (en) 2005-08-16
KR20060040683A (ko) 2006-05-10
JP2008502123A (ja) 2008-01-24
JP4524285B2 (ja) 2010-08-11
ATE539448T1 (de) 2012-01-15
TW200518273A (en) 2005-06-01
TWI304639B (en) 2008-12-21
WO2005020318A1 (en) 2005-03-03
KR100843499B1 (ko) 2008-07-04
EP1661176A1 (en) 2006-05-31
EP1661176A4 (en) 2010-03-24
CN100375270C (zh) 2008-03-12
EP1661176B1 (en) 2011-12-28
US20050037561A1 (en) 2005-02-17

Similar Documents

Publication Publication Date Title
US6060364A (en) Fast Mosfet with low-doped source/drain
US8513103B2 (en) Method for manufacturing vertical transistor having buried junction
EP0399191B1 (en) Fabrication process for a self-aligned, lightly-doped drain-source trench transistor
US5021355A (en) Method of fabricating cross-point lightly-doped drain-source trench transistor
CN1228816C (zh) 高电压自定位mos元件的集成
CN1131558C (zh) 无窄沟道效应的晶体管及其形成方法
US6268629B1 (en) Field effect transistor with reduced narrow channel effect
KR100321830B1 (ko) 집적 회로 디바이스 제조 방법
US6303436B1 (en) Method for fabricating a type of trench mask ROM cell
KR20010050205A (ko) Ｍｏｓ-트랜지스터 및 그의 제조 방법
US7105413B2 (en) Methods for forming super-steep diffusion region profiles in MOS devices and resulting semiconductor topographies
US20020098651A1 (en) NAND-type flash memory device and method of forming the same
CN1476104A (zh) 半导体器件及其制造方法
CN100375270C (zh) 垂直传输晶体管dram单元中自对准的漏极/沟道结
US20100006979A1 (en) Method of manufacturing a trench capacitor for high voltage processes
KR20020094955A (ko) 쉘로우 트렌치 분리부의 측벽에 임플란트한 반도체디바이스
CN100355046C (zh) 防止掺杂剂自源极/漏极延伸部向外扩散的方法
CN107958907B (zh) 一种具有u型沟槽的半浮栅存储器件及其制造方法
CN101031999A (zh) 减少cmos器件中的源极和漏极寄生电容
CN1956197A (zh) 增益单元及其制作和使用方法
CN110890370A (zh) 半导体器件及其形成方法
JP3403312B2 (ja) 半導体装置およびその製造方法
CN1713361A (zh) 制造具有凹槽沟道结构的半导体器件的方法
US20020168824A1 (en) Flash memory cell fabrication sequence
US20030205740A1 (en) Memory cell transistor having different source/drain junction profiles connected to DC node and BC node and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171128

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171128

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080312

Termination date: 20190812