TWI304639B - Self-aligned drain/channel junction in vertical pass transistor dram cell design for device scaling - Google Patents

Self-aligned drain/channel junction in vertical pass transistor dram cell design for device scaling Download PDF

Info

Publication number
TWI304639B
TWI304639B TW093123128A TW93123128A TWI304639B TW I304639 B TWI304639 B TW I304639B TW 093123128 A TW093123128 A TW 093123128A TW 93123128 A TW93123128 A TW 93123128A TW I304639 B TWI304639 B TW I304639B
Authority
TW
Taiwan
Prior art keywords
trench
channel
dopant
deep trench
semiconductor substrate
Prior art date
Application number
TW093123128A
Other languages
English (en)
Other versions
TW200518273A (en
Inventor
Geng Wang
Kevin Mcstay
Mary Elizabeth Weybright
Yujun Li
Dureseti Chidambarrao
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200518273A publication Critical patent/TW200518273A/zh
Application granted granted Critical
Publication of TWI304639B publication Critical patent/TWI304639B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

1304639 九、發明說明： 【發明所屬之技術領域】 本發明係關於垂直金氧半場效電晶體（MOSFET)之製 造，該等MOSFET可提供改良之臨限變化並提供比先前技 術中存在之裝置高級的通道長度定比性在。 在DRAM(動態隨機存取記憶體）裝置中，將一轉移 MOSFET裝置用作一連接至電荷儲存電容器之開關。DRAM 電路通常包括記憶體單元之一陣列，其被通稱為字元線之 列及通稱為位元線之行所互連。藉由同時激活一選定之字 元線與一選定之位元線的組合，可達成讀取來自該DRAM 中之一特殊記憶體單元的資料或將資料寫入至該DRAM中 之一特殊記憶體單元。可將不同類型之MOSFET用於DRAM 電路中。 【先前技術】 圖1A為一形成於摻雜了 P-之矽基板15中的先前技術之垂 直、深渠溝、MOSFET、DRAM單元10的片段示意性垂直剖 面正視圖。單元10包括垂直MOSFET電晶體17，其中通道 電流之平面平行於摻雜了 P-之矽基板15的主表面。在單元 10之右側，已在基板15中形成了深渠溝DT而為便於說明， 排除了該深渠溝DT與基板15之右邊緣。 沿著深渠溝DT之左側壁而形成之MOSFET電晶體17包括 閘極氧化物層24，其形成於該深渠溝DT之側壁上並與一形 成於該渠溝DT頂部處之閘極導體（GC)16並置。電容器C形 成於該深渠溝DT之下端部分中。 94620.doc 1304639 FET電晶體17包括汲極區D、源極區S，及通道CH。該汲 極區D位於基板15頂部上之摻雜了 N+之位元線擴散（XA)區 26中。該源極區s形成於摻雜了 N+之外擴散區OD中，其與 一形成於深渠溝DT中之摻雜了N+的帶13並置，該帶13位於
摻雜了N+之電容器節點11的頂部。FET電晶體17之通道CH 位於摻雜了 P-之基板15中至沿著深渠溝DT之上部側壁而形 成之閘極氧化層24的左邊，其中電晶體17之通道區CH位於 汲極區D與源極區S之間（自頂部至底部）。因此，如上所陳 述，通道CH與閘極導體16藉由薄閘極氧化物層24而得以分 開’該薄閘極氧化物層24形成於深渠溝DT之側壁上，其中 及極區D位於通道CH頂部，且源極區s位於垂直電晶體17 中之通道CH的底部。當閘極導體（(；}(：：)16在（}(：： 16頂部藉由 配線（未圖示）電連接至其而得以上升至Vpp時，便開啓了電 晶體17。 在此垂直MOSFET電晶體π中，電流垂直於矽基板15之 主要（意即，如圖1中所示之水平）表面，且穿過源極區3與 汲極區D之間的通道CH。 將形成於深渠溝DT之下端部分中的深渠溝電容器〇(包 括一個三維結構）用作M0SFET單元丨〇之電荷儲存電容器 如可為熟習此項技術者所熟知，此深渠溝電容器c通; 藉由將具有各種尺寸之垂直深渠溝dt蝕刻於一半導體基 板（諸如摻雜了石夕之基板15)内的過程而得以形成。通常，二 渠溝DT之底部包括摻雜了料之多晶矽，其用作電容器c 之儲存節點U，其中該儲存節㈣包括藉由介電層咖杨 94620.doc 1304639 與基板15分開的電容器c之内板。展示了深渠溝DT之底 部’其中中間部分在圖1A之底部附近被切除。 在幵> 成電容器C之儲存節點η之前，當深渠溝DT為空渠 溝DT日守，思即在藉由以摻雜多晶矽來填充深渠溝而形成 儲存節點11之前，可在摻雜了 P_之矽基板15的深渠溝dt* 形成一包括電容器之外板42的摻雜了 N+的區域。此時，將 來自一摻雜劑源之N +摻雜劑引入空深渠溝DT的内部（藉 由如為熟習此項技術者所熟知之合適的光罩）。然後，當來 自摻雜劑源之N型摻雜劑到達深渠溝DT之底部時，導致從 此發生自深渠溝DT之底部向外擴散進入摻雜了 之矽基板 15内。以此方式，電容器c之摻雜7N+的外板“形成於深 渠溝DT之下端的外部，如圖丨八所指示。 在形成了外板42後，儲存節點介電質44之一薄保形層形 成於深渠溝DT之内部，並位於該深渠溝〇1下端部分之曝露 的内壁上。然後電容器儲存節點丨丨之下端部分形成於該儲 存節點介電質44之内部。簡而言之，外板42依次圍繞深渠 溝DT之下部、儲存節點介電質44與電容器儲存節點I〗之下 端部分。 在儲存節點介電質44之水平面上方，LOCOS介電質環12 形成於深渠溝DT中並作為深渠溝DT之外壁上的薄保形層 (比儲存節點介電質44稍厚）。環12遠比電容器c短，為便於 說明’其以一縮小垂直之比列展示。 電容器儲存節點11之摻雜了 N+的多晶矽填充儲存節點介 電質44與電容器介電質環12内部的深渠溝DT，藉此完成、電 94620.doc 1304639 容器c之形成…以渠溝電晶體（諸如電晶體⑺可克服平 面電晶體中之定比性侷限，因為電晶體17之通道ch的通道 長度並未界定且受微影術的限♦卜可使用更長之通道CH以 抑制，道效應之缺點，而此缺點為平面電晶體之難題。 在單元U)之頂部表面處，摻雜了料之位元線擴散(χΑ) 區26(其為汲極區D)形成於捧雜了 ρ_之石夕基板_頂部表 面中。位元線接點28與ΧΑ區26之頂部表面接觸。 2上所指示，電晶體17之源極區3包括一摻雜有、埋 入帶式、外擴散區OD。該埋入帶式、外擴散區⑼藉由來自 位於電容器儲存節點_部處之推雜了料的埋入帶㈣ Ν型摻雜劑之外擴散並以一種如為熟習此項技術者所熟知 之習知過程而得以形成。 〜’丨电貝（諸如一氧化矽）組成之環12有助於切斷自電 容器儲存節點U至位於深渠溝DT、儲存節點介電質44及環 U外部之埋人式板42的寄生漏電路徑。渠溝頂氧化物（㈣） 層14將電容器健存節點u與閘極導體（Gc》6之推雜了 N + 的多晶砍隔離。 ⑽之垂直通過電晶體單元1〇為一具有吸引力之能夠替 代習知、平面、DRAM通過電晶體設計與定比的替代物。 如上所述，因為可使用-更長之裝置有效通道長度且其未 由微影術界定，所以短通道效應可得到抑制。因為以平行 之方式來使用兩個通過電晶體17(為便於說明，僅展示了其 中一個）以驅動儲存電容器C，所以驅動電流並未受到影 響。併入隱含於垂直電晶體設計中之第三尺寸允許在設計 94620.doc 1304639 能使DRAM運行最優化的DRAM通過電晶體17時具有極大 的靈活性。然而，同樣亦存在需要解決的問題。 垂直通過電晶體17之先前設計中存在的其中一個問題為 存在可使回復電流（Write back current)降級之大的基板偏壓 效應。在垂直於通道CH之方向上需要一分級摻雜輪廓以達 成小的基板偏壓效應。在平面通過電晶體設計中，此可藉 由覆蓋層Vt調整植入而自然地達成。 在圖1A之垂直通過電晶體單元1〇中，由圖iB中之植入摻 雜劑32所說明的類似覆蓋層植入會導致產生橫向均勻摻雜 且口此產生备雜了 P-之碎基板的南基板敏感性。在圖 中，閘極電極16被一陣列之頂氧化物29所遮蓋，且ρ·型摻 雜劑32被垂直地離子植入於通道區ch内，以在其中提供％ 調整植入。該摻雜劑被直接垂直植入於通道區Cjj内，且因 此變得橫向均勻。 圖2 A說明了先前技術之成角度的離子植入方法，其用以 解決由圖1A與圖1B所說明之問題，其中藉由以相對於垂直 方向（與單元10之頂部表面垂直）成0角度來對角植入硼離子 32之成角度的離子植入，可增強用於改進基板敏感性與回 復電流的裝置結構與Vt調整植入。在成角度的離子植入硼 離子32期間，將位元線擴散（义⑸區％展示為藉由光罩層59 而免於植入硼離子32的區域。 圖2A說明了對圖18之過程存在的問題的解決方案，其用 以在圖1A之單元10上執行將p型摻雜劑離子成角度的％調 整離子植入於一由摻雜了 N+之多晶矽構成的凹進式閘極導 94620.doc -10- 1304639 體16内並穿過該閘極導體16。 在圖2A中，使用-先前技術方法以試圖達成所要的捧雜 輪廓。植入P·型摻雜劑離子32使其穿過凹口 R，此可藉由以 角度㈣！>·型掺雜劑之離子32成角度的離子植人於通曰道ch 之拐角内並部分穿過閘極導體（}〇： 16之凹進式多晶矽而進 入通道CH。為在通道CH中達成成功的摻雜劑輪靡，間極導 體16必須已藉由蝕刻掉一部分摻雜了 N+之多晶矽填充物而 變得凹進至正確的深度，從而形成凹DR。與此方法相關聯 的問題為：所植入之P_型摻雜劑32的峰值位置由凹口r之深 度來界定’而言亥凹口 R藉由使Gc 16之多晶石夕凹進而得以形 成，該峰值位置具有顯著的處理變化。因此，具有位元線 擴散（XA)區26之接合面未能自我校準至閘極導體16。 理想地，摻雜於通道CH内之P_型的峰值應僅位於位元線 擴散（XA)區26與摻雜了 Ρ·之矽基板15之間的接合面乃以 下，以在橫向與垂直方向上逐漸減小，如圖2B與圖2C中之 摻雜輪廓18/19所示。 參見圖2B，其展示了在圖2A中所執行之P型摻雜劑離子 之成角度的離子植入過程已致使所植入之p型摻雜劑原子 發生橫向散佈（由標有水平箭頭之實體輪廓線丨8p，所說明） 後的圖1A之單元10。摻雜劑原子之散佈結合該等摻雜劑原 子在通道CH之區域中及其左側的擴散產生了如圖2b所示 之P-型摻雜劑的橫向分級輪廓18p，（自右向左），其中位於右 側之靠近閘極氧化物層24的峰值減小至左側的低濃度。 參見圖2C，亦存在由圖2A所說明之過程產生的p_型摻雜 94620.doc -11 - 1304639 j之只體線垂直分級輪廓線18PI,。展示了在圖2入中所執行 之4雜劑原子之成角度的離子植入過程，已致使所植入之 摻雜劑原子發生垂直散佈並結合向通道CH區中及其下面 之擴散後的單元10,其產生了如圖2C所示之p_型推雜劑原 2的垂直分級輪廓18P"(自頂部至底部)，其中位於右側： 靠近間極氧化物層24的峰值在乂八區域26之底部的線25下 方具有較佳距離"m"，且該峰值在其上及其下減少至大體上 較低的濃度。 然而’圖2C亦展示了 P_型摻雜劑之分級垂直輪廊的假定 虛輪庵線18P"，其由閘極導體16之凹口太淺所引起。若凹 進式閘極導體16之實際深度位於假定虛線水平面％的水平 面處，距離η位於水平面40上方，則如圖％中之虛曲線i8p" 所不，結果將是·· P_型摻雜劑之垂直輪廓的最大值將僅位 於線25下方的距離m_n處，其與χΑ區域％之邊界25非常接 近。此非吾人所要’因為Vt植入將變得太高，意即，太接 、區或26中之汲極區D。而且P-型摻雜劑將會被區域26 中之N+摻雜劑原子抵消。因此’由於在控制閘極凹口水平 面4〇之實際深度方面的問題’所以該深渠溝垂直⑽趟過 程面臨額外之Vt變化。 因此，由於存在處理變化，所以可預料到由於存在處理 變化與通道長度定比挑戰性，而在製造期間產生假定過高 的閘極凹口水平面30。總之，可接受虛線間極凹口水平面 40 ’但閘極凹口水平面3〇則為不可接受之高水平面。問題 是如何避免此結果。 94620.doc 1304639 圖2D展示了在圖2A所說明之步驟中植入的p型摻雜劑原 子之濃度水平的所要合成”三維”輪廓18P，，（垂直與水平分 佈），其中閘極導體16凹進至圖2A與2B中所示之水平面4〇。 此說明了所要之摻雜劑分佈。然而，此僅僅因為閘極導體 16已如所要般地被充分凹進，其與圖2C與圖2E中之輪廓18，， 所示的不可接受之結果不同。 如圖2C般’圖2E展示了非吾人所要之輪廓18p，，，其呈由 圖2A所說明之步驟中所植入的p型摻雜劑原子之濃度水平 的合成”二維”（垂直與水平分佈）形式，但其中閘極導體^6 被凹進至假定虛線水平面3〇，在此處，閘極凹口水平面3〇 處於不可接受之一高水平面。 如由圖2C與圖2E中之摻雜輪廓18，，所示，*GC 16之〇(：： 凹口 30太淺，則該p-型摻雜輪廓19之顯著部分可藉由p型摻 雜劑32之擴散來補償，從而直接導致裝置臨限電壓下降。 在此設計體制下，為了保持亞臨限漏電流之低值，設計者 被迫升高標稱值Vt，藉此使標稱驅動電流降級。若標稱值 Vt保持相同，則需要將l型摻雜置放得更深，以使藉由χΑ 擴散之補償最小化。然而，P_型摻雜劑離子之尾部不應接 觸f外擴散OD，否則此將導致接合面滲漏增加。結果，由 另凹口所界定之節點擴散同樣需要更深。換言之，不能 對裝置通道長度進行定比以增加驅動電流。本發明提供一 種用以減少vt變化並能在垂直渠溝]^1〇317£丁中實現進一步 裝置通道長度定比的方法。
Ratnachandra Dlvakaruni等人之共同讓渡的標題為 94620.doc •13- 1304639 "Vertical MOSFET”的美國專利第6,414,347號與第 6,440,793號描述了藉由以下步驟來製造垂直MOSFET結 構。提供一具有經沈積之閘極導體（GC)層的垂直MOSFET DRAM單元結構，該閘極導體（GC)層被平面化至一上覆於 矽基板上之渠溝頂氧化物（TTO)的頂部表面。在GC層中形 成一位於該矽基板之頂部表面下方的凹口。透過該凹口以 一角度來植入N-型摻雜劑物質，以在陣列P-井中形成摻雜 凹穴。將一氧化物層沈積於凹口中並蝕刻該氧化物層以在 該凹口之側壁上形成間隔物。然後將GC材料沈積於該凹口 中，並將GC平面化至TTO之頂部表面。
Dureseti Chidambarrao等人之同在申請中的標題為 "Vertical MOSFET with Horizontally Graded Channel Doping”之美國專利申請案（代理檔案號為HS9-2002-0015)(序 號為第10/096,219號，申請於2002年3月11曰）描述了垂直 MOSFET電晶體中之體效應，其可藉由其它未受影響之裝 置參數而得以很大程度地減少，其中該垂直電晶體具有一 臨限植入，其峰值位於閘極處，且植入濃度分佈自閘極迅 速下降至一具有低P-井濃度值的平穩狀態。在一實施例 中，兩個體植入（兩者均涉及反摻雜）使用一在閘極處具有峰 值並用於設定Vt之成角度的離子植入與一用於設定井摻雜 劑濃度的橫向均勻低劑量植入。 K.McStay 等人之"Vertical Pass Transistor Design For Sub-100 nm DRAM Technologiesn(VLSI 技術文摘； Proceedings of 2002年VLSI技術座談會之會議記錄，部分 94620.doc -14- 1304639 8-3 ，第 180-181頁，2002年6月 11 日 【發明内容】 本發明之方法的一優點為，v 欠化可由於閘極凹口控制 而得以大大減小。此外，本方法為定比垂直通過電晶體之 通道長度提供了更多空間，以讀保所要的驅動電流。之 根據本發明，使用了可自我校準至凹進式閘極導體（gc) 邊緣的兩個不同之離子植人以形成源極接合面％調整植 入。該等兩個不同的離子植入包括以角度㈣植入之ρ·型摻 雜劑離子的離子植入及以角度㈣而植入之n_型摻雜劑的 植入。由於進行了凹口控制而使Vt變化得以抑制，且可使 用低Vt調整植人能量，因此實現了對該垂直通過電晶體之 進一步定比。角度0較佳為約7。且0+δ為約30。。 此外根據本發明，提供了一種方法以在一半導體基板中 形成渠溝垂直電晶體，該半導體基板具有一表面與一渠 溝，該渠溝具有一形成於該半導體基板中之側壁。該半導 體基板摻雜有一摻雜劑，一反摻雜汲極區位於該基板表面 中’且一通道位於該侧壁之側面，該汲極區具有一頂部水 平面與一底部水平面，一反摻雜源極區形成於該基板中並 /、忒通道下方之該側壁並置，一閘極氧化物層形成於該渠 /冓之側壁上’且一閘極導體形成於該渠溝中。該方法包括 以下步驟。將閘極導體凹進使其位於半導體基板表面下 方。以一相對於反摻雜劑之垂直方向成0 5角度執行成 角度之離子植入於位於汲極區位置下方的通道内。以相對 於摻雜劑之垂直方向成0角度執行成角度之離子植入於位 94620.doc •15- 1304639 於該汲極區位置下方的通道内。 較佳地，閘極導體之凹口可到達汲極區之底部水平面以 下，角度0為約7。且0+δ為約30。，反摻雜劑選自由砷與磷組 成之群，該反摻雜劑包括以約1〇 keV能量而植入之珅離 子’及/或該深渠溝包括一深渠溝電容器。 此外根據本發明，提供了一種方法以在一半導體基板中 形成深渠溝垂直電晶體，該半導體基板具有一表面與一渠 溝’該渠溝具有一形成於該半導體基板中之側壁，該深渠 屢包括一 >朱渠溝電晶體，該深渠溝電晶體填充有一用以鑲 襯該深渠溝之節點、帶、環與節點介電質，且一埋入式板 形成於圍繞該深渠溝之半導體基板中，該半導體基板摻雜 有一摻雜劑，一反摻雜位元線擴散區位於基板表面中，且 一通道位於該側壁之側面，該位元線擴散區具有一頂部水 平面與一底部水平面，一反摻雜源極區形成於該基板中並 與该通道下方之側壁並置，一閘極氧化物層形成於該渠溝 之側壁上，且一閘極導體形成於該渠溝中。該方法包括以 下步驟。將閘極導體凹進使其位於半導體基板表面下方。 以一相對於反摻雜劑之垂直方向成（9 + 5角度執行成角度 之離子植入於位於汲極區位置下方的通道内，並以相對於 摻雜劑之垂直方向成0角度執行成角度之離子植入於位於 該位元線擴散區位置下方的通道内。較佳地，閘極導體之 凹口可到達位元線擴散區之底部水平面以下。 此外根據本發明，提供了一種方法，其用以在一半導體 基板中形成深渠溝垂直電晶體，該半導體基板具有一表面 94620.doc -16- 1304639 與一深渠溝·，該渠溝具有一形成於該半導體基板中之側 且一位元線擴散區在半導體基板表面上與其並置。該 方法包括如下步驟： 在一摻雜半導體基板中形成一具有頂部部分與下端部分 的深渠溝；在該基板中形成圍繞深渠溝之下端部分的反摻 雜埋入式板；形成一儲存節點介電質層以作為該深渠溝之 内壁上的-保形薄膜；以—呈反摻雜之初始儲存節點導體 來填充該深渠溝；凹進該初始儲存導體；形成一介電質環 以作為該深渠溝之曝露内壁上的一保形膜，其中該介電質 環被凹進而位於深渠溝之頂部的下彳，以—呈上述之反推 雜並與初始儲存導體接觸的互補儲存節點導體來填充該深 渠溝；使該互補儲存節點導體凹進至該深渠溝中之埋^式 帶水平面；藉由使摻雜劑自互補健存節點導體擴散進入美 板内之反摻雜外擴散來形成一反摻雜埋入式帶；在互補： 存節點導體上形成-渠溝頂部氧化物層；形成—與深準溝 之曝露内壁保形的閘極氧化物層；在深渠溝中形成一二於 該渠溝頂部氧化物層上方的閘極導體；將閘極導體凹進使 其位於位元線擴散區之底部表面下方；及以_相對於反換 雜劑之垂直方向成Θ +以度執行成角度之離子植入純 於位兀線擴散區位置下方的通道内，並以相對於摻雜劑之 垂直方向成θ角度執行成角度之離子植人純於該没㈣ ，置下方的通道内。角度嶋為約7。，且㈣為約3〇 备雜劑選自由砷與磷組成之群；及 —能量而植入之坤離子。切反推雜劑包括以約 94620.doc -17- 1304639 【實施方式】 圖3說明了根據本發明之裝置結構與Vt調整植入過程，其 -中展示了在執行成角度的離子植入32與34時，位於半導體 ' 基板15之頂部處的摻雜了 N+之位元線擴散又八區26。χΑ區 26可在製造過程中稍後形成，但所得之通道摻雜含量相同。 根據本發明’圖3說明了圖2C與圖2Ε之問題的解決方法， 其中已提供了藉由將Ρ-型摻雜劑32成角度的離子植入於凹 進式閘極電極16内的Vt調整，該閘極電極16由以0角度植入 之摻雜了 N+的多晶石夕組成，且與擴散結合之高能離子的橫 向散佈產生了如圖2C中之摻雜劑輪廓18p，或18p"所說明的 橫向分級輪廓，其與以时δ角度所進行之冰型摻雜劑離子的 植入34相結合，該植入34用於補償植入於僅位於汲極區d 下方的通道CH内的Ρ_型離子。如上文所解釋，當需要摻雜 於汲極區D下方的通道内之相對重ρ·型來抑制亞％渗漏 時，其不准大體上靠近汲極區另一方面，埋入式帶之外 擴散區OD附近的p_型摻雜含量需要保持低，因為高摻雜含馨 量會導致產生過量的接合面滲漏。結果，在垂直方向上非 均勻地摻雜該通道區亦有利。 ^藉由本發明之過程，通過電晶體XA 26接合面僅由植入能 篁界定’且無論閘極凹口如何變化’其皆能自我校準至凹 進式閘極邊緣。已發現，％變化可得以大大減小，而通道 長度則可進一步按比例減少約5〇 nm。 圖4展示了本發明<過程具有與直至下文之步驟⑽的先 前技術之過程相同的結果。⑴以石夕基板15開始，使-由薄 94620.doc -18- 1304639 熱氧化物（2:20 nm)構成之墊結構38產生於矽基板15上；一 沈積塾光罩層59由氮化石夕（so-· nm)、一層稠化TE〇s氧化 物（或HDP氧化物）(5〇-500 nm)構成。然後，沈積BSG氧化物 (50-500 nm)之頂層。 (2)然後按照慣例所實踐之方式形成深渠溝儲存電容器 C，此藉由打開光罩層59與墊結構38中之深渠溝dt的圖案 且將摻雜了 P-之矽基板15各向異性地蝕刻至約7微米的深 度來達成。
/3)藉由使N-型摻雜劑擴散透過深儲存渠溝〇了之下端名 刀並進入基板15之圍繞區來形成反摻雜了 的埋入式未 42 ’此可使用許多熟知方法中之任—種⑽如，自綱玻拜 之外擴政、氣相摻雜及其類似方法）。 ()/成由一氧化石夕構成之保形儲存節點介電質層44， 以作為一其上具有深渠溝〇丁之内壁的薄膜。 /)使深渠溝DT填充有摻雜了 N+的多晶矽，從而形成㈣ 即點11之下端部分’然後凹進該深渠溝dt以在該深渠⑽ 之内土上κ保形多晶梦緩衝L〇c〇s環12(或位於儲存節 點介電層44及上端部分巾之健存節點丨丨的下端部分上方的 其它類型介電質環12(接近頂部1微米））。深渠溝dt ^卩Μ㈣露於摻雜了 p·^基板听，從 介電質環12之頂部摘a仏 f 方。 、P、备地凹進而位於深渠溝ϋΤ之頂部下 (6)然後，以摻雜了 ν+之多日 、、 將其平面化至_層心平:，::=== 94620.doc -19- 1304639 形成。然後-將儲存節點1 1之多晶矽凹進至一深度以使其位 於矽基板表面下方，在此處吾人希望在儲存節點丨丨之上部 表面中形成一位於介電質環12之頂部上方的埋入式帶13。 由於本發明之緣故，可使該凹口比先前技術淺約5 nm。此 亦可解釋為通道長度減少了約5 nm且改進了約·之驅動 電流。 (7) 使用標準埋入式帶過程以藉由對N型摻雜劑進行埋入 式π外擴散以使其自帶13中之N+多晶矽透過深儲存渠溝之 側壁來在Ρ摻雜矽基板15中形成埋入式帶外擴散區〇d。該 標準帶過程包括自深渠溝DT側面來移除位於待形成帶13 之點上方的環氧化物12，並對摻雜帶多晶矽13進行沈積與 蝕刻。該帶多晶矽13將位於深渠溝DT中之儲存節點u的摻 雜了 N+之多晶矽（電容器之儲存節點電極）電橋接至鄰近於 深儲存渠溝之摻雜了 P-的單結晶矽基板15。隨後在高溫處 理過程中，藉由使N型摻雜劑自摻雜了 N+之多晶矽帶。進 行埋入式帶外擴散來形成埋入式帶之摻雜了 N +的外擴散區 OD。 (8) 藉由二氧化矽之HDP沈積，在凹進式摻雜了 n+的多晶 矽帶區14之頂部表面上形成渠溝頂氧化物（ττ〇)層14。 (9) 在深渠溝DT之曝露側壁上產生二氧化矽之保形薄 膜，以形成該垂直陣列FET電晶體17之渠溝閘極氧化物層 24 ° (10) 沈積Ν+多晶矽閘極導體（GC) i 6，從而來填充ττ〇層 14上方之渠溝中的孔穴。 94620.doc -20- 1304639 (11) 然後释摻雜了 N+之多晶矽gc 16平面化至TTO層14 之表面，該ΤΤΟ層14已形成於摻雜了 p —之矽基板15的頂部表 面上。 (12) 直到此時’該過程類似於圖1Α_1Β與圖2α_2Ε之過 程，但是現在使閘極導體Gc； 16凹進使其位於位元線擴散 (ΧΑ)區26之下水平面下方。為此，可使用標準蝕刻技術以 曝露位於閘極導體GC 16之頂部與通道CH之間的FET電晶 體17之閘極氧化物層24而將陣列多晶矽GC 16凹進以形成籲 凹口 R，β亥凹口可到達由石夕基板15之又入區之底部表面下 方的線40所指示的深度。另外，除了 一較淺裝置凹口深度 可用於通道CH之長度定比外，該過程為標準過程。 (13) 如圖3中，以相對於垂直方向成β+δ角度來實施…型 摻雜劑物質之成角度的離子植入使其穿過凹口时的曝露 閘極氧化物層24並進入深渠溝側壁，從而形成义型摻雜凹 穴。該Ν-型摻雜劑可為嶙（ρ)或石申（As)中之任一者，其中石申 由於其貝里重而成為較佳摻雜劑 道區CH内的較佳能量為約1〇 keV 雜而過補償P-型Vt調整。
士你甘新旦名 座 。用於將砷離子植入於通 ’以避免使用摻雜劑32摻 94620.doc -21 · 1304639 方’且臨限·電壓Vt足以抑制亞臨限漏電流。角峨佳為約7。 且0 + δ為約3〇。。 " (14)步驟（13)之後，應用標準處理技術以形成活性區 (ΑΑ)’填充淺渠溝隔離（STI)，藉由在移除硬光罩後換雜ν 型摻雜劑來形成XA區26，形成字元線、位元線樁、層間介 電質與額外的配線水平面及其類似物。或者，可在執行將 p-型離子32糾·型離子34成角度的植人於通道區之前來形 成X A區2 6。 所完成的DRAM單元1〇〇展示於圖$中。 雖然已依據上述特定實施例描述了本發明，但是孰習此 項技術者將認識到’可以附加之申請專利範圍的精神與範 傳内的修改來實施本發明，意即可在形式與細節上做修 改’而不偏離本發明之精神與範_。因必匕，所彳此等改變 均在本發明之權限内，且本發日月包含下狀中請專利範二 的要點。 【圖式簡單說明】 圖1Α為形成於摻雜了!>_之矽基才反中的先前技術之垂直、 深渠溝、MOSFET、DRAM單元1G的片段示意性垂直剖面正 視圖。 圖1B說明了將摻雜劑植入至包括圖iA之垂直通過電晶 體單元的通道區之摻雜了 p_之碎基板以在其中提供^調整 植入。 圖2A說明了對圖1B之過程存在的問題的解決方案，其用 以在圖1A之單元上執行Vt調整，此藉由將？型摻雜劑離子成 94620.doc -22- 1304639 角度的離天植入於一由摻雜了 N+之多晶石夕構成的凹進式閘 極導體内並穿過該閘極導體。 圖2B展示了在圖2A中所執行之P型摻雜劑離子之成角度 的離子植入過程已致使所植入之p型摻雜劑原子發生橫向 散佈（如由標有水平箭頭之實體輪廓線所說明）後的圖丨八之 qg 一 早7G。 圖2C展示了亦存在由圖2A所說明之過程產生的p_型摻雜 劑之垂直分級實體輪廓線加上由於閘極導體之凹口太淺所 引起的P-型摻雜劑之分級垂直輪廓的一假定虛線。 圖2D展示了在圖2八所說明之步驟中植入的p型摻雜劑原 子之濃度水平的所要合成”三維"輪廓（垂直與水平分佈），其 中閘極導體16凹進至圖2八與^所示之水平面。 ’、
?稱興Vt調整植入過程。 果與直至下文之步驟（12)
造的已完成之DRAM 【主要元件符號說明】 c 電容器 CH 通道 94620.doc -23- 及極區 深渠溝 閘極導體 外擴散區 凹口 源極區 位元線擴散 DRAM單元 儲存節點 介電質層 摻雜了 N+之帶 渠溝頂氧化物層 $夕基板 閘極導體 MOSFET電晶體 摻雜輪廓 摻雜輪廓 閘極氧化物層 接合面 位元線擴散（XA)區 位元線接點 陣列頂氧化物 成角度的P-離子植入 成角度的N+離子植入 -24- 301304639 38 40 42 44 59 100 假定閘極凹口水平面 墊結構 閘極凹口水平面 電容器之外板/反摻雜了 N+埋入式板 儲存節點介電質 沈積塾光罩層 DRAM單元 94620.doc -25

Claims (1)

1304639 十、申請專气！I範圍： 1β 一種用以在一半導體基板中形成一渠溝垂直電晶體的方 法’該半導體基板具有一表面與一渠溝，該渠溝具有一 形成於該半導體基板中之側壁，該半導體基板摻雜有一 摻雜劑’ 一反摻雜汲極區位於該基板表面中，且一通道 位於該側壁之側面，該汲極區具有一頂部水平面與一底 部水平面，一反摻雜源極區形成於該基板中並與該通道 下方之該側壁並置，一閘極氧化物層形成於該渠溝之側 壁上’且一閘極導體形成於該渠溝中，該方法包括以下 步驟： 將該閘極導體凹進使其位於該半導體基板之該表面下 方； 以一相對於一反摻雜劑之垂直方向成0 + d角度執行 成角度之離子植入於位於該汲極區位置下方的該通道 内；及 以一相對於一摻雜劑之垂直方向成0角度執行成角度 之離子植入於位於該汲極區之該位置下方的該通道内。 2 ·如明求項1之方法，其中該閘極導體之該凹口到達該汲極 區之該底部水平面下方。 3·如請求項1之方法，其中該角度0為約7。且0+δ為約30。。 4 · 士明求項1之方法，其中該反摻雜劑選自由坤與磷組成之 群。 5·如明求項3之方法，其中該反摻雜劑包括以一約1〇仄以之 月b i而植入的坤離子。 94620.doc 1304639 6.如請求項5之方法，其中該角度Θ為約7。且㈢為約30。。 7·如睛求項1之方法，其中·· 該深渠溝包括-深渠溝電容器，且該間極導體之該凹 口到達該汲極區之該底部水平面的下方。 8·:請求項7之方法，其中該角㈣約?。且㈣為約3〇。。 9·種用以在一半導體基板中形成一深渠溝垂直電晶體的 方法，該帛導體基板具有一表面與—㈣，該渠溝具有 成於違半導體基板中之側壁，該深渠溝包括一深渠 冓：日曰體1¾洙渠溝電晶體填充有用以鑲襯該深渠溝之 、即點、一帶、一環與一節點介電質，且一埋入式板形 成於圍、、>〇該味渠溝之半導體基板中，該半導體基板換雜 多雜背j 反格雜位元線擴散區位於該基板表面 中，且一通道位於該側壁之侧面，該位元線擴散區具有 二頁卩火平面與一底部水平面，一反摻雜源極區形成於 該基板中並與該通道下方之該侧壁並置，一閘極氧化物 € $成於該渠溝之侧壁上，且—閘極導體形成於該渠溝 中，该方法包括以下步驟： 將钂閘極導體凹進使其位於該半導體基板之該表面下 方； 以一相對於一反摻雜劑之垂直方向成0 δ角度執行 成角度之離子植入於位於該汲極區位置下方的該通道 内；及 ^ #對於摻雜劑之垂直方向成0角度執行成角度 之離子植入於位於該位元線擴散區之該位置下方的該通 94620.doc 1304639 道内。 10. 11. 12. 13. 14. 15. 如請求項9之方法’其中該閘極導體之該凹口到達該位元 線擴散區之該底部水平面下方。 如請求項9之方法，其中該角㈣約7。且㈣為約3〇、 如請求項9之方法，其中該反摻雜劑選自由砷與磷組成之 士明求項1 1之方法，其中該反摻雜劑包括以 之能量而植入的砷離子。 t請求項之方法，其中該角度嶙約7。且㈣為約30。 種用以在—半導體基板中形成_深渠溝垂直電晶體 方^々半導體基板具有-表面與—深渠溝，該準溝 :::成於該半導體基板中之侧壁，且一位元線擴散 在忒半導體基板表面上與其並置，該 忐包括如下步驟 在—摻雜半㈣基板㈣成―具有―頂部部分盥一 端部分的深渠溝； /、 在該基板中形成—圍繞該深渠溝之該下端 雜埋入式板； 刀的反- 形成一儲存節點介電質層，以作為該深泪 的-保形薄膜，以一呈反摻雜之初始儲存：::内壁· 充該深渠溝； 即”·'導體來J 凹進該初始儲存導體，從而形成—介·〜 該深渠溝之曝露内壁上的一保形膜：二衣，以作^ /、甲δ亥介蕾所a、 凹進而位於該深渠溝之該頂部下方； 苞貝裱不 以-呈上述之反摻雜並與該初始料導料鹆的互系 94620.doc 1304639 儲存節點導體來填充該深渠溝； 使該互補儲存節點導體凹進至該深渠 — 帶水平面； 里入式 藉由使摻雜劑自該互補广褚存節，點導體#散於該基板内 之反摻雜外擴散而形成一反摻雜埋入式帶； 在該互補儲存節點導體上形成—渠溝頂部氧化物層； 形成一與該深渠溝之曝露内壁保形的: 在該深渠溝中形成一位於該渠溝頂部氧：:層物上層’ 閘極導體； θ ^ 將該閘極導體凹進使其位於該位元線擴散區之底部表 面下方；及 & 以一相對於一反摻雜劑之垂直方向成角度執行 成角度之離子植入於位於該位元線擴散區位置下 通道内；及 ~ 以一相對於一摻雜劑之垂直方向成θ角度執行成角度 之離子植入於位於該沒極區之該位置下方的該通道内。 16.如請求項15之方法，其中該角度θ為約7。且㈣為約％。。 17·如請求項15之方法’其中該反摻雜劑選自㈣與麟組成 之群。 18.如請求項17之方法，其中該角㈣約?。綱為約3〇、 19·如=項17之方法，其中該反摻雜劑包括以一 _ ^ 之能量而植入的砷離子。 〇· 士口月求項19之方法，其中該角度0為約7。且㈣為約刈。。 94620.doc
TW093123128A 2003-08-13 2004-08-02 Self-aligned drain/channel junction in vertical pass transistor dram cell design for device scaling TWI304639B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/604,731 US6930004B2 (en) 2003-08-13 2003-08-13 Self-aligned drain/channel junction in vertical pass transistor DRAM cell design for device scaling

Publications (2)

Publication Number Publication Date
TW200518273A TW200518273A (en) 2005-06-01
TWI304639B true TWI304639B (en) 2008-12-21

Family

ID=34135431

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093123128A TWI304639B (en) 2003-08-13 2004-08-02 Self-aligned drain/channel junction in vertical pass transistor dram cell design for device scaling

Country Status (8)

Country Link
US (1) US6930004B2 (zh)
EP (1) EP1661176B1 (zh)
JP (1) JP4524285B2 (zh)
KR (1) KR100843499B1 (zh)
CN (1) CN100375270C (zh)
AT (1) ATE539448T1 (zh)
TW (1) TWI304639B (zh)
WO (1) WO2005020318A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200512886A (en) * 2003-09-18 2005-04-01 Nanya Technology Corp Method for forming isolation zone of vertical dynamic random access memory cell
US6979613B1 (en) * 2003-11-16 2005-12-27 Nanya Technology Corp. Method for fabricating a trench capacitor of DRAM
US20070275532A1 (en) * 2006-05-24 2007-11-29 International Business Machines Corporation Optimized deep source/drain junctions with thin poly gate in a field effect transistor
TWI334222B (en) * 2007-05-24 2010-12-01 Nanya Technology Corp Dynamic random access memory and manufacturing method thereof
US7838925B2 (en) * 2008-07-15 2010-11-23 Qimonda Ag Integrated circuit including a vertical transistor and method
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
CN102024700B (zh) * 2009-09-17 2012-09-26 北大方正集团有限公司 沟槽型双扩散金属氧化物半导体晶体管的制作方法
KR101164955B1 (ko) 2009-09-30 2012-07-12 에스케이하이닉스 주식회사 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법
US8298908B2 (en) * 2010-02-11 2012-10-30 International Business Machines Corporation Structure and method for forming isolation and buried plate for trench capacitor
US9761728B1 (en) 2016-05-25 2017-09-12 International Business Machines Corporation Self-aligned source/drain junction for vertical field-effect transistor (FET) and method of forming the same
CN117858496B (zh) * 2024-03-07 2024-06-07 合肥晶合集成电路股份有限公司 静态随机存取存储器单元的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
JP2837821B2 (ja) * 1994-04-15 1998-12-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイス
DE19742397C2 (de) * 1997-09-25 2000-07-06 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben
DE19742403A1 (de) * 1997-09-25 1999-04-08 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur
DE19908809B4 (de) * 1999-03-01 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung
JP4091242B2 (ja) * 1999-10-18 2008-05-28 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
JP2001244433A (ja) * 2000-02-24 2001-09-07 Promos Technol Inc Ｄｒａｍおよびその製造方法
US6688320B2 (en) 2000-11-10 2004-02-10 Flowtronex Psi, Inc. Utility conservation control methodology within a fluid pumping system
US6414347B1 (en) 2001-01-10 2002-07-02 International Business Machines Corporation Vertical MOSFET
US6440793B1 (en) 2001-01-10 2002-08-27 International Business Machines Corporation Vertical MOSFET
US6740920B2 (en) * 2002-03-11 2004-05-25 International Business Machines Corporation Vertical MOSFET with horizontally graded channel doping

Also Published As

Publication number Publication date
ATE539448T1 (de) 2012-01-15
EP1661176A4 (en) 2010-03-24
US6930004B2 (en) 2005-08-16
CN100375270C (zh) 2008-03-12
CN1836322A (zh) 2006-09-20
EP1661176B1 (en) 2011-12-28
KR20060040683A (ko) 2006-05-10
JP2008502123A (ja) 2008-01-24
TW200518273A (en) 2005-06-01
JP4524285B2 (ja) 2010-08-11
EP1661176A1 (en) 2006-05-31
WO2005020318A1 (en) 2005-03-03
US20050037561A1 (en) 2005-02-17
KR100843499B1 (ko) 2008-07-04

Similar Documents

Publication Publication Date Title
US7060574B2 (en) Buried channel type transistor having a trench gate and method of manufacturing the same
US7268043B2 (en) Semiconductor device and method of manufacturing the same
EP0905784A2 (en) Trench capacitor DRAM cell
US5369049A (en) DRAM cell having raised source, drain and isolation
US6537888B2 (en) Method for fabricating a semiconductor device reducing junction leakage current and narrow width effect
TWI304639B (en) Self-aligned drain/channel junction in vertical pass transistor dram cell design for device scaling
JP2000252445A (ja) 集積回路素子製造方法
US6562675B1 (en) Adjustment of threshold voltages of selected NMOS and PMOS transistors using fewer masking steps
US6841440B2 (en) Semiconductor device including impurity layer having continuous portions formed at different depths and method of manufacturing the same
US6740920B2 (en) Vertical MOSFET with horizontally graded channel doping
US20090179274A1 (en) Semiconductor Device and Method for Fabricating the Same
US6472301B1 (en) Method and structure for shallow trench isolation
KR20040035087A (ko) 반도체 장치의 트랜지스터 제조 방법
JP3403312B2 (ja) 半導体装置およびその製造方法
JP3063834B2 (ja) 半導体装置の製造方法
KR100728953B1 (ko) 반도체 소자의 제조방법
EP0948044A1 (en) Trench isolated wells in a semiconductor device
JP2003046088A (ja) 半導体装置及びその製造方法
JP5608313B2 (ja) 半導体装置の製造方法
JPH0744276B2 (ja) Ｍｉｓ型半導体装置
KR20050010250A (ko) 반도체소자의 형성방법
JP2004158647A (ja) 半導体装置及びその製造方法
KR100434955B1 (ko) 반도체 소자의 ｃｍｏｓ 및 그 제조 방법
US20050142719A1 (en) Method of fabricating MOS transistor
KR20040060318A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees