KR20060040683A - 소자 스케일링을 위한 수직 패스 트랜지스터 디램 셀설계에서의 자기정렬 드레인/채널 접합 - Google Patents

소자 스케일링을 위한 수직 패스 트랜지스터 디램 셀설계에서의 자기정렬 드레인/채널 접합 Download PDF

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유준 리
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

딥 트렌치 수직 트랜지스터의 형성 방법이 제공된다. 도핑된 반도체 기판내에 측벽을 가진 딥 트렌치가 형성된다. 반도체 기판은 그 표면에 카운터도핑된 드레인 영역 및 그 측벽과 나란한 채널을 포함한다. 드레인 영역은 최상부 레벨 및 저부 레벨을 구비한다. 카운터도핑된 소스 영역은 채널 아래에 측벽과 병치되어 기판에 형성된다. 게이트 산화물 층은 게이트 컨덕터와 병치되어 트렌치의 측벽상에 형성된다. 소스 영역 아래의 상기 채널로, 수직 방향에 대하여 θ+δ의 각도로 카운터도펀트의 경사진 이온 주입을 수행하고, 드레인 영역 아래의 상기 채널로, 수직 방향에 대하여 θ의 각도로 도펀트의 경사진 이온 주입을 수행한다.
MOSFET, 수직 트랜지스터, 딥 트렌치, 이온 주입.

Description

소자 스케일링을 위한 수직 패스 트랜지스터 디램 셀 설계에서의 자기정렬 드레인/채널 접합{SELF-ALIGNED DRAIN/CHANNEL JUNCTION IN VERTICAL PASS TRANSISTOR DRAM CELL DESIGN FOR DEVICE SCALING}
본 발명은 수직 금속-산화-반도체 전계 효과 트랜지스터들(MOSFETs)의 제조에 관한 것으로서, 이는 종래 기술에서 존재하는 소자들보다 우수한 채널 길이 측정가능성(scalability) 및 개선된 임계 변화를 제공한다.
DRAM(Dynamic Random Access Memory) 소자에서, 전이 MOSFET 소자는 전하 저장 커패시터에 연결된 스위치로서 이용된다. DRAM 회로는 통상적으로 워드라인으로 알려진 로우(row)들과 비트라인으로 알려진 컬럼(column)들에 의해 상호연결된 메모리 셀의 어레이를 포함한다. DRAM내의 특정 메모리 셀로부터 데이터를 판독하거나 그에 데이터를 기록하는 것은 선택된 워드라인 및 선택된 비트라인의 조합을 동시에 활성화시킴으로써 이루어진다. 상이한 유형의 MOSFET들이 DRAM 회로에서 사용된다.
도 1A는 P형 도핑된 실리콘 기판(15)에 형성된 종래 기술의 수직의 딥 트렌치, MOSFET, DRAM 셀(10)의 단편적이고, 도식적이고, 수직 단면적인 입면도이다. 셀(10)은 수직 MOSFET 트랜지스터(17)를 포함하며, 상기 트랜지스터(17)에서 채널 전류 흐름의 평면은 P형 도핑된 실리콘 기판(15)의 주 표면에 평행하다. 셀(10)의 우측에는, 기판(15)에 딥 트렌치(DT)가 형성되어 있으며, 딥 트렌치(DT)의 오른쪽 에지와 기판(15)은 설명의 편의를 위해 도면에서 제외되어 있다.
딥 트렌치(DT)의 왼쪽 측벽을 따라 형성된 MOSFET 트랜지스터(17)는 딥 트렌치(DT)의 최상부에 형성된 게이트 컨덕터(GC)(16)와 병치하여 딥 트렌치(DT)의 측벽 상에 형성된 게이트 산화물층(24)을 포함한다. 커패시터(C)는 딥 트렌치(DT)의 하부에 형성된다.
FET 트랜지스터(17)는 드레인 영역(D), 소스 영역(S), 및 채널(CH)을 포함한다. 드레인 영역(D)은 기판(15)의 최상부 상의 N+ 도핑된 비트 라인 확산(XA) 영역(26)에 위치된다. 소스 영역(S)은 N+ 도핑된 과확산(outdiffusion) 영역(OD)에 형성되고, 이것은 N+ 도핑된 커패시터 노드(11)에서 딥 트렌치(DT)에 형성된 N+ 도핑된 스트랩(strap)(13)과 병치된다. FET 트랜지스터(17)의 채널(CH)은 딥 트렌치(DT)의 상부 측벽을 따라 형성된 게이트 산화물 층(24)의 왼쪽으로 P형 도핑된 기판(15)에 위치되고, 트랜지스터(17)의 채널 영역(CH)은 상기 드레인 영역(D)과 소스 영역(S) 사이, 최상부와 저부 사이에 위치된다. 따라서, 채널(CH) 및 게이트 컨덕터(16)는, 상기에서 서술한 바와 같이, 얇은 게이트 산화물 층(24)에 의해 분리되고, 상기 얇은 게이트 산화물 층(24)은 수직 트랜지스터(17)에서 채널(CH)의 최상부의 드레인 영역(D)과 채널(CH)의 저부의 소스 영역(S)을 가진 딥 트렌치(DT)의 측벽상에 형성된다. 게이트 컨덕터(GC)(16)가 GC(16)의 최상부에서 GC(16)로의 배선의 전기적 연결에 의해 Vpp로 상승될 때 트랜지스터(17)는 턴 온 된다.
이러한 수직 MOSFET 트랜지스터(17)에서, 전류 흐름은 소스 영역(S)과 드레인 영역(D) 사이의 채널(CH)을 통해 실리콘 기판(15)의 주 표면(즉,도 1에 도시된 바와 같이 수평적)에 대하여 수직이다.
딥 트렌치(DT)의 하부에 형성된 딥 트렌치 커패시터(C)(3차원 구조를 포함)는 MOSFET 셀(10)의 전하 저장 커패시터(C)로서 사용된다. 본 기술분야의 당업자에게 잘 이해되는 바와 같이, 그러한 딥 트렌치 커패시터(C)는 통상적으로, 도핑된 실리콘 기판(15)과 같은, 반도체 기판에 대해 다양한 차원의 수직 딥 트렌치(DT)들을 에칭하는 프로세스에 의해 형성된다. 일반적으로, 딥 트렌치(DT)의 저부들은 N+도핑된 폴리실리콘, N+ 도핑된 폴리실리콘을 포함하며, 이것은 커패시터(C)의 스토리지 노드(11)로서 작용하고, 스토리지 노드(11)는 절연층들(12/44)에 의해 기판(15)으로부터 분리된 커패시터(C)의 내부 플레이트를 포함한다. 딥 트렌치(DT)의 저부는 도 1A의 저부 부근에서 절단된 중간 부분들로 나타내어 진다.
커패시터(C)의 스토리지 노드(11)를 형성하기 전에, 딥 트렌치(DT)가 비어 있을 때, 즉 도핑된 폴리실리콘으로 딥 트렌치(DT)를 충전함으로써 스토리지 노드(11)를 형성하기 전에, 커패시터의 외부 플레이트(42)를 포함하는 N+ 도핑 영역이 P형 도핑된 실리콘 기판(15)에 형성된다. 그 때, (본 기술분야의 당업자에게 잘 이해될 수 있는 바와 같은 적절한 마스킹에 의해) 도펀트 소스로부터의 N+ 도펀트가 비어 있는 딥 트렌치(DT)의 내부로 도입된다. 그 후, 도펀트 소스로부터의 N형 도펀트가 딥 트렌치(DT)의 저부에 도달할 때, 딥 트렌치(DT)의 저부로부터 바깥쪽으로 P형 도핑된 실리콘 기판(15)으로의 확산이 야기된다. 그러한 방식으로, 커패시 터(C)의 N+ 도핑된 외부 플레이트(42)는, 도 1A에 도시된 바와 같이, 딥 트렌치(DT)의 하부 단부의 외부에 형성된다.
외부 플레이트(42)를 형성한 후에, 스토리지 노드 절연체(44)의 얇은 등각 층(thin conformal layer)이 딥 트렌치(DT)의 하부의 노출된 내부 벽들 상에 딥 트렌체(DT) 내부에 형성된다. 그 후, 커패시터 스토리지 노드(11)의 하부는 스토리지 노드 절연체(44) 내부에 형성된다. 간략히 말하면, 외부 플레이트(42)는 딥 트렌치(DT)의 하부, 스토리지 노드 절연체(44), 및 커패시터 스토리지 노드(11)의 하부를 순서대로 둘러싸고 있다.
스토리지 노드 절연체(44)의 레벨 위로, (스토리지 노드 절연체(44)보다 다소 더 두꺼운) 얇은 등각 층으로서 LOCOS 절연 칼라(dielectric collar)(12)가 딥 트렌치(DT)에 형성된다. 칼라(12)는, 설명의 편의를 위해 감소된 수직 스케일로 도시된, 커패시터(C)보다 더 짧다.
커패시터 스토리지 노드(11)의 N+ 도핑된 폴리실리콘은 스토리지 노드 절연체(44) 및 커패시터 절연 칼라(12)의 안쪽에서 딥 트렌치(DT)를 충전한다. 트랜지스터(17)과 같은, 수직 트렌치 트랜지스터는 평면 트랜지스터에서의 측정가능성 제한들을 극복할 수 있으며, 이는 트랜지스터(17) 채널(CH)의 채널 길이가 리소그래피에 의해 규정되거나 제한되지 않기 때문이다. 평면 트랜지스터에서 문제점인 쇼트 채널 효과(short channel effect)의 단점을 억제하도록 더 긴 채널(CH)이 사용될 수 있다.
셀(10)의 최상부 표면에서, N+ 도핑된 비트 라인 확산(XA) 영역(26)(드레인 영역(D)임)이 P형 도핑된 실리콘 기판(15)의 최상부 표면에 형성된다. 비트라인 컨택트(28)는 XA 영역(26)의 최상부 표면과 접촉한다.
상기에서 지적한 바와 같이, 트랜지스터(17)의 소스 영역은 N+ 도핑되고, 매립된 스트랩, 과확산(buried-strap outdiffusion) 영역(OD)을 포함한다. 상기 매립 스트랩 과확산 영역(OD)은, 본 기술분야의 당업자가 잘 이해하는 바와 같은 통상적인 프로세스에서 커패시터 스토리지 노드(11)의 최상부에서 N+도핑된 매립 스트랩(13)으로부터 N형 도펀트의 과확산(out-diffusion)에 의해 형성된다.
그러한 실리콘 산화물과 같은 절연체로 구성된 칼라(12)는 커패시터 스토리지 노드(11)로부터, 딥 트렌치(DT), 스토리지 노드 절연체(44) 및 칼라(12)의 바깥쪽으로 매립 플레이트(buried plate)(42)로의 기생 누설 경로를 차단시키는 것을 돕는다. 트렌치 최상부 산화물(TTO: Trench Top Oxide) 층(14)은 게이트 컨덕터(GC)(16)의 N+ 도핑된 폴리실리콘으로부터 커패시터 스토리지 노드(11)를 절연한다.
도 1A의 수직 패스 트랜지스터 셀은 통상적이고 평면적인 DRAM 패스 트랜지스터 설계 및 스케일링(scaling)에 대한 매력적인 대안을 제공한다. 이상에서 서술한 바와 같이, 리소그래피에 의해 규정되지 않는 보다 긴 소자 효과 채널 길이(longer device effective channel length)가 사용될 수 있기 때문에 쇼트 채널 효과는 억제된다. 2 개의 패스 트랜지스터들(17)(설명의 편의를 위해 그 중 하나만이 도시됨)이 스토리지 커패시터를 구동하는 것과 병렬하여 사용되기 때문에 구동 전류가 손상되지 않는다. 수직 트랜지스터 설계에 포함된 3차원의 결합은 DRAM 동작 에 최적화된 DRAM 패스 트랜지스터(17)를 설계하는 데 큰 유연성을 가지도록 한다. 그러나, 마찬가지로, 해결되어야 할 필요가 있는 문제들이 존재한다.
수직 패스 트랜지스터(17)의 이전 설계가 가진 문제점들 중 하나는 회답 전류(write back current)를 열화시키는 큰 기판 바이어스 효과가 존재한다는 것이다. 작은 기판 바이어스 효과를 이루기 위해서는 채널(CH)에 수직인 방향으로 단계화된 도핑 프로파일이 요구된다. 평면 패스 트랜지스터 설계에서, 이것은 당연히 블랭킷 Vt 조절 주입(blanket Vt adjustment implant)으로 이루어진다.
도 1A의 수직 패스 트랜지스터 셀(10)에서, 도 1B에서의 도펀트(32) 주입에 의해 예시된 작은 블랭킷 주입은 측면적으로 균일한 도핑을 야기하고 그로 인해 P형 도핑된 실리콘 기판(15)이 높은 기판 감도를 갖게 된다. 도 1B에서, 게이트 전극(16)은 어레이 최상부 산화물(29)에 의해 마스킹되고 P형 도펀트(32)는 Vt 조절 주입을 제공하도록 채널 영역(CH)으로 수직으로 이온 주입된다. 도펀트는 수직으로 채널 영역(CH)에 직접 주입되고 그에 따라 측면적으로 균일하다.
도 2A는 도 1A 및 1B에 의해 예시된 문제들을 해결하기 위한 종래 기술의 경사진 이온 주입 방법을 예시하며, 개선된 기판 감도 및 회답 전류를 위한 상기 소자 구조 및 Vt 조절 주입은, 이온 주입에 의해 (셀(10)의 최상부 표면에 수직인) 수직선에 대하여 θ의 각도로 대각선으로 주입된 B 이온(32)의 경사진 이온 주입에 의해 개선된다. 이온(32)의 경사진 이온 주입 동안에, 비트 라인 확산(XA) 영역(26)은 마스킹 층(59)에 의해 이온(32)의 주입으로부터 보호되는 것으로 도시된다.
도 2A는, 도 1A의 셀(10) 상에서 수행되어지는 도 1B의 프로세스의 문제에 대한 해결책, 즉, N+ 도핑된 폴리실리콘으로 구성된 리세싱된 게이트 컨덕터(16) 내부로 또는 그것을 통한 P형 도펀트 이온들의 경사진 Vt 조절 이온 주입을 예시한다.
도 2A에서, 원하는 도핑 프로파일을 달성하기 위한 시도로 종래 기술 방법이 사용된다. P형 도펀트 이온(32)은, 부분적으로 게이트 컨덕터(GC)(16)의 리세싱된 폴리실리콘을 통해 채널(CH)의 모서리로의 θ의 각도로의 P형 도펀트 이온(32)의 경사진 이온 주입에 의해 리세스(R)를 통해 주입된다. 채널(CH)에 성공적인 도펀트 프로파일을 이루기 위해, 게이트 컨덕터(16)는 리세스(R)를 형성하기 위해 N+ 도핑된 폴리실리콘 충전의 일부를 에칭함으로써 정확한 깊이로 리세싱되었음에 틀림없다. 이 방법에 관련한 문제점은, 주입된 P형 도펀트(32)의 피크의 위치가 GC(16)의 폴리실시콘을 리세싱함으로써 형성되는 리세스(R)의 깊이에 의해 규정되며, 이 리세스(R)의 깊이는 상당한 프로세스 변동을 가진다는 것이다. 따라서, 비트라인 확산(XA) 영역(26)과의 접합은 게이트 컨덕터(16)에 대해 자기 정렬되지 않는다.
이상적으로, 채널(CH)로의 P형 도핑은, 도 2B 및 도 2C에서의 도핑 프로파일(18/19)에 의해 도시된 바와 같이, 측면방향 및 수직 방향 양자 모두에서 점점 줄어들도록 하기 위해 비트라인 확산(XA) 영역(26)과 P형 도핑된 실리콘 기판(15) 사이의 접합(25) 바로 아래에서 피크가 되어야 한다.
도 2B를 참조하면, 도 1A의 셀(10)은 수평방향의 화살표로 표시된 실선 프로파일 라인(18P)에 의해 예시된 주입 P형 도펀트 원자들의 측면 스캐터링을 초래한 후에 도시된다. 채널(CH)의 영역 내에서 그리고 채널(CH)의 왼쪽으로의 도펀트 원 자들의 확산과 결합된 도펀트 원자들의 스캐터링은, 왼쪽으로 낮은 농도로 점점 낮아지는 게이트 산화물 층(24) 부근의 오른쪽에 피크를 가지는, 도 2B에서 도시된 바와 같은 P형 도펀트의 (오른쪽으로부터 왼쪽으로) 측면적으로 단계화된 프로파일(18P')을 생성한다.
도 2C를 참조하면, 또한 도 2A에 의해 예시된 프로세스에 의해 생성된 P형 도펀트 18P'의 실선의 수직 단계화된 프로파일 라인이 존재한다. 셀(10)은, 도 2A에서 수행된 도펀트 원자들의 경사진 이온 주입 프로세스가 채널(CH)의 영역에서 그리고 그 아래에서의 확산과 결합되어 주입 도펀트 원자들의 수직 스캐터링을 야기한 이후에 도시되며, 상기 수직 스캐터링은 도 2C에서 도시된 바와 같은 P형 도펀트 원자들의 (최상부로부터 저부까지의) 수직 단계화된 프로파일(18P')을 생성하며, 게이트 산화물 층(24)의 오른쪽에 XA 영역(26)의 저부에서의 라인(25) 아래로 바람직한 거리 "m"만큼 이격되어 존재하는 피크가 그 위로 그리고 그 아래로 실질적으로 보다 낮은 농도로 점점 낮아진다.
그러나, 도 2C는 또한 게이트 컨덕터(16)의 리세싱을 과도하게 얕게함으로서 야기되는 P형 도펀트(18P')의 단계화된 수직 프로파일의 가정적인 점선 프로파일 라인을 도시한다. 리세싱된 게이트 컨덕터(16)의 실제 깊이가 레벨(40) 위로 거리 n인 상기 가정적인 점선 레벨(30)의 수준에 있을 때, 도 2C에서 점선 커브(18P')에 의해 도시된 바와 같이, 그 결과, P형 도펀트의 수직 프로파일의 최대값이 라인(25) 아래로 거리 m-n인 곳에만 있게 될 것이며, 그것은 XA 영역(26)의 하부 경계(25)에 과도하게 가깝다. Vt 주입이 XA 영역(26)에서의 드레인 영역(D)의 부근에서 과도하게 높기 때문에, 즉 과도하게 근접하기 때문에, 그리고 P형 도펀트가 영역(26)에서 N+ 도펀트 원자들에 의해 보상될 것이므로, 상기 결과는 바람직하지 않다. 따라서, 딥 트렌치 수직 DRAM 프로세스들은 게이트 리세스 레벨(40)의 실제 깊이를 제어하는 것에 있어 존재하는 문제점들로 인해 부가적인 Vt 변화에 직면할 수 있다.
따라서, 프로세스 변화 및 채널 길이 측정 요구로 인해 제조과정 동안에 가정적인 과도하게 높은 게이트 리세스 레벨(30)이 생성될 수 있다. 요약하면, 상기 점선 게이트 리세스 레벨(40)은 수용가능하지만, 상기 게이트 리세스 레벨(30)은 수용될 수 없을 정도로 높은 레벨이다. 문제는 이 결과를 피하기 위해 무엇을 해야하는 가이다.
도 2D는, 도 2A에서 예시된 단계에서 주입된 P형 도펀트 원자들의 농도 레벨의 바람직한 합성 "3차원" 프로파일(18P')(수직 및 수평 분포)를 도시하며, 도 2A 및 2B에서 도시된 레벨(40)로 리세싱된 게이트 컨덕터(16)를 가진다. 이것은 도펀트의 바람직한 분포를 예시한다. 그러나, 그것은, 도 2C 및 2E에서 프로파일(18P'')에 의해 도시된 수용불가능한 결과와 달리, 원하는 대로, 게이트 컨덕터(16)가 충분히 리세스되었기 때문이다.
도 2C, 도 2E는 도 2A에 의해 예시된 단계에서 주입된 P형 도펀트 원자들의 농도 레벨들의 합성 "3차원"(수직 및 수평 분포)의 형태로 바람직하지 않은 프로파일(18P'')을 도시하며, 게이트 리세스 레벨(30)이 수용불가능하게 높은 레벨에 있는 가정적인 점선 레벨(30)로 리세싱된 게이트 컨덕터(16)를 가지고 있다.
도 2C 및 2E에서 도핑 프로파일(18P'')에 의해 도시된 바와 같이, 만약 GC(16)의 GC 리세스(30)가 과도하게 얕으면, P형 도핑 프로파일(19)의 상당 부분이 P형 도펀트(32)의 확산에 의해 보상되고, 이것은 직접적으로 소자 임계 전압의 강하를 야기한다. 그러한 설계 체계에서, 낮은 값의 서브 임계 누설 전류를 유지하기 위해, 설계자는 공칭 Vt를 상승시켜 공칭 구동 전류를 강하시키도록 요구된다. 공칭 Vt가 동일하게 유지된다면, XA 확산에 의한 보상을 최소화하도록 P형 도핑을 더 깊이 위치시키는 것이 요구될 것이다. 그러나, P형 도펀트 이온의 끝 부분은 스트랩 과확산(OD)에 접촉하지 않아야 하며, 이것은 상승된 접합 누설을 야기할 것이다. 결과적으로, 다른 리세스에 의해 규정되는 노드 확산은 마찬가지로 더 깊게 이루어져야 할 필요가 있다. 즉, 소자 채널 길이는 구동 전류를 증가시키도록 스케일링(scale)될 수 없다. 본 발명은 Vt 변화를 감소하고 수직 트렌치 MOSFET에서 부가적인 소자 채널 길이 스케일링을 가능하게 하는 수단을 제공한다.
공통적으로 양도된 Ramachandra Divakaruni 등에 의한 US 특허 제6,414,347호 및 제6,440,793호, 발명의 명칭 "Vertical MOSFET"은 다음 단계들에 의해 수직 MOSFET 구조를 형성하는 것을 서술한다. 위에 놓인 실리콘 기판 상에 트렌치 최상부 산화물(TTO)의 최상부 표면으로 평탄화된 증착 게이트 컨덕터(GC) 층을 가진 수직 MOSFET DRAM 셀 구조를 제공한다. 실리콘 기판의 최상부 표면 아래의 GC 층에 리세스를 형성한다. 어레이 P 웰에 도핑 포켓들을 형성하기 위해 소정 각도로 리세스를 통해 N 형 도펀트 종을 주입한다. 리세스 내로 산화물 층을 증착하고 리세스의 측벽들 상에 스페이서들을 형성하기 위해 산화물 층을 에칭한다. 그 후, 리세스 로 GC 물질을 증착하고, 상기 TTO의 최상부 표면으로 GC를 평탄화한다.
2002년 3월 11일에 출원된 출원번호 제10/096,219호 발명의 명칭 "Vertical MOSFET with Horizontally Graded Channel Doping"인 Dureseti Chidambarrao 등의 미국 특허출원(대리인 번호 제FIS9-2002-0015)은, 영향받지 않는 다른 소자 파라미터들에 의해 상당히 감소되는 수직 MOSFET 내의 바디(body) 효과를 서술하고 있으며, 여기에서 수직 트랜지스터는, 게이트에서 피크를 가지며, 게이트로부터 낮은 P-웰 농도치를 가지는 플래토(plateau)로 급속하게 낮아지는 주입 농도 분포를 가지는 임계 주입을 구비한다. 한 실시예에서, 카운터도핑(counterdoping)을 수반하는 두 가지 바디 주입이 이용되며, 이것은 Vt로 설정된 게이트에서의 피크를 가지는 경사진 이온 주입과 웰 도펀트 농도를 설정하는 측면적으로 균일한 저 도즈(low dose) 주입을 가진다.
VLSI 기술에 대한 2002 심포지움의 프로시딩; VLSI 기술 다이제스트의 섹션 8-3, 180-181 페이지의 K.McStay 등의 "Vertical Pass Transistor Design For Sub-100nm DRAM Technologies".
본 발명의 방법의 이점은, Vt 변화가 게이트 리세스 제어로 인해 크게 감소된다는 것이다. 부가적으로, 이 방법은 원하는 구동전류를 보장하기 위해 수직 패스 트랜지스터의 채널 길이를 스케일링하기 위한 더 많은 공간을 제공한다.
본 발명에 따르면, 소스 접합 Vt 조절 주입을 형성하기 위해, 리세싱된 게이트 컨덕터(GC)에 자기 정렬된 두 가지의 다른 이온 주입이 이용된다. 상기 두 가지 다른 이온 주입에는 θ의 각도로 주입된 P형 도펀트 이온의 이온 주입 및 θ+δ의 각도로 주입된 N형 도펀트의 주입을 포함한다. 리세스 제어로 인한 Vt 변동이 억제되고, 보다 낮은 Vt 조절 주입 에너지가 사용될 수 있으며, 그에 따라 수직 패스 트랜지스터의 부가적인 스케일링이 가능해 진다. 바람직하게, 각 θ는 약 7˚이고, θ+δ는 약 30˚이다.
또한 본 발명에 따르면, 측벽을 가진 트렌치 및 표면을 가지는 반도체 기판에 트렌치 수직 트랜지스터를 형성하기 위한 방법이 제공된다. 반도체 기판이 도펀트로 도핑되고, 상기 기판의 표면에 카운터도핑된 드레인 영역 및 상기 측벽을 따라 형성된 채널 (상기 드레인 영역은 최상부 레벨 및 저부 레벨을 가짐), 상기 채널 아래에서 상기 측벽과 병치되어 기판에 형성된 카운터도핑된 소스 영역, 상기 트렌치의 측벽상에 형성된 게이트 산화물 층, 상기 트렌치에 형성된 게이트 컨덕터를 구비한다. 상기 방법은 다음과 같은 단계들을 포함한다. 반도체 기판의 표면 아래에서 게이트 컨덕터를 리세싱한다. 드레인 영역의 위치 아래에 채널로, 수직 방향에 대하여 θ+δ의 각도로 카운터도펀트의 경사진 이온 주입을 수행한다. 드레인 영역의 위치 아래에 채널로, 수직 방향에 대하여 θ의 각도로 도펀트의 경사진 이온 주입을 행한다.
바람직하게는, 게이트 컨덕터의 리세싱이 드레인 영역의 저부 레벨 아래에 도달하며, 각 θ는 약 7˚이고, θ+δ는 약 30˚이고, 카운터도펀트는 비소 및 인으로 구성된 그룹으로부터 선택된다. 카운터도펀트는 약 10 keV의 에너지에서 주입된 비소 이온을 포함하고, 및/또는 딥 트렌치는 딥 트렌치 커패시터를 포함한다.
또한, 본 발명에 따르면, 측벽을 가진 트렌치(상기 딥 트렌치는, 딥 트렌치를 라이닝(lining)하는 노드 절연체, 노드, 스트랩, 및 칼라로 충전된 딥 트렌치 커패시터를 포함)와 표면, 딥 트렌치를 둘러 반도체 기판에 형성된 매립 플레이트(buried plate)(상기 반도체 기판의 도펀트로 도핑됨), 기판의 표면에 카운터도핑된 비트라인 확산 영역 및 상기 측벽에 나란한 채널(상기 비트라인 확산 영역은 최상부 레벨 및 저부 레벨을 포함), 채널 아래에서 측벽과 병치되어 기판에 형성되는 카운터도핑된 소스 영역, 트렌치의 측벽 상에 형성된 게이트 산화물 층, 및 트렌치에 형성된 게이트 컨덕터를 포함하는 반도체 기판내의 딥 트렌치 수직 트랜지스터를 형성하기 위한 방법이 제공되며, 상기 방법은 다음 단계들을 포함한다. 상기 반도체 기판의 표면 아래에 게이트 컨덕터를 리세싱한다. 드레인 영역의 위치 아래에 채널로, 수직 방향에 관해 θ+δ의 각도로 카운터 도펀트의 경사진 이온주입을 수행하고, 비트라인 확산 영역의 위치 아래에 채널로, 수직 방향에 관해 θ의 각도로 도펀트의 경사진 이온주입을 수행한다. 바람직하게는, 게이트 컨덕터의 리세싱은 비트라인 확산 영역의 저부 레벨 아래에 도달한다.
또한, 본 발명에 따르면, 측벽을 가진 딥 트렌치와 표면 및 반도체 기판의 표면상에 수직 트랜지스터와 병치되는 비트라인 확산 영역을 구비한 반도체 기판내의 딥 트렌치 수직 트랜지스터를 형성하기 위한 방법이 제공된다. 그 단계는 다음과 같다:
도핑된 반도체 기판에 최상부 및 하부를 가지는 딥 트렌치를 형성한다. 딥 트렌치의 하부를 둘러 기판에 카운터도핑된 매립 플레이트를 형성한다. 딥 트렌치의 내부 벽 상에 등각 박막으로서 스토리지 노드 절연층을 형성한다. 카운터도핑된 초기 스토리지 노드 컨덕터로 딥 트렌치를 충전한다. 상기 초기 스토리지 컨덕터를 리세싱한다. 딥 트렌치의 노출된 내부 벽 상에 등각 막으로서 절연 칼라를 형성하고 상기 절연 칼라는 딥 트렌치의 최상부 아래에서 리세싱된다. 그 위에 카운터도핑되고 초기 스토리지 컨덕터와 접촉하는 보충 스토리지 노드 컨덕터로 딥 트렌치를 충전한다. 딥 트렌치에서 매립된 스트랩 레벨로 보충 스토리지 노드 컨덕터를 리세싱한다. 보충 스토리지 노드 컨덕터로부터 기판으로의 도펀트 확산에 의해 카운터도핑된 매립 스트랩 카운터 도핑된 과확산(outdiffusion)을 형성한다. 보충 스토리지 노드 컨덕터 위에 트렌치 최상부 산화물층을 형성한다. 상기 딥 트렌치의 노출된 내부 벽과 등각인 게이트 산화물 층을 형성한다. 상기 트렌치 최상부 산화물 층 위에서 딥 트렌치에 게이트 컨덕터를 형성한다. 비트라인 확산 영역의 저부 표면 아래에서 게이트 컨덕터를 리세싱한다. 비트라인 확산 영역의 위치 아래에 채널로, 수직 방향에 관해 θ+δ의 각도로 카운터도펀트의 경사진 이온주입을 수행하고, 드레인 영역의 위치 아래에 채널로, 수직 방향에 관해 θ의 각도로 도펀트의 경사진 이온주입을 수행한다. 바람직하게는, 각 θ는 약 7˚이고, θ+δ는 약 30˚이다. 카운터도펀트는 비소 및 인으로 구성된 그룹으로부터 선택되고, 및/또는 카운터도펀트는 약 10 keV의 에너지에서 주입된 비소 이온을 포함한다.
본 발명의 이전 및 다른 측면 및 단점들은 첨부된 도면에 대하여 이하에서 설명되고 서술된다.
도 1A은 P형 도핑된 실리콘 기판에 형성된 종래 기술의 수직, 딥 트렌치, MOSFET, DRAM 셀(10)의 단편적이고, 도식적이며, 수직 단면의 입면도이다.
도 1B는 Vt 조절 주입을 제공하기 위해 도 1A의 수직 패스 트랜지스터 셀의 채널 영역을 포함하는 P형 도핑된 실리콘 기판으로 도펀트를 주입하는 것을 예시한다.
도 2A는 도 1B의 프로세스의 문제에 대한 해결책을 예시하며, 그것은 P형 도펀트 이온들을 N+ 도핑된 폴리실리콘으로 구성된 리세싱된 게이트 컨덕터로 또는 그것을 통해 경사진 이온 주입을 행하는 것에 의해 도 1A의 셀 상에 Vt 조절을 수행하는 것이다.
도 2B는, 도 2A에서 수행된 P형 도펀트 이온의 경사진 이온 주입의 프로세스가 수평 화살표에 의해 표시된 실선 프로파일 라인에 의해 표시된 바와 같이 주입된 P형 도펀트 원자들의 측면적인 스캐터링을 야기한 후에 도 1A의 셀을 도시한 것이다.
도 2C는, 도 2A에서 예시된 프로세스에 의해 생성된 P형 도펀트의 수직 단계화된 실선 프로파일 라인과, 게이트 컨덕터의 리세싱을 과도하게 낮게 함으로써 야기되는 P형 도펀트의 단계화된 수직 프로파일의 가정적인 점선을 더한 것을 도시한다.
도 2D는 도 2A에 의해 예시된 단계에서 주입된 P형 도펀트 원자의 농도 레벨의 바람직한 합성 "3차원" 프로파일(수직 및 수평 분포)를 도시하며, 게이트 컨덕터(6)는 도 2A 및 2B에서 도시된 레벨로 리세싱된다.
도 2E는 도 2A에 의해 예시된 단계에서 주입된 P형 도펀트 원자의 농도 레벨의 바람직한 합성 "3차원" 프로파일(수직 및 수평 분포)를 도시하며, 게이트 컨덕터는 게이트 리세스 레벨이 너무 높아서 수용불가능하게 높은 레벨인 가설적인 점선 레벨로 리세싱된다.
도 3은 본 발명에 따른 소자 구조 및 Vt 조절 주입 프로세스를 예시한다.
도 4는 본 발명의 프로세스의 결과가 이하 단계(12)에 이르는 종래 기술의 프로세스와 동일하다는 것을 도시한다.
도 5는 본 발명의 방법에 따라 제조된 완성된 DRAM 셀을 도시한다.
도 3은 경사진 이온 주입(32,34)이 수행되는 동안, 반도체 기판(15)의 최상부에서 도시되는 N+ 도핑된 비트라인 확산(XA) 영역(26)을 가지는 본 발명에 따른 소자 구조와 Vt 조절 주입 프로세스를 예시한다. XA 영역(26)이 제조 과정에서 후에 형성될 수 있지만, 그 결과 채널 도핑 레벨은 동일하다.
본 발명에 따르면, 도 2C 및 2E의 문제에 대한 해결책이 도 3에 의해 예시되어 있으며, 여기서 θ의 각도로 주입된 N+ 도핑 폴리실리콘 상에 구성된 리세싱된 게이트 전극(16)에 P형 도펀트(32)의 경사진 이온 주입에 의한 Vt 조절이 이루어졌으며, 확산과 결합된 활성화 이온들의 측면 스캐터링은, 드레인 영역(D) 바로 아래에서 채널(CH)로 주입된 P형 이온들을 보상하는 각 θ-δ에서의 N형 도펀트 이온의 주입과 결합하여, 도 2C의 도펀트 프로파일(18P' 및 18'')에 의해 예시되는 측면 단계화된 프로파일을 생성한다. 이상에서 설명한 바와 같이, 서브-Vt 누설을 억제 하기 위해 드레인 영역(D) 아래에 채널로 상대적으로 높은 P형 도핑을 행하는 것이 필요한 반면에, 상기 높은 P형 도핑은 드레인 영역(CH) 부근에서는 높지 않아야 한다. 반면에, 높은 도핑 레벨은 과도한 접합 누설을 초래하므로, 매립된 스트랩 과확산 영역(OD) 부근의 P형 도핑 레벨은 낮게 유지될 필요가 있다. 결과적으로, 수직 방향으로 불균일하게 채널 영역을 도핑하는 것이 이익이 된다.
본 발명의 프로세스에서, 패스 트랜지스터(XA)(26) 접합은 주입 에너지만에 의해 규정되며, 게이트 리세스 변동에 관계 없이 리세싱된 게이트 에지에 자기 정렬된다. Vt 변동이 크게 감소될 수 있는 반면에 채널 길이가 약 50nm만큼 더 작아질 수 있다는 것이 발견되었다.
도 4는 본 발명의 프로세스 결과가 이하의 단계(12)에 이르는 종래 기술의 프로세스와 동일하다는 것을 도시한다.
(1) 실리콘 기판(15)으로 시작하여, 얇은 열 산화물(2-20nm)로 구성된 패드 구조(38)가 실리콘 기판(15) 상에 성장된다; 질화 실리콘으로 구성된 증착된 패드 마스킹 층(59)(50-200nm), 조밀화된(densified) TEOS 산화물(또는 HDP 산화물)(50-500nm)의 층, 그리고나서 BSG 산화물의 최상부 층(50-500nm)이 증착된다.
(2) 딥 트렌치 스토리지 커패시터(C)는 그 후, 마스킹 층(59)에서 딥 트렌치(DT) 및 패드 구조(38)의 패턴을 개방하고 대략적으로 7 마이크로미터의 깊이로 P형 실리콘 기판(15)을 이방성으로 에칭함으로서, 통상적으로 실행되는 방식으로 형성된다.
(3) N+ 카운터도핑된 매립 플레이트(42)는, 복수의 공지된 방법 중 임의의 하나(예컨대, ASG 유리로부터의 과확산, 기체상(gas phase) 도핑, 등)를 사용하여, 기판(15)의 주위 영역으로 딥 스토리지 트렌치(DT)의 하부를 통해 N형 도펀트를 확산시킴으로서 형성된다.
(4) 실리콘 산화물로 구성된 등각 스토리지 노드 절연 층(44)이 딥 트렌치(DT)의 내부 벽 상에 박막으로서 형성된다.
(5) 딥 트렌치(DT)는 스토리지 노드(11)의 하부를 형성하는 N+ 도핑된 폴리실리콘으로 충전되고, N+ 도핑된 폴리실리콘은 그 후 딥 트렌치(DT)의 내부 벽 상에 등각 폴리실리콘 버퍼링된 LOCOS 칼라(12)(또는 상부(대략 최상부 1마이크로미터)에서 스토리지 노드(11)의 하부 및 스토리지 노드 절연층(44) 위의 다른 유형의 절연 칼라(12))를 형성하도록 리세싱된다. 딥 트렌치(DT)의 측벽의 상부는 딥 트렌치(DT)의 최상부 아래에서 잘 리세싱된 절연 칼라(12)의 최상부를 남기고 P형 도핑된 실리콘 기판(15)에 노출되도록 유지된다.
(6) 그 후 딥 트렌치(DT)는, N+도핑된 폴리실리콘으로 재충전되고 스토리지 노드(11)의 형성을 완료하기 위해 패드 마스킹 층(59)의 레벨로 평탄화된다. 스토리지 노드(11)의 폴리실리콘은 그 후 실리콘 기판의 표면 아래의 깊이로 리세싱되며, 그 깊이에서 절연 칼라(12)의 최상부 위에 스토리지(11)의 상부 표면에서 매립된 스트랩(13)을 형성하는 것이 바람직하다. 상기 리세스는 본 발명으로 인해 종래 기술보다 약 5nm 얕게 이루어 질 수 있다. 이것은 또한 약 5nm 채널 깊이 감소 및 약 20% 구동 전류 개선을 초래한다.
(7) 딥 스토리지 트렌치의 측벽을 통해 스트랩(13)에 N+ 폴리실리콘으로부터 N 형 도펀트의 매립 스트랩 과확산이 이루어짐으로써 P형 도핑 실리콘 기판(15)에 매립된 스트랩 과확산 영역(OD)을 형성하기 위해 표준 매립-스트랩 프로세스가 사용된다. 표준 스트랩 프로세스는 스트랩(13)이 형성될 지점 위에 딥 트렌치(DT)의 측면으로부터 칼라 산화물(12)을 제거하는 것, 도핑 스트랩 폴리실리콘(13)의 증착 및 에칭을 포함한다. 폴리실리콘(13)은, 딥 트렌치(DT)내의 스토리지 노드(11)의 N+ 도핑된 폴리실리콘을 딥 스토리지 트렌치 부근의 P형 도핑된 단결정 실리콘 기판에 전기적으로 가교한다. 매립된 스트랩 N+ 도핑된 과확산 영역(OD)은 그 후에, 상승된 온도에서의 프로세싱의 과정에서 N+ 도핑된 폴리실리콘 스트랩(13)으로부터의 N형 도펀트의 매립된 스트랩 과확산에 의해 형성된다.
(8) 실리콘 산화물의 HDP 증착에 의해 상기 리세싱된 N+ 도핑된 폴리실리콘 스트랩 영역(14)의 최상부 표면상에 트렌치 최상부 산화물(TTO)층(14)이 형성된다.
(9) 수직 어레이 FET 트랜지스터(17)의 게이트 산화물 층(24)을 형성하기 위해 딥 트렌치(DT)의 노출된 측벽 상에 실리콘 산화물의 등각 박막이 성장된다.
(10) N+ 폴리실리콘 게이트 컨덕터(GC)(16)가 증착되어, 상기 TTO 층(14) 위에 트렌치의 구멍(aperture)을 충전한다.
(11) N+ 도핑된 폴리실리콘(GC)(16)은 그 후, P형 도핑된 실리콘 기판(15)의 최상부 표면 상에 형성되었던 TTO 층(14)의 표면으로 평탄화된다.
(12) 이 지점까지는 상기 프로세스가 도 1A-1B 및 2A-2E의 프로세스와 유사하다. 그러나, 이제 비트라인 확산(XA) 영역(26)의 하부 레벨 아래로 리세싱된다. 이러한 이유로, 어레이 폴리실리콘(GC)(16)은, 게이트 컨덕터(GC)(16)의 최상부와 채널(CH) 사이에서 FET 트랜지스터(17)의 게이트 산화물 층(24)을 노출하기 위해 표준 에칭 기술을 사용하여 실리콘 기판(15)의 XA 영역(26)의 저부 표면 아래에 라인(40)에 의해 지시된 깊이에 도달하는 리세스를 형성하도록 리세싱된다. 그렇지 않으면, 채널(CH)의 길이 스케일링에 보다 얕은 소자 리세스 깊이가 사용될 수 있다는 것을 제어하고 상기 프로세싱은 전형적인 것이다.
(13) 도 3과 같이, 수직 방향에 대하여 θ+δ의 각도로의 N 형 도펀트 종의 경사진 이온 주입은, N 형 도핑 포켓을 형성하기 위해 리세스(R)내의 노출된 게이트 산화물 층(24)을 통해 딥 트렌치 측벽으로 행해진다. N형 도펀트는 인(P)이거나 비소(As)일 수 있으며, 비소는 무거운 질량으로 인해 바람직한 도펀트이다. 도펀트(32)로의 P형 Vt 조절 도핑의 과보상(overcompensation)을 피하기 위해, 채널 영역(CH)으로의 비소의 이온 주입을 위한 바람직한 에너지는 약 10 keV이다.
그 후, 게이트 컨덕터(16)의 리세싱된 폴리실리콘 딥 트렌치(DT)의 측벽 및 게이트 산화물 층(24)을 통해 수직 방향에 대하여 θ의 각도로의 P형 도펀트(32)의 또다른 경사진 이온 주입이 이루어진다. 두 가지 주입은 게이트 컨덕터(16)의 에지에 대하여 자기 정렬되기 때문에, p-n 접합이 형성되어 게이트 에지에 자기 정렬된다. 주입 종, 에너지 및 도즈는 상기 접합이 리세싱된 GC 에지의 레벨(40) 바로 아래에 위치되고 임계 전압(Vt)가 서브-임계 누설 전류를 억제하기에 충분하도록 선택된다. 바람직하게는, 각 θ는 약 7˚이고, θ+δ는 약 30˚이다.
(14) 단계(13) 이후에, 활성 영역(AA)을 형성하고, 얕은 트렌치 절연(Shallow Trench Isolation:STI)을 충전하고, 하드 마스크의 제거 후에 N형 도펀트 로 도핑하는 것에 의해 XA 영역(26)을 형성하고, 워드라인, 비트라인 스터드(studs), 레벨 간 절연체 및 부가적인 배선 레벨 등을 형성하는 데 표준 프로세싱 기술들이 적용된다.
완성된 DRAM 셀(100)이 도 5에 도시된다.
본 발명은 이상의 특정 실시예의 관점에서 기술된 반면에, 본 기술분야의 당업자는 본 발명이 첨부된 청구범위의 취지 및 범위 내에서 변형이 행해질 수 있다는 것, 즉 본 발명의 취지 및 범위를 이탈하지 않고 형태 또는 세부사항에 있어서 변경이 이루어질 수 있다는 것을 인식할 것이다. 따라서, 모든 그러한 변경들은 본 발명의 범위에 포함되고 본 발명은 이하의 청구범위의 청구 대상을 포함한다.
본 발명은 수직 금속-산화-반도체 전계 효과 트랜지스터들(MOSFETs)의 제조에 관한 것이다.

Claims (20)

  1. 반도체 기판에 형성된 측벽을 가진 트렌치 및 표면(상기 반도체 기판은 도펀트로 도핑됨), 상기 기판의 표면에 카운터도핑된 드레인 영역 및 상기 측벽과 나란한 채널(상기 드레인 영역은 최상부 레벨 및 저부 레벨을 가짐), 상기 채널 아래에 상기 측벽과 병치하여 상기 기판에 형성된 카운터도핑된 소스 영역, 상기 트렌치의 측벽 상에 형성된 게이트 산화물 층, 및 상기 트렌치에 형성된 게이트 컨덕터를 포함하는 상기 반도체 기판 내의 트렌치 수직 트랜지스터(trench vertical transistor)를 형성하는 방법으로서,
    상기 반도체 기판의 상기 표면 아래로 상기 게이트 컨덕터를 리세싱(recessing)하는 단계와,
    상기 드레인 영역의 위치 아래의 상기 채널로, 수직 방향에 대하여 θ+δ의 각도로 카운터도펀트의 경사진 이온 주입(angled ion implantation)을 수행하는 단계와,
    상기 드레인 영역의 위치 아래의 상기 채널로, 수직 방향에 대하여 θ의 각도로 도펀트의 경사진 이온 주입을 수행하는 단계
    를 포함하는 트렌치 수직 트랜지스터 형성 방법.
  2. 제1항에 있어서, 상기 게이트 컨덕터의 상기 리세싱은 상기 드레인 영역의 저부 레벨 아래에 도달하는 것인 트렌치 수직 트랜지스터 형성 방법.
  3. 제1항에 있어서, 상기 각 θ는 약 7˚이고, θ+δ는 약 30˚인 것인 트렌치 수직 트랜지스터 형성 방법.
  4. 제1항에 있어서, 상기 카운터도펀트는 비소 및 인으로 구성된 그룹으로부터 선택되는 것인 트렌치 수직 트랜지스터 형성 방법.
  5. 제3항에 있어서, 상기 카운터도펀트는 약 10 keV의 에너지에서 주입되는 비소 이온을 포함하는 것인 트렌치 수직 트랜지스터 형성 방법.
  6. 제5항에 있어서, 상기 각 θ는 약 7˚이고, θ+δ는 약 30˚인 것인 트렌치 수직 트랜지스터 형성 방법.
  7. 제1항에 있어서,
    상기 딥 트렌치는 딥 트렌치 커패시터를 포함하고,
    상기 게이트 컨덕터의 상기 리세싱은 상기 드레인 영역의 상기 저부 레벨 아래에 도달하는 것인 트렌치 수직 트랜지스터 형성 방법.
  8. 제7항에 있어서, 상기 각 θ는 약 7˚이고, θ+δ는 약 30˚인 것인 트렌치 수직 트랜지스터 형성 방법.
  9. 반도체 기판 내에 딥 트렌치 수직 트랜지스터를 형성하는 방법으로서, 반도체 기판에 형성된 측벽을 가지는 트렌치 및 표면 - 딥 트렌치는 노드, 스트랩, 칼라(collar), 및 상기 딥 트렌치를 라이닝(lining)하는 노드 절연체를 포함함 - , 및 상기 딥 트렌치를 둘러 상기 반도체 기판에 형성된 매립 플레이트(buried plate) - 상기 반도체 기판은 도펀트로 도핑됨 - , 상기 기판의 표면에서 카운터도핑된 비트라인 확산 영역 및 상기 측벽과 나란한 채널 - 상기 비트라인 확산 영역은 최상부 레벨 및 저부 레벨을 가짐 - , 상기 채널 아래 상기 측벽과 병치되어 상기 기판에 형성된 카운터도핑된 소스 영역, 상기 트렌치의 측벽에 형성된 게이트 산화물 층, 및 상기 트렌치에 형성된 게이트 컨덕터를 포함하며, 상기 방법은:
    상기 반도체 기판의 상기 표면 아래로 상기 게이트 컨덕터를 리세싱하는 단계;
    상기 드레인 영역의 위치 아래의 상기 채널로, 수직 방향에 대하여 θ+δ의 각도로 카운터도펀트의 경사진 이온 주입을 수행하는 단계; 및
    상기 비트라인 확산 영역 아래의 상기 채널로, 수직 방향에 대하여 θ의 각도로 경사진 이온 주입을 수행하는 단계
    를 포함하는 딥 트렌치 수직 트랜지스터 형성 방법.
  10. 제9항에 있어서, 상기 게이트 컨덕터의 상기 리세싱은 상기 비트라인 확산 영역의 상기 저부 레벨 아래에 도달하는 것인 딥 트렌치 수직 트랜지스터 형성 방 법.
  11. 제9항에 있어서, 상기 각 θ는 약 7˚이고, θ+δ는 약 30˚인 것인 딥 렌치 수직 트랜지스터 형성 방법.
  12. 제9항에 있어서, 상기 카운터도펀트는 비소 및 인으로 구성된 그룹으로부터 선택되는 것인 딥 트렌치 수직 트랜지스터 형성 방법.
  13. 제11항에 있어서, 상기 카운터도펀트는 약 10 keV의 에너지에서 주입된 비소 이온을 포함하는 것인 딥 트렌치 수직 트랜지스터 형성 방법.
  14. 제12항에 있어서, 상기 각 θ는 약 7˚이고, θ+δ는 약 30˚인 것인 딥 렌치 수직 트랜지스터 형성 방법.
  15. 반도체 기판에 형성된 측벽을 가진 딥 트렌치, 표면, 상기 반도체 기판의 표면상에서 측벽과 병치되는 비트라인 확산 영역을 포함하는 반도체 기판 내의 딥 트렌치 수직 트랜지스터를 형성하는 방법으로서,
    도핑된 반도체 기판에 최상부 및 저부를 가지는 딥 트렌치를 형성하는 단계와,
    상기 딥 트렌치의 상기 저부를 둘러 상기 기판에 카운터도핑된 매립 플레이 트를 형성하는 단계와,
    상기 딥 트렌치의 내부벽 상에 등각 박막으로서 스토리지 노드 절연층을 형성하는 단계와,
    카운터도핑된 초기(initial) 스토리지 노드 컨덕터로 상기 딥 트렌치를 충전하는 단계와,
    상기 초기 스토리지 컨덕터를 리세싱하는 단계와,
    상기 딥 트렌치의 노출된 내부 벽 상에 등각 막으로서 절연 칼라를 형성하는 단계- 상기 절연 칼라는 상기 딥 트렌치의 상기 최상부 아래로 리세싱됨- ,
    위로는 카운터도핑되며 상기 초기 스토리지 컨덕터와 접촉하는 보충(complementary) 스토리지 노드 컨덕터로 상기 딥 트렌치를 충전하는 단계와,
    상기 딥 트렌치에서 매립된 스트랩 레벨로 상기 보충 스토리지 노드 컨덕터를 리세싱하는 단계와,
    상기 보충 스토리지 노드 컨덕터로부터 상기 기판으로 도펀트를 확산시키는 것에 의해 카운터도핑된 매립 스트랩 카운터도핑된 과확산(counterdoped buried strap conterdoped outdiffusion)을 형성하는 단계와,
    상기 보충 스토리지 노드 컨덕터 위에 트렌치 최상부 산화물 층을 형성하는 단계와.
    상기 딥 트렌치의 노출된 내부벽과 등각인 게이트 산화물 층을 형성하는 단계와,
    상기 트렌치 최상부 산화물 층 위에서 상기 딥 트렌치에 게이트 컨덕터를 형 성하는 단계와,
    상기 비트라인 확산 영역의 상기 저부 표면 아래에서 상기 게이트 컨덕터를 리세싱하는 단계와,
    상기 비트라인 확산 영역의 위치 아래의 상기 채널로, 수직 방향에 대하여 θ+δ의 각도로 카운터도펀트의 경사진 이온 주입을 수행하는 단계와,
    상기 드레인 영역의 위치 아래의 상기 채널로, 수직 방향에 대하여 θ의 각도로 도펀트의 경사진 이온 주입을 수행하는 단계
    를 포함하는 딥 트렌치 수직 트랜지스터 형성 방법.
  16. 제15항에 있어서, 상기 각 θ는 약 7˚이고, θ+δ는 약 30˚인 것인 딥 트렌치 수직 트랜지스터 형성 방법.
  17. 제15항에 있어서, 상기 카운터도펀트는 비소 및 인으로 구성된 그룹으로부터 선택된 것인 딥 트렌치 수직 트랜지스터 형성 방법.
  18. 제17항에 있어서, 상기 각 θ는 약 7˚이고, θ+δ는 약 30˚인 것인 딥 트렌치 수직 트랜지스터 형성 방법.
  19. 제17항에 있어서, 상기 카운터도펀트는 약 10 keV의 에너지에서 주입된 비소 이온을 포함하는 것인 딥 트렌치 수직 트랜지스터 형성 방법.
  20. 제19항에 있어서, 상기 각 θ는 약 7˚이고, θ+δ는 약 30˚인 것인 딥 트렌치 수직 트랜지스터 형성 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200512886A (en) * 2003-09-18 2005-04-01 Nanya Technology Corp Method for forming isolation zone of vertical dynamic random access memory cell
US6979613B1 (en) * 2003-11-16 2005-12-27 Nanya Technology Corp. Method for fabricating a trench capacitor of DRAM
US20070275532A1 (en) * 2006-05-24 2007-11-29 International Business Machines Corporation Optimized deep source/drain junctions with thin poly gate in a field effect transistor
TWI334222B (en) * 2007-05-24 2010-12-01 Nanya Technology Corp Dynamic random access memory and manufacturing method thereof
US7838925B2 (en) * 2008-07-15 2010-11-23 Qimonda Ag Integrated circuit including a vertical transistor and method
KR101532366B1 (ko) 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
CN102024700B (zh) * 2009-09-17 2012-09-26 北大方正集团有限公司 沟槽型双扩散金属氧化物半导体晶体管的制作方法
KR101164955B1 (ko) 2009-09-30 2012-07-12 에스케이하이닉스 주식회사 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법
US8298908B2 (en) 2010-02-11 2012-10-30 International Business Machines Corporation Structure and method for forming isolation and buried plate for trench capacitor
US9761728B1 (en) 2016-05-25 2017-09-12 International Business Machines Corporation Self-aligned source/drain junction for vertical field-effect transistor (FET) and method of forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
JP2837821B2 (ja) * 1994-04-15 1998-12-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイス
DE19742397C2 (de) * 1997-09-25 2000-07-06 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben
DE19742403A1 (de) * 1997-09-25 1999-04-08 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur
DE19908809B4 (de) * 1999-03-01 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung
JP4091242B2 (ja) * 1999-10-18 2008-05-28 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
JP2001244433A (ja) * 2000-02-24 2001-09-07 Promos Technol Inc Ｄｒａｍおよびその製造方法
US6688320B2 (en) 2000-11-10 2004-02-10 Flowtronex Psi, Inc. Utility conservation control methodology within a fluid pumping system
US6440793B1 (en) 2001-01-10 2002-08-27 International Business Machines Corporation Vertical MOSFET
US6414347B1 (en) 2001-01-10 2002-07-02 International Business Machines Corporation Vertical MOSFET
US6740920B2 (en) * 2002-03-11 2004-05-25 International Business Machines Corporation Vertical MOSFET with horizontally graded channel doping

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