KR100612710B1 - 개선된 수직 ｍｏｓｆｅｔ ｄｒａｍ 셀 간 분리 구조체 및방법 - Google Patents

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Abstract

수직 FET 장치와 복수의 캐패시터를 가지며 복수의 딥 트렌치를 갖는 플래너 반도체 기판에 등을 맞대고 있는(이하'등접'이라함) FET 셀이 형성되며, 상기 캐패시터 각각은 반도체 기판 내에 형성된 개별 트렌치 내에 위치되는 수직 트랜지스터 메모리 셀 구조체를 형성하는 방법이 제공되며, 상기 기판 내의 도우프된 반도체 웰 영역 내로 연장하여 양측면 외부확산 띠 영역이 형성되며, 인접한 딥 트렌치로부터 상기 도우프된 웰 영역 내로 대향하는 외부확산 띠 영역 쌍이 연장되어 있으며, 도우프된 영역 내에는 그 연장에 의해 대향 분리 확산 영역을 분할하는 분리 확산 영역이 형성되어 있다.
수직 FET, 캐패시터, 딥 트렌치, 반도체 기판, 메모리셀, 외부 확산 띠 영역, 웰 영역

Description

개선된 수직 ＭＯＳＦＥＴ ＤＲＡＭ 셀 간 분리 구조체 및 방법{STRUCTURE AND METHOD FOR IMPROVED VERTICAL MOSFET DRAM CELL-TO-CELL ISOLATION}
도 1은 BSOD 영역을 포함하는 등접 수직 트랜지스터를 갖는 가상 8F2 수직 MOSFET DRAM의 일부의 배치도.
도 2a는 대향하는 양측면 BSOD 영역을 갖는 등접 수직 트랜지스터의 가상 수직 MOSFET DRAM 어레이를 나타낸 도면.
도 2b는 도 2a의 장치에서 "1"이 "0"으로 어떻게 기입되어 에러 발생에 기여했는지를 나타내는 챠트.
도 3은 도 2a의 장치의 모의 실시된 전자 정전위 표면의 사시도.
도 4는 기생을 포함하는, 도 2a 및 도 3에 의한 등접 수직 MOSFET DRAM 셀의 등가 회로도.
도 5는 P-웰(well) 수직 도우핑(doping)의 정도를 나타내기 위한 MOSFET의 상단면으로부터 거리의 함수로서 로그 농도(log concentration)의 챠트.
도 6은 인접 워드 라인(W/L) 사이클 당 "1"의 평균 손실을 마이크로볼트(microvolt)로 나타낸 챠트.
도 7a-7c는 본 발명에 의한 양측면 BSOD 영역을 갖는 등접 딥 트렌치(deep trench) 구역을 갖는 수직 N-채널 MOSFET 장치의 중간 제조 단계도.
도 8a-8c는 실리콘 산화물로 구성된 능동영역 라이너의 성장 후, 분리 트렌치의 측벽 상에 등각의 실리콘 질화물 라이너를 증착하여, 등각의 실리콘 질화물 라이너가 사전에 증착된 실리콘 질화물층을 피복하고 있는 도 7a-7c의 장치를 나타낸 도면.
도 9a-9b는 분리 트렌치 절연체를 분리 트렌치 내에 증착한 후, 분리 트렌치 절연체를 평면화하고, 실리콘 질화물 식각 정지층을 증착하고, 실리콘 산화물 띠를 형성한 다음에 실리콘 산화물 띠를 따라서 실리콘 산화물 간격 부재(스페이서)를 형성하는 도 8a-8c의 장치를 나타내는 도면.
도 10a-10c는 창을 형성하도록 실리콘 산화물 띠와 간격 부재에 의해 마스크되지 않은 실리콘 질화물 재료가 RIE 공정에 의해 4개의 실리콘 질화물층을 통하여 식각된 후의 도 9a-9c의 장치를 나타내는 도면.
도 11a-11c는 실리콘 산화물 띠와 간격부재의 제거 후의 도 10a-10c의 장치를 나타내는 도면.
도 12a-12c는 중간 창을 통해 분리 확산 영역 내에 붕소 이온을 주입한 후의 도 11a-11c의 장치를 나타내는 도면.
도 13a-13c는 추가(제5)의 피복 실리콘 질화물 라이너가 장치의 표면 상에 증착된 후의 도 12a-12c의 장치를 나타내는 도면.
도 14는 공정 말기(모든 열처리 후)에, 외부 확산 띠의 중심을 통해 절단하는 수평면에 측벽 개구로부터 첨가되는 모델화된 일정한 도우핑의 등고도.
도 15는 본 발명에 의한 개구로부터 첨가된 도우핑의 선Y1-Y1(도 14의 절단면에 도시된 바와 같음)을 따라 취한 선구성도.
도 16은 본 발명에 의한 개구로부터 첨가된 도우핑의 선X1-X1(도 14의 절단면에 도시된 바와 같음)을 따라 취한 선구성도.
도 17은 횡단면 Y1-Y1을 통해 절단하는 수직 평면에서의 공정 말기에서 총 도우핑의 모델화된 한조의 일정 농도 등고도.
도 18은 본 발명에 의해 제조된 장치의 인접 워드라인(W/L) 사이클 당 "1"의 평균 손실 챠트.
도 19는 추가 처리 단계들을 수행하여 형성되는 완성된 MOSFET 장치의 일 실시예를 나타내는 도 13b에 기초한, 등접 완성된 수직 FET들의 쌍의 단면도.
본 발명은 반도체 메모리 셀 제조 방법에 관한 것이며, 특히 등을 맞대고 있는(back-to-back;이하 '등접'이라함) MOSFET DRAM 셀들 간의 분리 구조체 및 방법에 관한 것이다.
현재 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory : DRAM) 기술은 최소 피처 사이즈(minimum feature size) "F"를 축소하기 위한 노력을 끊임없이 기울이고 있는 추세에 있다. 여기서 F값은 메모리 셀(memory cell)의 최소 피처 구조의 구조적 치수를 나타낸다. 또한 DRAM 장치는 셀 배치(cell layout)를 더 욱 소형화 즉, 8F2 이상의 밀도로 축소하려는 추세에 있다. 여기서 배치라 함은 실리콘 기판의 표면상의 구조에 필요한 영역을 말한다. 어레이(array) 밀도를 계속 증가시켜야 할 필요성 때문에 현시대의 평면 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) 셀의 치수를 더욱 작게 하기 위한 확장성(스케일러빌러티)(scalability)이 근본 관심사가 되고 있다. MOSFET 셀의 확장성에 대한 주요 관심은 전류 차단 (off-current) 목적에 필요한 P-웰 도우핑 농도(well doping concentration)의 증가에 있다. 이미 기술상 어레이 웰 도우핑 농도의 증가는 어레이의 접합 누설(junction leakage)을 크게 증가시켜 결국 보유시간을 감소시키는 것으로 알려져 있다. 따라서 MOSFET 셀 자체에 관한 확장성의 문제가 어레이 내의 수직 MOSFET 억세스 트랜지스터를 향해 파라다임 이동(paradigm shift)이 일어나고 있다.
신호 발생의 감퇴를 피하기 위해 충분한 용량(capatance)과 저감된 직렬 저항을 생성하는 트렌치 스토레이지 캐패시터(tranch storage capacitor)와 고밀도 배치(dense layout)를 갖는 수직 억세스 트랜지스터를 포함하는 DRAM 셀이 필요하게 되었다.
비록 수직 MOSFET를 적용하고 있는 기존의 DRAM 셀이 오늘날 실용화되고 있는 종래의 평면 설계에 비해 아주 우수한 확장성을 제공하고 있긴 하지만, 여전히 개선의 여지가 크게 남아 있다. 예를 들어 수직 MOSFET 와 트렌치 스토레이지 캐패시터를 사용하는 셀의 경우, 비트 라인 쌍을 억세스 하기 위해 단일의 비트 라인 접촉부를 공통으로 사용하고 있다. 여기서 비트라인 쌍은 공통 실리콘 능동영역(ACTIVE AREA : AA)을 공유한다. 이러한 형의 셀에서 두개의 등접 수직 MOSFET 간의 동적 결합(dynamic coupling)은 전하 펌핑 효과(charge pumping effect)와 신호 손실을 야기한다. 지금까지의 모델에 의하면 한 셀의 붕괴하는 채널 반전층으로부터 P-웰 내로 주입되는 전자는 능동영역(AA)을 공유하는 인접 셀의 스토레이지 노드(storage node)에 의해 포집될 수 있음을 보여 주었다. 이러한 결합 효과(coupling effect)는 치수가 확장될 수록 심했다. 모델 제안에 의하면 확장성은 치수가 작아질수록 인접 셀들 간의 결합으로 인한 동적 전하 손실 때문에 문제가 되는 것으로 나타났다.
전하 펌핑 문제 이외에도, 종래의 고밀도 설계는 다양한 마스킹 레벨(masking level) 간의 중첩(정렬) 오차와 이 마스킹 레벨에 의해 형성되는 구조의 치수 변화로 발생하는 실리콘 AA의 사이즈에서 임계 전압(threshold voltage)이 변화하는 문제점을 갖고 있다.
진취적으로 비율축소된 DRAM 셀에서 당면하는 또 다른 문제점은 분리 영역의 종횡비(aspect ratio)(높이-폭)가 증가하는 것이다. 이는 분리 트렌치가 띠(strap) 간의 셀 간 누설(cell-to-cell leakage)을 방지할 정도로 외부확산 띠(outdiffusion strap)를 충분히 깊게 끼워야할 필요성 때문에 어레이 내의 수직 MOSFET에 특히 관심이 있다. 통상적으로 분리 트렌치는 수직 MOSFET의 외부확산 띠를 분리하도록 깊이가 적어도 500nm은 되어야 한다. 만일 패드층(pad layer)의 두께가 포함될 경우, 7:1의 분리 트렌치의 종횡비는 100nm 세대까지 예상된다.
이상에서 언급한 종래의 DRAM 셀 설계의 단점에 비추어 볼 때, 종래의 설계보다 더 고밀도이고 또한 더 큰 DT(deep trench) 사이즈를 갖는 큰 신규하고도 개선된 DRAM 셀의 개발이 계속 요구되고 있다. 더 큰 DT 사이즈는 고밀도 DRAM 셀에서 유리하다. 왜냐하면 어레이 셀에 대해 감소된 직렬저항과 큰 기억용량을 제공하기 때문이다.
상술한 바와 같이, 수직 MOSFET 셀의 확장성은 등접 셀 간의 동적 결합에 의해 원인이 되는 데이타 상실에 의해 제한된다. 기존의 구조와 방법의 경우, 이러한 메카니즘은 8F2 수직 MOSFET DRAM의 90nm 그라운드룰(ground rule)까지의 성공가능한 확장을 방해할 수도 있다. 여기서, 값"F"는 장치의 극소 구조 사이즈를 나타내며, 즉, 치수"F"는 메모리 셀의 최소 피처 치수를 나타낸다.
쉬렘(Schrems) 등의 미국 특허 제6,018,174호의 "Epi 매립층을 갖는 병형상의 트렌치 캐패시터(Bottle-Shaped Trench Capacitor with Epi Buried Layer)"는 확장된 하부 트렌치부를 갖는 병형상의 트렌치 캐패시터와 트렌치 캐패시터의 매립층인 에피텍셜층(epitaxial layer)을 개시하고 있다. 이 특허에서는 "매립판을 형성하기 위한 종래의 기술이 트렌치의 하부를 에워싸는 기판 영역 내로 불순물이 외부확산하는 것을 포함하고 있으며, DRAM에서 통상적으로 적용된 한 타입의 캐패시터는 트렌치 캐패시터이며, 트렌치 캐패시터는 기판 내에 형성되는 3차원 구조이며, 통상적으로 트렌치 캐패시터는 기판 내로 식각된 딥 트렌치를 포함하고 있으며, 트렌치는 예를들어 n-형 도우프 폴리로 충전되어 있으며, 도우프된 폴리는 캐 패시터의 제1 전극("스토레이지 노드"라함)으로서 역할하며, n-형 도우프된 영역은 제2 전극으로서 역할하는 트렌치의 하부를 에워싸고 있으며, 도우프된 영역은 "매립판(buried plate)"으로 호칭되며, 유전체 노드는 매립판과 스토레이지 노드를 분리하고 있음"을 시사하고 있다.
만델만(Mandelman)등의 미국특허 제6,163,045호의 "기생 누설이 저감된 반도체 장치(Reduced Parasitic Leakage in Semiconductor Devices)"는 더 얇은 칼라(collar)를 사용할 수 있는 한편, 허용 가능한 누설 레벨을 달성할 수 있으며, 기생 MOSFET의 게이트 임계전압을 증가시키도록 칼라(collar)에 인접하여 확산 영역을 갖는 트렌치 캐패시터를 개시하고 있다. 이 특허는 "트렌치 캐패시터가 DRAM에 통상적으로 사용되고 있으며, 트렌치 캐패시터는 실리콘 기판에 형성되는 3차원 구조이며, 종래의 트렌치 캐패시터는 기판 내로 식각되는 트렌치를 포함하며, 트렌치는 통상적으로 n+형 도우프된 폴리(poly)로 충전되어 있으며, 이 도우프된 폴리는 캐패시터의 제1 판("스토레이지 노드"라함)으로서 기능하며,'매립판'으로 칭하는 캐패시터의 제2 판은, 예를들어 트렌치의 하부를 에워싸는 기판의 영역 내로 불순물원(dopant source)으로부터 외부확산하는 n+ 불순물에 의해 형성되며, 캐패시터의 2판을 분리시키기 위해 유전층이 설비되며, 트렌치의 상단을 따라 발생하는 기생 누설을 방지 또는 허용 레벨까지 감소시키기 위해 그 내에 충분한 두께의 산화물 칼라가 제공됨"을 시사하고 있다. 이 특허는 또한 "붕소(B)와 같은 p-형 불순물을 웰 영역에 매립하며, 불순물은 펀치스루(punchthrough)를 방지하고 박막 저항을 감소시킬 정도로 충분히 깊게 주입되며, 그 불순물 프로파일(profile)은 원하는 전기적 특성, 예컨대 게이트 임계전압(VT)을 달성하도록 조작 된다"는 것을 시사하고 있다. 이 장치는 여기서 양측면(bilateral) BSOD(BBSOD)구성으로 칭하는 배열, 즉, 장치의 딥 트렌치의 양측면 상에 외부확산 띠 영역이 매립되어 있는 배열을 포함하고 있으나, 그 장치에는 단 하나의 분리된 딥 트렌치 장치만 도시되어 있고, 따라서 P-웰 내의 대향 구성에는 BSOD 영역이 보이지 않고 있음을 주목해야 한다.
공동으로 양수된 만델만 등의 미국 특허 제6,281,539호의 "수직 MOSFET와 큰 기억 용량을 갖는 6F2 DT 셀의 구조 및 제조 방법"은 반도체 기판에 형성된 개별 트렌치 내에 각각 위치된 복수의 캐패시터를 포함하는 6F2 메모리 셀을 개시하고 있다. 복수의 전송 트랜지스터 각각은 수직 게이트 유전체, 게이트 도전체 및 비트 라인 확산층을 가지며, 각 트랜지스터는 각 트렌치 캐패시터 위에 위치하고, 그에 각각 전기적으로 접속되어 있다. 트랜지스터 주위에는 줄무늬 모양(stripe pattern)으로 실질적으로 균일한 간격으로 격리된 유전체가 충전되어 분리된 트렌치들이 있다. 각각의 워드라인은 각각의 게이트 도전체와 전기적으로 접속되어 있다.
상술한 만델만 등의 미국 특허 제6,281,539호는 "산화물 충전체(oxide fill)에 인접한 트렌치 측면 상에 원치 않는 확산 띠의 형성을 방지하기 위해, 폴리실리콘 띠(polysilicon strap)를 증착하기 전에 Si3N4의 얇은 장벽층(즉, 약1nm이하)을 형성할 수도 있다. 간략히 하기 위해, 이 장벽층은 본 발명의 도면에 도시하지 않았다. 장벽 질화물은 게이트 산화 중에 기판 내로 주입되는 N+ DT 폴리로부터의 불 순물의 확산을 방지한다. 추후 열처리는 트렌치의 원하는 쪽에 띠가 외부확산하는 것을 허용하는 장벽층을 파괴한다. 본 발명에서는 원하지 않는 띠의 외부확산을 방지하기 위해 트렌치 측벽 상의 소량의 기판의 등방성 식각(isotropic eching)과 저온 게이트 산화에만 국한 하지 않고 다른 옵션(option)도 사용할 수 있음"을 시사하고 있다.
공동으로 양수된 만델만 등의 미국 특허 제6,284,593호의 "수직 MOSFET DRAM의 얕은 트렌치 분리, 웰 접촉 방법"은 수직 DRAM 메모리 어레이의 확장성을 제한하는 부유하는(floating) 웰 동적 누설을 개시하고 있다. 구체적으로, 비트라인 상의 다른 메모리 셀에 "1"을 반복 기입하는 약5-100ns의 장기간 동안 "1"을 기억하는 비선택된 셀의 P-웰은 정공의 퇴출이 기생 JFET에 의해 제한될 때 누설되게 된다. 이 특허는 "누설이 스토레이지 노드 공핍 영역의 확장으로부터 핀치오프에 의해 원인이 되는 웰분리도에 의존하며, 극단의 경우에 매립띠 영역이 인접한 딥 트렌치 캐패시터와 접촉하게 될 수도 있다. 더욱 핀치오프 영역을 통하는 정공 전류는 의사 부유체 효과(Floating-Body Effect)'를 피하도록 누설에 지지 말아야 함"을 시사하고 있다.
상술한 만델만 등의 미국 특허 제6,284,593호는 또한 "종래의 수직 DRAM 메모리 셀 내의 진취적으로 비율이 축소된 금속 산화물 반도체 전계효과 트랜지스터(MOSFETs)의 경우, 스토레이지 확산 노드(즉, 매립된 외부확산 띠)로부터 공핍영역이 인접 스토레이지 트렌치의 측벽을 침식하며, 그 결과 비선택된 장치의 비트라인이 순환될 때 스토레이지 캐패시터로부터 동적 전하 손실이 발생하게 된다. 이 전하 손실 메카니즘은 1966 IEEE 국제 SOI 회의, 1996년 10월 회보 1367-137페이지에서 잭 만델만 등에 의해 'SOI 다이나믹 랜덤 억세스 메모리(DRAM)에 대한 부유체 관심'에 발표된 것과 동일하다.
미국 특허 제6,284,593호와 유사한 기술내용을 갖는 공동으로 양수된 만델만 등의 미국 특허 제6,440,872호의 "한정된 분리 띠를 사용하는 하이브리드 DRAM 셀의 제조방법(Method for Hybrid DRAM Cell Utilizing Confined Strap Isolation)"은 차기에 형성될 매립된 외부확산 띠 영역 위에서 실질적으로 일정 깊이를 갖는 얕은 분리 트렌치 영역을 형성하도록 산화물/질화물 라이너(liner) 상의 식각 영역 내에 평면화된 산화물층을 형성하고, 그에 의해 BSOD 영역에 끼워지지 않지만 차기에 형성되는 인접한 비트라인 확산 영역을 분리시키기 충분한 깊이로서, 외부확산 영역의 분리와는 관계없음을 개시하고 있다.
공동으로 양수된 만델만 등의 미국 특허 제6,441,422호의 "접촉된 P-웰을 갖는 초고비율축소된 하이브리드 DRAM 셀의 구조 및 제조방법"은 상술한 미국특허 제6,440,872호 및 제6,284,593호와 유사하다.
공동으로 양수된 만델만 등의 미국 특허 제6,440,793호의 "수직 MOSFET"는 트렌치 상단 산화물과 실리콘 기판의 상단면에 게이트증착 도체층을 평면화하고, 그 다음 실리콘 기판의 상단면 아래의 게이트 도체층 내에 요홈(recess)을 형성하고, 그 다음 그 요홈을 통해 N-형 불순물을 사각(angle) 주입하여 어레이 P-웰 내에 도우핑 포켓(doping pocket)을 형성하고, 그 요홈에는 산화물층을 증착하고, 산화물층을 식각하여 요홈의 측벽 상에 간격부재(spacer)를 형성하는 수직 MOSFET DRAM 셀 어레이를 제조하는 방법을 개시하고 있다. 요홈 내에는 게이트 도전재가 증착되며 게이트 도전재는 트렌치 상단 산화물의 상단면과 평면화 된다. 일측면 BSOD가 있으며, 즉 딥 트렌치의 한쪽 면에 만 띠가 있다.
상술한 모든 특허들은 일측면의 매립 외부확산 띠(BSOD)를 포함하며, 즉, 도시된 딥 트렌치의 일측면에 만 띠가 있다. 우리는 이러한 단점들을 발견하였고, 그에 따라서 양측면(8F2)셀 방안을 추구하기로 결정했다. 왜냐하면 일측면(단일) 띠를 갖는 설계는 양측면 띠를 갖는 셀의 비율축소 문제와 다르며, 그 보다 더 심하고 많은 비율축소 문제를 격어야 하기 때문이다.
본 발명의 목적은 상술한 바와 같이 동적 전하 손실 메카니즘으로 인하여 기억된 "1"의 손실을 억제하는 개선된 방법을 제공하는데 있다.
본 발명의 다른 목적은 간단하고, 비용이 효율적이며, 개선된 구조를 형성하는 방법을 제공함으로써, 8F2 수직 MOSFET DRAM 어레이의 확장성을 확실하게 확보하는데 있다.
요약하면 본 발명은 종래 기술에 비해 하기와 같은 장점을 제공한다.
1. 8F2 수직 MOSFET DRAM 어레이에서 90nm이상까지 확장이 가능하다.
2. 접합 누설을 감소하고 보유시간을 개선하기 위해, 등접 셀(즉, 대향하여 매립된 외부확산 띠(BSOD's))에 인접한 어레이 내의 P-웰 도우핑 농도를 감소하는 것이 가능하다.
본 발명의 방법에 의하면 셀 간 상호작용에 대해 뚜렷하게 개선된 면역성을 갖는 기판을 형성할 수 있다.
본 발명의 방법에 의하면 또한 등접 셀들 간에 국부적으로 고양된 P-웰 도우핑 영역이 띠 확산 접합에서 도우핑 농도에 크게 악영향을 주지 않고 형성될 수 있다.
또한, 본 발명의 방법은 수직 MOSFET의 Vt에 심각한 악영향을 주지 않고, 또한 기판의 감도를 감퇴시키지 않고, 등접 셀지역들 간의 중간 영역에 국부화된 도우핑 농도를 형성하는 것을 포함한다.
그 외에도 본 발명의 방법은 최소의 경비로 기존의 방법으로 용이하게 집적시킬 수 있다.
본 발명에 의하면 수직 FET 장치와 복수의 캐패시터를 가지며 복수의 딥 트렌치를 갖는 평면상의 반도체 기판에 등접 FET 셀이 형성되며, 상기 캐패시터 각각은 반도체 기판 내의 도우프된 영역 내에 형성된 개별 트렌치 내에 위치되며, 상기 기판 내에 도우프된 반도체 웰 영역 내로 연장하여 외부확산 띠 영역(양측면일 수 있음)이 형성되며, 그리고 인접한 딥 트렌치가 상기 도우프된 영역 내로 인접한 딥 트렌치로부터 연장하는 대향하는 외부확산 띠 영역 쌍을 갖는 수직 트랜지스터 메모리 셀을 형성하는 방법이 제공된다. 이 방법은 외부확산 띠 영역을 에워싸는 필드가 분리 확산 영역에 의해 분리될 수 있도록, 대향하는 외부확산 띠 영역을 분리하는 등접 셀들 간의 기판 내에 분리 확산 영역을 형성하는 단계를 포함하고 있다.
바람직하게는 분리 확산 영역을 형성하기 전에 딥 트렌치의 열들 간에 개구 를 갖는 분리 트렌치 마스킹 층을 형성한 다음, 분리 트렌치 마스킹 층 내의 개구를 통해 식각을 하여 딥 트렌치의 열(row)들 간에 분리 트렌치를 형성하는 단계들을 수행한다.
바람직하게는, 분리 확산 영역을 형성하기 전에 실리콘 산화물로 구성된 활성 영역 라이너의 병렬 어레이를 형성한 다음, 분리 트렌치들의 측벽 상에 그리고 기판의 다른 표면 위에 등각의 제1실리콘 질화물 라이너를 증착하여 분리 트렌치를 좁히는 단계를 수행한다.
바람직하게는, 분리 확산 영역을 형성하기 전에 희생 실리콘 산화물로 분리 트렌치를 충전하고, 희생 실리콘 산화물을 평면화하고, 피복 실리콘 질화물 층 위에 실리콘 마스킹층을 형성하는 구조 위에 피복 실리콘 질화물층을 형성하고, 그다음 실리콘 산화물 마스킹층을 통해 복수 열의 얕은 트렌치를 식각하고, 그에 의해 실리콘 산화물 마스킹층을 통해 식각에 의해 활성 영역 띠에 직교하는 실리콘 산화물 띠를 형성하는 단계들을 수행한다.
바람직하게는, 분리 확산 영역을 형성하기 전에 딥 트렌치들 간에 확산 분리 영역을 도우핑하는 단계를 수행한다.
바람직하게는, 분리 확산 영역을 형성하기 전에 복수 열의 얕은 트렌치의 측벽 상에 간격부재를 형성하고, 그에 의해 좁아진 얕은 트렌치를 형성하고, 기판 내의 확산 분리 영역과 게이트 도체에 창을 좁아진 얕은 트렌치를 통해 식각에 의해 형성하고, 실리콘 산화물 마스킹층과 간격부재를 박리하고, 그다음 창을 통해 확산 분리 영역을 도우핑하는 단계들을 수행한다.
바람직하게는, 분리 확산 영역을 형성하기 전에, 피복 실리콘 질화물 보호층을 형성한 다음, 그 위에 평면화된 실리콘 산화물층을 형성하는 단계들을 수행한다.
본 발명의 다른 특징에 의하면, 카운터 도우프 웰 영역 아래의 기판 내의 도우프된 판 영역을 갖는 평면상 반도체 기판 내에 등접 FET 셀이 형성되며, 웰 영역을 통해 기판 내로 그리고 판 영역 내로 연장하여 딥 트렌치들이 형성되며, 각각의 딥 트렌치는 측벽들과, 양측면 외부확산 띠영역을 갖는 하나의 기저부를 가지며, 그 양측면 외부확산 띠영역은 딥 트렌치로부터 연장하여 딥 트렌치의 측벽까지 웰 영역이 중간에 위치된다. 그 외부확산 띠영역과 판 영역은 기판 내에서 딥 트렌치의 하부레벨로부터 딥 트렌치 아래까지 형성된다. 띠 영역의 하부로부터 기판의 판 영역과 딥 트렌치의 하부 측벽과 기저부를 덮는 유전체를 향해 아래로 딥 트렌치의 측벽의 중간레벨을 따라 칼라가 형성된다. 캐패시터 노드위의 딥 트렌치의 측벽 상에는 게이트 산화물층이 형성되며 또한 트랜치 상단 유전층 위와 딥 트렌치 내의 게이트 산화물층 내측에는 게이트 도체가 형성된다. 메모리 구조는 외부확산 띠영역을 에워싸는 필드가 분리 확산 영역에 의해 분리되도록 등접 셀들 간의 기판 내에서 대향하는 외부확산 띠영역을 분리시키는 분리 확산 영역을 형성하는 단계를 포함하여 제조된다.
이하 첨부된 도면을 참조하여 본 발명의 전술한 특징 및 장점과 그외의 것들을 설명하면 다음과 같다.
데이타 기억 일관성의 기본은 DRAM 장치의 셀들 중 하나가 기입"1"- 기입"0"패턴을 반복하여 수행했을 때, DRAM장치의 다른 셀에서의 데이타 무결성(integrity)도 보장 되어야 하는 것이다. 그러나 우리는 대향하는 외부확산 매립 띠(BSOD)영역(특히 양측면 BSOD 구성)을 갖는 수직 FET 장치에서 데이타의 손실 위험이 해결해야 될 문제임을 밝혀냈다. 그 문제 해결의 필요성은 IBM J.RES & DEV., VOL.46, NO.20. pp.187-212(2002 3월/5월), 제이. 에이. 만델만(J.A. Mandelman) 등의 "다이나믹 랜덤 억세스 메모리(DRAM)의 확장성의 도전과 미래 방향",198-202페이지에 제시되어 있다.
그러한 MOSFET DRAM 장치의 문제점의 배경을 설명하기 위해 도 1은 등접 수직 트랜지스터의 가상 8F2 수직 MOSFET DRAM 어레이의 일부의 성분의 배치를 나타내는 도면이다. 도 1은 실리콘 반도체 기판 내의 DRAM 어레이의 각종 소자의 상관 위치를 나타내도록 설명의 편의상 상이한 평면을 동일 평면으로 하여 매립구조와 표면구조를 나타낸다. 도 1은 여러 양측면 BSOD 영역(OD;빗금부분), 활성 영역(AA;음영부분), 딥 트렌치(DT;역빗금부분), 게이트 산화층(GO;흑색 띠) 및 워드라인(W1-W2)을 나타낸다. 워드라인(W1-W2)은 도시 않된 4개의 게이트 도체 바로 위에 위치된다. 도 1은 또한 점선 영역 내의 모델화된 극소 셀 단위를 나타낸다. MOSFET 기술에서 반도체 장치의 치수를 끊임없이 축소함으로써 야기되는 그러한 극소 셀 단위가 갖는 문제점의 양상은 아래와 같다.
정적 누설(Static Leakage)
BSOD 영역이 대향하는 등접 셀들 간의 거리가 줄어들면 전위 장벽이 낮아지기 때문에 대향하는 BSOD 영역들 간의 누설 전류의 문제가 관심거리가 된다. 이러한 문제점은 MOSFET에서 공지된 현상으로 전계의 침투에 의해 원인이 되는 드레인-유도장벽-저하(Drain-Induced Barrier-Lowering ; DIBL) 메카니즘의 표시이다. 도 1의 8F2 수직 MOSFET DRAM 배치에서 동적 데이타 보유 문제는 고유한 것이며, 이는 구조 치수의 최소화가 점점 작은 치수로 외관상 끊임없이 진행할 때 본질적으로 생긴다.
도 2a는 본 발명에 의해 문제점이 해결되는 것을 나타내는 것으로 BSOD 영역(OL/OR)이 등접 구성에 배치된 2개의 수직 딥 트렌치 트랜지스터(ML/MR)를 포함하는 가상 수직 MOSFET DRAM 장치(VDR)를 나타낸다. 2개의 수직 트랜지스터(ML,MR)은 좌측셀(L)과 우측셀(R)의 성분이다.
좌측셀(L)은 FET 트랜지스터(ML), 딥 트렌치 캐패시터(CL) 및 P-웰의 좌측으로 연장되는 BSOD 영역(OL)을 포함한다. FET(ML)의 게이트 전극(GO)은 좌측 워드라인(LWL)에 접속된다. 셀(L)의 스토레이지 캐패시터(CL)은 좌측 BSOD 영역(OL)과 접지(기준전위) 간에 접속된다. 좌측 스토레이지 캐패시터(CL) 상에 비교적 장시 간 동안 "1"(1.5V)레벨을 유지하는 것이 좋다.
우측 셀(R)은 FET 트랜지스터(MR), 딥 트렌치 캐패시터(CR) 및 P-웰의 우측으로 연장하는 BSOD 영역(OR)을 포함한다. FET(MR)의 게이트 전극(GR)은 우측 워드라인(RWL)에 접속된다. 셀(R)의 인접 스토레이지 캐패시터(CR)는 우측 BSOD 영역(OR)과 접지 간에 접속된다. 본 발명에 의해 취급되는 문제점은 인접 스토레이지 캐패시터(CR)양단 간의 "과도(transient)" 전압이 아주 단시 간에 걸쳐 0V와 1.5V 간에 반복하여 순환할 때 발생된다.
캐패시터(CL, CR)의 노드는 딥 트렌치 셀(L,R)을 포함하는 딥 트렌치의 하부에 형성된다. 트렌치의 외부 측벽 상에 형성되는 BSOD 영역(OL/OR)은 P-웰의 서로 대향하여 반대쪽에 위치된다. P-웰은 하부 웰(LW), 상부 웰(UW), 그리고 BSOD 영역들(OL/OR) 간의 좁게 조여진 영역(PR)(하부웰(LW) 및 상부웰(UW)이 결합되는 영역)을 포함한다. 2개의 FET(ML/MR)는 장치(VDR)의 비트라인(BL) 입력 접속으로서 역할하는 P-웰(N+도우핑됨) 내에 형성되는 공통 드레인(D)을 갖는다. FET(ML/MR)은 BSOD 영역(OL/OR)에 의해 제공되는 N+도우핑된 소오스 영역을 포함한다. 2개의 FET(ML/MR)의 채널은 본 기술 분야에 숙련된 자에게 잘알려진 바와 같이 BSOD 영역(OL/OR)과 드레인(D) 간에 위치된다.
도 2a에 도시된 장치(VDR)의 등접 수직 좌측 MOSFET 셀(ML)과 우측 MOSFET 셀(MR)의 공핍영역 연부의 모델화된 기하학적 형태와 근사한 위치는 데이타의 손실 문제를 갖는다. 일차로 장벽이 낮아지는 정도는 다음과 같은 것들과 함수관계를 갖는다.
(1) 대향하는 N+도우핑된 BSOD 영역들(ML/MR) 간의 P-웰 도우핑 농도;
(2) 야금 접합부들 간의 거리;
(3) 최고 P-웰 농도; 그리고
(4) 최소 사이즈의 BSOD 영역이 바람직하다.
예를 들어 캐패시터(CL) 내에 기억되어 그 내에 유지되야 하는 "1"이 초과 시 간 방전으로 상실될 수도 있다.
그러한 데이타 손실의 원인은 인접한 캐패시터(CL) 내에 고레벨 "1"이 기억되고, 캐패시터(CR) 내의 저레벨 "0"이 기억되는 정적 누설 메카니즘이며, BSOD 영역(ML/MR)과 협곡 영역(PR)을 통한 전하의 누설에 의해 신호 마진(signal margin)이 감쇠된다. 그러한 식으로 데이타의 손실 위험은 심각한 문제이다. 외냐하면 FET(MR), BSOD(OR) 및/또는 캐패시터(CR)을 포함하는 우측 셀(R)에서 어떠한 행위가 발생하던지 간에 그와 무관하게 기억된 "1"이 장기간 동안 캐패시터(CL)에 기억 유지되어야 하기 때문이다. 예를 들어 도 2a에서 데이타의 손실 문제는 캐패시터(CR) 양단에서 1.5V로부터 0.0V로 강하된 후 도시된 우측셀(R)의 반복 순환으로 인하여 캐패시터(CL) 양단에 1.5V가 걸려 있는 좌측셀(L)로부터 기억된 "1"의 동적 손실이 있을 때 발생할 수 있다. 비록 기억된"1"로부터 전하의 손실이 주기당 마이크로볼트의 10분의 1이하 일지라도 "1"을 검출할 수 없을 수도 있다. 왜냐하면 데이타가 재생되기 전에 106-107의 워드라인 주기가 만료될 수도 있기 때문이다.
동적 누설(Dynamic leakage)
딥 트렌치 수직 트랜지스터 즉, 이러한 타입의 DRAM 셀을 더 작은 치수로 비율축소할 시에 발생되는 또 다른 문제점은 인접한 우측셀(R)의 비트라인(BL)과 워드라인(RWL)이 데이타 독출, 기입 및 재생 동작의 과정에서 순환하고 있을 때 셀(L) 내에 기억된 "1"이 손실되는 동적 누설 메카니즘이다. 인접한 우측셀(R)이 순환 중일 때, 2개의 대향하는 수직 게이트들(GL, GR) 간의 P-웰 영역 내에 다수 캐리어(majority carrier; 정공)의 확산이 시 간에 따라 변화하는 전계에 의해 변조된다. 다수 캐리어는 P-웰 내에 전하 평형상태를 유지시키도록 BSOD 영역(ML/MR) 아래의 하부웰 영역(LW)으로 협착 영역(PR)을 통해 상부웰(UW) 내의 게이트(GL, GR) 간에서 자유롭게 잘 흘러야 한다. 2개의 등접셀들(L/R) 내의 스토레이지 트렌치들 간의 간격과 같이 좁은 2개의 등접 BSOD 영역들(ML/MR) 간의 비공핍 영역은 감소(좁아지는 협착 영역(PR))되며, 그 결과 워드라인(RWL)이 순환중일 때 게이트들(GL/GR) 간의 P-웰 상의 정공의 흐름을 방해하고 또한 전압을 펌핑한다.
우측 캐패시터(CR) 상에 기억된 데이타는 "1" 과 "0" 간을 반복 순환한다. 동적 펀치스루 효과(dynamic punchthrough effect) 때문에 우측 외부확산 띠(OR) 상의 전압 순환의 작용으로서 좌측 스토레이지 캐패시터(CL) 상의 전압에 있어 음성의 증분적 감소가 있다.
이러한 동적 누설의 문제점의 원인은 기본 규칙(극소 구조 사이즈, F)의 축소 때문이다. F가 줄면, 매립된 외부확산 띠(OL/OR)와 연관된 인접한 공핍 영역들 간의 횡단면적은 그들 간의 협착 영역(PR)에서 감소한다. 협착 영역(PR)내의 감소된 횡단면적은 도 2A에서 하방으로 지그재그 화살표로 나타낸 바와 같이 P-웰 내의 상부웰 영역(UW)과 하부웰 영역(LW) 간의 정공 h+의 흐름을 방해한다. 다시 말해 상부웰 영역(UW)과 하부웰 영역(LW)은 인접한 외부확산 띠들(OL/OR) 간의 협착 영역(PR)의 임피던스로 인해 부분적으로 감결합 즉, 분리(decouple)된다.
도 2B는 "1"이 어떻게 "0"으로 기입되어 에러가 생성되었는지를 나타내는 챠 트이다. 우선 "1"은 우측 워드라인(RWL)으로부터의 신호에 응답하여 A지점에서 "0"으로부터 B지점에서 "1"로 상승궤적으로 나타낸 바와 같이 기입된다. 파선으로 지시된 간격 후, C지점에서 전압(Vpp)은 "1"이 "0"으로 재기입 되었음을 나타내는 D지점에서 0.0V로 강하하므로 그에 의해 증분적으로 에러 생성에 기여한다.
우측 워드라인(RWL) 상의 상승하는 전압에 의해 상부웰 영역(UW)이 용량적 "상위결합(upcoupling)" 하게 된다. 여기서 사용되는 용어 "상위결합"은 상승하는 워드라인 전압이 P-웰의 상부 영역에 용량적으로 결합하는 것을 뜻하며, 이는 P-웰의 상부의 전위를 상승시키고 또한 띠에서 띠로 횡단하는 전자의 에너지 장벽을 낮추는 역할을 한다. 더욱이 인접한 외부확산 띠들(OL/OR) 간의 전자 장벽은 우측 외부확산 띠(OR)의 하향 전이에 의해 더욱 낮아진다. BSOD 영역들(OL/OR) 간의 동적 펀치스루는 증분하는 전압 변화(ΔVn(좌측))가 순 음성(net negative)인 결과를 유도한다. 그 효과는 트렌치 간 공간을 줄이고, 외부확산 띠를 증가시키고 또한 외부확산 띠들(OL/OR) 간의 P-웰 도우핑을 감소시킴으로써 두드러진다.
도 3은 도 2a의 장치의 모의시험된 전자 정전위 표면의 사시도로서, 우측 워드라인(RWL)의 상승하는 전위에 의해 P-웰 내의 상부웰(UW)의 전위 변조로 인해 BSOD 영역들(OL/OR) 간의 펀치스루 장벽을 동적으로 낮추는 것을 나타낸다. 따라서 우측 FET(MR) 상의 데이타가 순환할 때 P-웰 내의 상부웰 영역(UW)과 하부웰 영역(LW) 간의 감결합 효과는 우측 스토레이지 캐패시터(CR) 양단의 우측 스토레이지 노드와 우측 워드라인(RWL) 상의 순환하는 전압에 결합됨으로써 P-웰 내의 상부웰 영역(UW)의 전위가 변조되도록 허용한다. 좌측 스토레이지 캐패시터(CL)로부터 기억된 "1"의 손실에 대한 주된 메카니즘이 도 3에 나타낸 바와 같이 인접한(등접)BSOD 영역들(OL/OR) 간의 전자 전위 장벽을 동적으로 낮추는 것에 기인함을 완전한 모의시험으로 규명하였다.
도 4는 도 2a 및 도 3에 의한 등접 수직 MOSFET DRAM 셀들로서 아래 표 I에 나타낸 소자들의 등가 회로도를 나타낸다. 도 5는 P-웰의 수직 도우핑도를 나타내기 위한 MOSFET의 상부면으로부터의 거리의 함수로서 로그 농도의 챠드도이다. 도 5는 3개의 모의시험 케이스들(띠들 간의 2 x 1017cm-3, 4 x 1017cm-3 , 6 x 1017cm-3)의 P-웰 수직 도우핑 윤곽을 나타낸다. 채널 도우핑은 5fA/㎛에서 Ioff를 유지하도록 조정되었다. 도 6은 인접 워드라인(W/L) 사이클당 "1"의 평균 손실을 마이크로볼트로 나타낸 챠트이다.
본 발명에 의해 제시되는 문제점은 인접한 BSOD 영역들 간의 동적 펀치스루의 메카니즘에 의해 원인이 된다. 여기서 주목해야 하는 것은 동적 펀치스루의 메카니즘이 훨씬 더 심하며, 공지된 정적 펀치스루 메카니즘보다 문제점을 훨씬 더 제한한다는 것이다. 셀(L)의 좌측 캐패시터(CL)로부터 기억된 "1"의 손실의 대부분은 우측셀(R) 상의 데이타가 "1"에서 "0"으로 변화될 때 발생함을 모의시험하였다. 기억된 "1"의 최악의 손실은 인접한 셀(예, 우측셀(R)) 상의 데이타가 장기간 데이타 보유셀(예, 좌측셀) 내의 데이타를 재생함이 없이 "1"과 "0"사이에서 반복 순환될 때 발생한다. 장기간 데이타 보유셀 내의 데이타의 재생들 간에 107 워드라인 사이클 정도로 많이 발생하기 때문에 기억된 "1"의 손실이 0.1㎶/사이클 정도로 작아 도 기억된 "1"은 완전히 손실되게 된다. 전하 손실 메카니즘은 등접 스토레이지 트렌치들 간의 공간이 감소되고, 외부확산 띠가 증가되고, 또한 P-웰 도우핑 농도가 감소됨과 더불어 그 악영향도 증가한다.
최대 P-웰 도우핑 농도가 접합 누설 고찰에 의해 한정되기 때문에 이 셀의 비율축소 가능성은 BSOD 영역의 범위를 최소화하는데 달려 있다.
셀들 간의 상호작용은 기생을 포함하는 도 2a 및 도 3에 의한 등접 수직 MOSFET DRAM 셀들을 나타내는 등가회로를 나타내는 도 4에 도시된 등가회로 모델을 참조함으로써 알 수 있다. 주요 기생은 측면 바이폴라 트랜지스터(QW3)에 기인한다. 도 6은 FET(ML)를 포함하는 인접 셀 상의 기입"1"과 기입 "0" 간의 반복 순환으로 인한 캐패시터(CR) 상에 기억된 "1"의 사이클 당 평균 손실을 나타낸다. 지금까지 기억된 "1"의 손실률은 매개변수로서 등접 BSOD 영역들 간의 공간(ΔBSOD)과 스토레이지 트렌치 간의 공간(ΔT)의 함수로서 스토레이지 캐패시터(CR) 상의 전파 1.5V로 계산했었다. 기억된 "1"의 최대 허용가능 손실이 100mV이라고 임의로 가정하면, 공정의 최소 허용가능 한도(ΔDT)는 107 워드라인 사이클 후 지시된다. 손실률은 기억된 "1"의 강도가 공핍영역의 수축과 확산 띠들 간의 비공핍 폭의 확장 때문에 감소할 경우 약간 감소한다. 트렌치 측벽으로부터 50nm의 대표적인 BSOD 영역을 고려할 경우, 주목할 만한 것은 동적 누설 메카니즘이 극소 구조 사이즈(F)의 경우 구속한다는 것이다. 보수적인 가정에 기초할 때 이 결과들은 0.05mm2 보다 작은 셀 사이즈의 경우 6F2 셀을 0.09mm이하의 기본 규칙까지 비율축소를 지지한다.
이 등가 회로의 요소들은 표 I에 개재하며, 여기서 BSOD는 분리 칼라의 외연부로부터 P-웰 내로 계측된 바와 같이 P-웰 내로 N+ 띠가 야금 접합된 넓이이다.
표 I 도 4의 등가 회로에 도시된 소자들의 범례
LWL, RWL 워드라인/GC 도체
NL, NR 확산 스토레이지 노드
BL 확산 비트라인
PWext BSOD 아래의 P-웰 영역(매립 외부확산 띠)
PWint BSOD 위의 P-웰 영역
ML, MR 수직 MOSFET 어레이
QWL, QWR 수직 기생 바이폴라 트랜지스터(비트라인-노드)
QW3 측방 기생 바이폴라 트랜지스터(비트라인-노드)
JW 수직 기생 이중 게이트 JFET(웰 분리)
CBW 비트라인-내측(PWint)웰 캐패시턴스(용량)
CNL, CNR 노드-내측(PWint)웰 캐패시턴스
CWL, CWR 워드라인-내측(PWint)웰 캐패시턴스
CL, CR 스토레이지 노드 캐패시턴스
동적 누설 문제의 심각성을 나타내기 위해, 확산 띠들 간의 3개의 상이한 도우핑 농도(2 x 1017cm-3, 4 x 1017cm-3, 6 x 1017cm -3)에 대한 모의시험을 비교한다. 확산 띠 접합 누설을 감소시키기 위해서는 현재 실용되고 있는 이 도우핑 농도를 6 x 1017cm-3으로부터 감소시켜야 하기 때문에, BSOD 영역들 간에 도우핑된 P-웰 상에 기억된 "1"의 동적 상실의 의존성을 이해하는 것이 중요하다. BSOD 영역들 간의 P-웰 도우핑을 감소시키려면 BSOD 영역들을 형성하도록 적용되는 외부확산을 감소시키는 것에 중요성을 두어야 한다. 모든 경우에 수직 MOSFET의 채널 내의 웰 도우핑 농도는 5fA/㎛의 차단전류를 생성하도록 조절된다. 90nm의 극소 구조 사이즈를 나타내는 매개변수가 적용된다. 이는 공정 말기에서 스토레이지 트렌치 간의 간격을 (연부 어긋남(edge bias)때문에) 250nm정도 이동 시킨다.
주어진 BSOD 외부확산 영역의 경우, 셀의 확장성은 등접 트렌치들 간의 최소 허용가능 공간에 의해 제한된다. 원하는 셀 면적과 트렌치 간 공간을 유지시키면서 비트라인 간격을 증가시키기 위해 교호하는 배치를 사용할 수 있다. 도 6에서 도시된 모의시험 결과는 BSOD 영역들 간의 P-웰 도우핑 농도를 매개변수로서 갖는 BSOD 영역의 함수로서 인접 셀의 순환으로 인하여 기억된 "1"/인접한 워드라인(W/L) 사이클의 손실로서 표현된다. 동적 누설 메카니즘에 의해 BSOD 영역의 최대 외부확산 영역에 제한이 가해짐을 주목해야 한다. 여기서 명백한 것은 BSOD 영역의 누설 전류를 감소시키기 위해 P-웰을 약하게 도우핑할 필요가 있을 경우, 4 x 1017cm-3 이하의 허용가능 설계점(design point)은 아주 의문시 된다는 것이다.
도 7a-7c는 본 발명의 방법에 따라 문제점을 해결하기 위해 딥 트렌치 캐패시터(C)를 포함하며, 양측면 외부확산 띠 영역(도 7a/7b)을 가지며, 등접 딥 트렌치 FET 구역(SL/SR)을 갖는 수직 N-채널 MOSFET 장치(10)의 중간 제조 단계를 나타낸다. 도 7a/7c는 구역(ST/SB)에서 추가의 딥 트렌치 캐패시터를 나타낸다. 공지된 표준 공정은 수직 MOSFET 어레이를 제조하기 위한 준비에서 딥 트렌치 캐패시터(C)의 형성을 거친 후 수행된다. 이는 실리콘 반도체 기판(15) 내로 제1 실리콘 질화물(SiN)의 패드층(SN1)을 통해 도 7a 및 도 7c에 나타낸 위치에 설치된 복수의 딥 트렌치(DT)(13)의 식각을 수반한다.
그 다음 도 7b와 도 7c를 참조하면 복수의 DT 캐패시터(C)가 복수의 DT(13)의 하부에 형성된다. 캐패시터(C)는 그의 외부 전극 역할을 하는 N+ 도우프된 매립판(12)을 점유하고 있다.
바람직하게는 매립판(12)이 공지된 기술을 사용하여 DT(13)의 하부로부터 확산에 의해 형성되는 것이 좋으며, 이 기술은 본 기술 분야에 숙련자에게는 잘 알려진 것으로, 공동으로 양수된 만델만 등의 미국 특허 제6,452,224호, "개선된 딥 트렌치 EDRAM 캐패시터의 제조 방법 및 그에 의해 제조된 구조물"에 상세히 설명되어 있는 바와 같다. 매립판(12)은 DT(13)의 하부와 기저부를 에워싸고 있다. 그다음 노드 유전층(11)이 DT(13)의 측벽과 하부의 기저부 상에 형성된다. 노드 유전체층(11)(실리콘 산화물과 실리콘 질화물의 합성물)은 매립판(12)의 내벽의 하부 즉, 내측 전극(17)(스토레이지 노드 또는 노드 도체라고도 칭함)과 매립판(12) 간의 DT(13)의 벽 상에 형성된다.
그 다음 노드 유전층(11) 위에 DT(13)의 측벽, 그러나 DT(13)의 상부 아래의 웰 상에는 도 2에서와 같이 외부확산 영역을 포함하는 N+ 도우핑된 띠/외부확산 영역(19)(OL, OR)의 하부와 중첩하여 분리 칼라(16)가 형성된다. 따라서 노드 유전체층(11)과 분리 칼라(16)는 캐패시터 노드(17)가 형성될 예정인 공간을 남기고, DT(13)의 하부 표면과 일렬이 된다.
본 발명의 공정 단계 후 향후 기판(15)에 형성될 P-웰(14)은 본 발명의 공정과의 관계를 쉽게 이해하기 위해 DT(13)의 상부를 에워싸는 매립판(12) 위에, 도 7b와 7c에서 가상선으로 도시되어 있다. 여기서 주목해야 할 것은 칼라(16)의 기저부와 P-웰(14)의 하부면(즉, P-웰(14)/매립판(12)접합)이 동일 평면이 바람직하다는 것이다.
그 다음 캐패시터(C)의 노드(내측전극)를 형성하는 딥 트렌치 충전 노드(17)(이후 DT 충전 노드(17)라함)가 DT(13) 내에 증착되었다. DT 충전 노드(17)는 노드 유전층(11) 내측에 DT(13)의 하부에 위치되는 N+ 도우프된 폴리실리콘과 P-웰(14) 영역 내에 띠/외부확산 영역(19/OL/OR)을 접촉시키도록 DT(13) 내의 분리 칼라(16)의 상단 위에까지 도달하는 분리 칼라(16)를 포함한다. 다시 말해 캐패시터 노드를 형성하는 DT 충전 노드(17)는 분리 칼라(16) 내측의 DT(13)의 하부를 완전히 충전하는 N+ 도우프된 폴리실리콘으로 구성되는 플러그와 DT(13)의 내벽의 대부분과 일렬이 되는 노드 유전층(11)을 포함한다.
분리 칼라(16) 위에는 각각의 DT 충전 노드(17)의 상단부가 P-웰(14) 내로 연장하여 형성되는 N+ 도우프된 띠/외부확산 영역(19/OL/OR)의 일부와 접촉상태가 된다.
N+ 도우프된 띠/외부확산 영역(19/OL/OR)은 또한 수직 MOSFET의 제1 소오스/드레인 확산 영역을 한정한다. N+ 도우프된 띠/외부확산 영역(19/OL/OR)은 DT(13)의 연부와 나란히 병렬로 놓이며, 그들은 DT 충전 노드(17)의 상부와 직접 전기적 및 기계적으로 접촉상태로 DT 충전 노드(17)의 표면을 노출시킨다. N+ 도우프된 띠/외부확산 영역(19/OL/OR)은 P-웰(14) 내로 DT 충전 노드(17)로부터 불순물이 외부확산하여 형성되며, N+ 도우프된 폴리실리콘으로부터 N+ 불순물의 일부는 DT 충전 노드(17)로부터 충전한다.
DT(13)의 측벽 상의 DT 충전 노드(17)(분리 칼라(16) 위의 웰) 위에는 DT 충전 노드(17)로부터 실리콘 반도체 기판(15)의 상면에 달하는 DT(13)의 측벽과 일렬로 게이트 산화물층(18)의 박층이 있다. 따라서 게이트 산화물층(18)의 하부와 N+ 도우프된 띠/외부확산 영역(19/OL/OR)의 중심이 일부 중첩되어 있다.
DT 충전 노드(17) 위와 게이트 산화물층(18) 내측에는 DT(13)가 위에 형성될 전극인 게이트 도체(GC)(20)로부터 DT 충전 노드(17)(캐패시터(C)의 내측전극)를 분리시키는 트렌치 상단 산화물(TTO)층(24)을 포함하는 유전체의 박층으로 일부 충전되어 있다.
그 외에도, 수직 MOSFET의 소자들, 게이트 산화물층(18) 및 N+ 도우프된 게이트 도체(GC)(20)가 DT(13)의 상단을 충전하도록 형성되어 있다.
TTO층(24) 위와 게이트 산화물층(18) 내측에는 DT(13)가 N+ 도우프된 폴리실리콘 도전재를 포함하는 게이트 도체(GC)(20)와 함께 상단에 충전된다. 게이트 도체(GC)(20)는 DT(13)의 상단까지 연장된다. 따라서 게이트 산화물층(18)은 게이트 도체(GC)(20)와 DT(13) 간에 전기 절연을 제공한다.
게이트 도체(GC)(20)는 DT(13)가 형성되기 전에, 실리콘 반도체 기판(15)을 원래 피복하는 패드 실리콘 질화물(SiN)층(SN1)의 레벨과 동일 평면화 된다. 게이트 도체(GC)(20)의 평면화에 뒤이어, 제2 SiN층(SN2)이 증착된다. 제2 SiN층(SN2)과 제2 SiN층(SN2)의 나머지 부분은 실리콘 반도체 기판(15) 내의 여러 분리 트렌치(IT)(도 7a-7c에 도시됨)를 식각하는 동안 마스킹재로서 역할한다.
도 8a-8c는 도 7a-7c의 장치(10)에서 실리콘 산화물로 구성되는 능동영역 라이너(AA)를 성장 시킨 후, 더 좁은 분리 트렌치(IT')를 형성하는 분리 트렌치(IT)의 측벽 상에 등각의 실리콘 질화물 라이너(SN3)를 증착한 것을 나타내는 것으로, 여기서 등각의 실리콘 질화물 라이너(SN3)는 도 8b 와 8c에 도시된 바와 같이 사전 에 증착된 실리콘 질화물층(SN2)을 피복하고 있다. 도 8a 및 8c에서, 분리 트렌치(IT)와 능동영역 줄무늬(AA)는 평면도와 도 8c에 도시된 X1-X1 횡단면도에서 볼 수 있다. 여기서 주목되는 것은 매립된 확산 띠(19)(차기에 형성됨)가 인접한 능동영역 줄무늬(AA)들 간에서 고립되며, 실리콘 반도체 기판(15) 내로의 분리 트렌치(IT)의 식각 깊이가 DT 폴리실리콘 충전 노드(17)의 상단면을 넘어가는 것을 보장하는 것이다.
본 발명의 공정 후 최종 제품에서 형성되는 DT(13)의 측면에 있는 P-웰(14) 위에는 의도적으로 N 채널 장치의 NFET 장치용으로 N+ XA 매설 영역을 둘 수 있다. N+ XA 매설 영역은 수직 MOSFET의 제2 소오스/드레인 확산 영역을 한정할 것이다. 여기서 주목되는 것은 이 설명이 P 채널 장치에도 적용되며, 만델라 등의 미국 특허 제6,452,224호에 도시된 웰(14)의 도우핑, 판(12), 띠/외부확산 영역(19/OL/OR), 내측 전극(17) 및 N+ XA 매설 영역에 대해서는 다르다는 것이다.
도 9a 및 9b는 도 8a-8c의 장치에 화학 기상 증착(CVD) 산화물층을 등각으로 증착한 후 반응 이온 식각(RIE)으로 식각하여 도 9a-9b에 나타낸 산화물 간격부재를 실리콘 산화물 띠의 측벽 상에 형성한 것을 나타낸다.
도 9a 및 9b는 도 8a-8c의 장치에, 분리 트렌치 절연체(26)를 더 좁은 분리 트렌치(IT') 내에 증착 형성한 후, 평면화하고, 그다음 실리콘 산화물층(27)을 증착하여 피복 식각 정지 박층을 구성하는 제4 SiN층(SN4)을 증착한 것을 나타낸다. 그다음 실리콘 산화물을 증착하여 실리콘 산화물층(27)을 형성한다. 그다음 등각의 실리콘 산화물층을 CVD로 증착한 다음 RIE로 식각하여 도 9a 및 9b에 도시된 산화 물 간격부재를 실리콘 산화물층(27) 띠의 측벽 상에 형성한다.
도 9c를 참조하면, 더 좁은 분리 트렌치(IT')는 실리콘 산화물 또는 다른 적당한 절연체로 구성되는 일부 희생되는 분리 트렌치 절연체(26)로 충전된다. 그다음 분리 트렌치 절연체(26)는 제2 실리콘 산화물층(SN2)의 상단면의 레벨과 동일하게 평면화 된다. 분리 트렌치 절연체(26)의 평면화 공정중 제2 실리콘 산화물층(SN2)으로부터 약간의 SiN 재료가 제거되는 것이 허용될 수 있다. 대표적으로 고 종횡비의 분리 트렌치가 있을 때, 분리 트렌치 절연체(26)로서 실리콘 산화물을 형성하기 위해 고밀도 플라즈마(HDP) 산화물 증착을 사용하는 것이 좋다.
그 다음 도 9b에 나타낸 바와 같이, 제4 SiN층(SN4)이 차기에 사용될 피복 식각 정지 박층으로서 형성된다.
그 다음 도 9a 및9b에 도시된 바와 같이, CVD 실리콘 산화물층(27)의 피복 증착물은 층(SN4) 위에 증착된다.
그 다음 도 9a 및 9b에 나타낸 바와 같이, CVD 실리콘 산화물층은 스토레이지 트렌치와 공칭하여 정렬되는 능동영역(AA) 띠(도 9a에서 수직으로)에 직교하여 주행하는 실리콘 산화물층(27)의 띠로 패턴(pattern)된다. 만델만 등의 미국 특허 제6,339,249호, "수직 MOSFET와 3F+ 비트라인 간격을 갖는 6F2 트렌치 캐패시터 DRAM 셀의 구조 및 제조방법"에는 반도체 표면 상에 줄무늬로서 패턴된 능동영역(AA)을 개시하여 나타내고 있다.
실리콘 산화물층(27)의 띠를 패턴하는 동안 얇은 제4 SiN층(SN4)은 식각 정 지층으로서 작용한다.
도 9a 및 9b를 다시 참조하면, 도 8a-8c의 장치(10)에서 CVD 산화물층을 등각으로 증착한 다음 RIE로 식각하여 실리콘 산화물층(27) 띠의 측벽 상에 도 9a 및 9B에서 보인 산화물 간격부재(SP)를 형성한다. 산화물 간격부재(SP)는 인접한 실리콘 산화물층(27) 띠들 간의 간격을 극소 구조 사이즈로 축소하는 역할을 하여 측벽 간격부재(SP)들 간의 개구를 통해 도입될 도우핑 영역이 증대되는 것을 억제하는 효과를 개선해준다.
도 10a-10c는 도 9a-9c의 장치에서 실리콘 산화물층(27)에 의해 마스크 되지 않은 적층된 SiN층(SN1-SN4)과 간격부재(SP)의 부분이 식각되어, 본 기술 분야에 숙련자에게 잘 알려진 바와 같이 실리콘 산화물에 선택적으로 불활성이며 또한 실리콘 질화물을 공격하는 시제를 사용하여 RIE 공정(줄무늬(27)와 간격부재(SP)를 통한 진입에 의해)에 의해 4개의 SiN층(SN1-SN4)을 통해 창(W1/W2/W3)을 형성하여, 창(W1/W3)에서 실리콘 기판(15)의 상단면을 그리고 넓은 중앙 창(W2)에서 N+ GC 폴리실리콘을 노출시키는 것을 나타낸다.
도 11a-11c는 도 10a-10c의 장치에서, 실리콘 산화물층(27)의 줄무늬와 간격부재(SP)를 제거한 후를 나타낸다. 도 11c에 도시된 바와 같이, 분리 트렌치(IT') 내에 실리콘 산화물로 구성될 것으로 가정되는 노출된 분리 트렌치 절연체(26)는 실리콘 과 SiN에 RIE에 의해 선택적으로 식각된다. 산화물을 RIE 하는 동안 실리콘 산화물층(27)의 줄무늬와 그와 연관된 산화물 간격부재(SP)가 제거된다. 이 RIE 공정은 트렌치(IT')를 개방하여, 창(W2)의 어느 한쪽의 등접 셀들의 인접 열들 간의 SiN 라이너를 노출시킨다.
도 12a-12c는 도 11a-11c의 장치에서 창(W2)을 통해 분리 확산 영역(40) 내로 붕소 이온을 이온 주입한 후를 나타내고 있다. 도 12c는 노출된 SiN 라이너(SN3)가 두개의 분리 트렌치(IT')에 걸쳐 가로지르는 도 12c에서 아주 넓은 창(W2)을 통해 짧은 등방 식각에 의해 제거된 것을 나타낸다. 현재 노출된 아래에 깔려있는 AA 산화물 라이너도 또한 짧은 등방 식각에 의해 도 12c에 나타낸 바와 같이 제거되었다. 그다음 도 12b와 12c에 나타낸 바와 같이, P-웰(14) 내에 N+ 도우프된 분리 확산 영역(40)이 도시되어 있는 기판(15)의 노출된 표면 내로 개구/창(W2)을 통해 N형 불순물 B(붕소가 바람직함)가 주입된다. 분리 확산 영역(40)을 형성하는 방법은 공지된 방법 중 어느 하나 또는 그들의 조합일 수 있다. 몇가지 예로 가스상 도우핑, 각도 이온 주입, BSG와 도우프된 폴리과 같은 고체원으로부터의 도우핑, 플라즈마 몰입 도우핑, 등을 포함하지만 그에 국한되지는 않는다. N+ 도우프된 분리 확산 영역(40)은 도 2a에서의 외부확산 영역(OL,OR)과 대비할 때, 분리 확산 영역(40)의 돌출부에 의해 인접한 FET 구역들의 외부확산 영역(OR')을 에워싸면서 존재하게 될 전계로 부터 외부확산 영역(OL')을 에워싸면서 존재하게 될 전계를 차단 또는 분리시킨다.
도 13a-13c는 도 12a-12c의 장치(10)에서 추가의 피복 SiN 라이너(SN5)가 장치(10)의 표면 상에 증착된 후를 나타내고 있다. 선택적으로 측벽 산화물은 SiN 라이너의 증착 이전에 성장될 수도 있다. 그다음 실리콘 산화물 충전체(28)(바람직하게는 HDP)가 증착된 다음, 질화물 더미 표면과 평면화 된다. 평면화 공정 중 SiN의 약간이 제거되는 것을 허용할 수 있다. 이 시점에서부터 웰, 게이트, 소오스/드레인 확산 영역의 형성과 워드라인 및 비트라인 도체, 레벨 간 유전체, 및 상부 배선 레벨들을 포함하는 칩 완성까지의 종래에 실용되는 공정을 다시 계속한다.
본 발명의 실시가능성을 시험하는 모델화된 결과
본 발명의 실시가능성을 평가하기 위해 이전 구간에서 개시한 공정 단계를 모의시험하였다. 현 공정에서 현재 실시되고 있는 바와 같이 증대되는 도우핑 영역의 형성 후 열 편성 단계를 적용하여 공정의 말기에서 증대되는 도우핑 영역의 억제도를 측정하였다.
도 14는 공정 말기(모든 열처리 후)에서 측벽 개구로부터 첨가되는 일정한 도우핑의 모델화된 등고를 확산 영역 띠의 중심을 절취한 수평면에 나타낸다. 여기서 주목되는 것은 증대된 도우핑이 개구의 폭으로 잘 국한된다는 것이다.
상응하는 선도(line plot)를 도 15 및 16에 나타낸다.
도 15에는 본 발명에 의한, 개구로부터 첨가되는 도우핑의 선도로서 선 Y1-Y1(도 14의 절단면에 도시됨)에 따른 선도가 도시되어 있다. 증대되는 즉, 첨가되는 도우핑은 개구의 폭으로 잘 한정되어 유지된다.
도 16에는 본 발명에 의한, 개구로부터 첨가되는 도우핑의 선도로서 선 X1-X1(도 14의 절단면에 도시됨)에 따른 선도가 도시되어 있다. 도 16에 도시된 바와 같이 능동영역의 폭을 가로질러 첨가되는 도우핑의 변화는 비교적 작다.
도 17은 공정의 말기에서 총 도우핑의 모델화된 일정 농도 등고의 세트를 횡단면 Y1-Y1(도 14의 절단면에 도시됨)을 따라 취한 수직 절단면에 나타낸다. 스토 레이지 트렌치들 간의 중간에 중심을 둔 90nm(1F)의 도우핑 개구폭을 사용하였다. 여기서 주목해야 할 것은 증대되는 도우핑 영역이 중심 영역으로 잘 한정된다는 것이다.
본 발명의 전기 시험
A. 외부확산 띠의 요구도는 띠에서 원하는 P-웰 도우핑 농도를 초과하지 않고 실현될 수 있다.
도 18은 본 발명의의 방법에 의해 제조된 장치의 인접 워드라인(W/L) 사이클(마이크로볼트)당 "1"의 평균 손실도이다. 도 18은 창(W2)(개구)을 통한 증대되는 P-웰 도우핑 의 모델화된 효과를 나타내며, 여기서 확산 띠(BSOD)들 간의 도우핑 농도가 ~1.5 x 1017cm-3의 경우에 도 6에 나타낸 바와 같이 도 2 및 도 3의 구조에 대한 본 발명의 구조의 기억된"1"의 동적 손실의 감소를 비교할 수 있다. 도 18에서 아래 우측의 곡선은 5:1에 근사한 비까지 상황을 아주 크게 개선하는 4.0 x 1017cm-3의 최대 농도를 갖는 개구를 통한 도우핑의 첨가효과를 나타낸다.
도 19는 본 발명의 단계들이 완료된 후 수많은 공지된 처리 단계들을 수행하여 형성되는 완성된 MOSFET 장치의 일 실시예를 나타내는 도 13b에 기초한 수직 FET(ML'/MR')의 등접 쌍의 완성된 단면도를 나타낸다. 도 13b의 장치(10)에 그러한 공지된 처리 단계들을 행하여 도 19에 도시된 최종 구조에 도달하게 된다. 그 단계들은 절연층(36), 도전층(32,40/46), 절연 간격부재(34), 질화물층(38)의 증착을 포함한다. 마스킹, 식각 등을 포함하는 추가 처리 단계를 실행하여 도 19에 도시된 장치를 제조한다.
도 19에 도시된 바와 같이, P-웰(14)이 형성된 다음, P-웰(14)의 상단면이 P-웰(14)의 상단(최외곽) 표면 부근에서 한 세트의 XA 매입 영역(30)을 형성하도록 N+ 불순물로 도우핑되었다. N+XA 매설 영역(30)은 수직 MOSFET(ML'/MR')의 소오스 확산 영역을 한정한다. 여기서 주목해야 되는 것은 상술한 설명이 웰(14), 매립판(12), 띠 영역(19), 내측 전극(17) 및 매설 영역(30)의 도우핑을 반전시키고, 소오스/드레인을 상호 교환한 P채널 장치에도 적용된다는 것이다.
FET 채널(CH)은 소오스 영역(30)과 딥 트렌치 각각의 어느 한쪽 상의 외부확산 영역(19) 간에 게이트 산화물층(30)의 다른 쪽 상의 게이트 도체(GC)(20)와 나란히 병렬로 배열 형성된다는 것을 주목한다. 실리콘 산화물 절연층(36)은 돌출해 있는 게이트 도체(20)를 제외하고 장치(10)의 표면 위에 형성되었다.
전기 도체인 2개의 워드라인(32)은 도 19에서 그 페이지로 연장한다. 워드라인(32)는 게이트 도체(20) 위에 그와 접촉상태로 형성되었다. 지나가는 워드라인(42)(워드라인(32)들 간의 중간)은 분리 확산 영역(40) 위에 놓인 실리콘 산화물 절연층(36)의 일부 위에 형성된다. 워드라인(32)과 지나가는 워드라인(42)이 워드라인 더미를 형성하도록 실리콘 질화물 캡(38)들에 의해 덮히며, 워드라인 더미의 측벽 상에 실리콘 질화물 간격부재(34)가 형성됨으로써 위에 금속화 형성되는 피복 비트라인(46)으로부터 워드라인을 절연시킨다. 비트라인(46)은 P-웰(14)의 표면 상에 형성되는 XA 소오스 영역(30)에 전기적 및 기계적인 접촉이 이루어지도록 실리콘 산화물 절연층(36) 내의 구멍들을 통해 하향하여 도달한다. 절연체(36) 내의 구멍들은 간격부재(34)와 나란히 배치된다. 비트라인(46)은 XA 소오스 영역(30)과 직접 전기적으로 접촉한다.
B. 띠들 간의 중간에 주어진 최대 농도에 대해 확산 띠 접합에 인접한 도우핑 농도
외부확산 띠가 10nm 정도로 작지만 띠들 간의 도우핑을 1.5 x 1017cm-3으로 하면 동적 전하 손실 메카니즘을 충분히 면제 받지 못하기 때문에 도 2 및 도 3의 구조로는 허용될 수 없을 정도로 여전히 크다.
창(W2)(개구)을 통한 4.0 x 1017cm-3의 최대 농도를 갖는 붕소 확산의 첨가는 47nm정도로 큰 확산 띠를 사용가능 하게 한다.
C. 스토레이지 트렌치에 대한 도우핑 개구 줄무늬의 오정렬의 결과
띠들 간의 중간을 5.5 x 1017cm-3의 P-웰 총 도우핑 최대 농도로 하고, 확산 띠를 47nm으로 할 경우, 확산 띠 접합부에서의 P-웰 도우핑 농도는 공칭상으로 정렬된 경우에 1.9 x 1017cm-3 이다. 3 시그마 오정렬(Δ=30nm)의 경우, 접합부의 농도는 4.1 x 1017cm-3 까지 상승한다. 그러나 이는 도 2 및 도 3의 구조의 경우, 4.7 x 1017cm-3의 접합부의 농도와 비교하여, 띠들 간에 균일한 농도가 요구되며, 또한 확산 띠를 47nm으로 지지하는 것이 요구된다. 그러므로 가상적으로 최악의 오정렬 시나리오의 경우에서 조차, 본 발명의의 구조는 도 2 및 도 3의 구조에 비해 분리와 접합 누설의 양자를 뚜렷하게 개선해 준다.
셀 간 상호작용에서 접합 누설을 의심하지 않고 동일한 감소도를 허용하는 다른 해결책은 알려져 있지 않다. 여기서 능동영역 측벽 개구를 통해 증대되는 도우핑을 시행함으로써, 그 윤곽이 개구에 정밀하게 한정될 수도 있음을 보여 주었다.
능동영역의 상단면으로 붕소 이온 불순물을 도우핑하는 또 다른 방안은 띠의 깊이에서 과잉 분산을 야기한다. 이 또 다른 해결책은 증가되는 띠 접합 누설의 희생으로 셀 간 분리를 개선하며, 또한 여기에 기술된 본 발명에 의해 기대된 것(90nm 이하) 보다 거의 1세대 더 큰(110nm) 기본 규칙에서만 유효하다.
본 발명을 상술한 특정 실시예에 의해 설명하였으나, 본 기술 분야에 숙련된 자는 본 발명의 정신과 청구범위에서 벗어나지 않는 범위 내에서 본 발명을 수정 변경 실시할 수도 있음을 이해할 것이다. 따라서, 그러한 변형도 본 발명의 범위 내에 있으며, 본 발명은 후속되는 청구범위의 주제를 모두 포함한다.
본 발명의 방법에 의하면 셀 간 상호작용에 대해 뚜려하게 개선된 면역성을 갖는 기판을 형성할 수 있고, 등접 셀들 간에 국부적으로 고양된 P-웰 도우핑 영역이 띠 확산 접합에서 도우핑 농도에 크게 악영향을 주지 않고 형성될 수 있으며, 또한 최소의 경비로 기존의 방법으로 용이하게 집적시킬 수 있다.

Claims (20)

  1. 수직 FET 장치와 복수의 캐패시터를 가진 복수의 딥 트렌치를 갖는 플래너 반도체 기판에 등접 FET 셀이 형성되며, 상기 캐패시터 각각은 반도체 기판 내의 도우프된 영역 내에 형성된 개별 트렌치 내에 위치하며, 상기 도우프된 영역 내로 연장하여 양측면 외부확산 띠 영역이 형성되며, 인접한 딥 트렌치가 인접한 딥 트렌치로부터 상기 도우프된 영역 내로 연장하는 대향 외부확산 띠 영역 쌍을 갖는 수직 트랜지스터 메모리 셀구조체의 제조 방법으로,
    상기 등접 FET 셀들 간의 도우프된 영역 내에 대향 외부확산 띠 영역을 분할하는 분리 확산 영역을 형성하는 단계를 포함하는 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  2. 제1항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 딥 트렌치의 열들 간에 개구를 갖는 분리 트렌치 마스킹층을 형성하는 단계와,
    상기 딥 트렌치 열들 간에 분리 트렌치를 형성하도록 분리 트렌치 마스킹층 내의 개구를 통해 식각하는 단계
    를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  3. 제1항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    실리콘 산화물로 구성되는 능동 영역 라이너의 패러랠 어레이를 형성하는 단계와,
    그 다음에 상기 구조체물의 다른 표면 상에 그리고 상기 분리 트렌치의 측벽 상에 등각의 제1 실리콘 질화물 라이너를 증착하고, 그에 의해 분리 트렌치를 협소화하는 단계
    를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  4. 제2항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    실리콘 산화물로 구성되는 능동 영역 라이너의 패러랠 어레이를 형성하는 단계와,
    그 다음에 상기 분리 트렌치 마스크 위에 그리고 상기 분리 트렌치의 측벽 상에 등각의 제1 실리콘 질화물 라이너를 증착하고, 그에 의해 분리 트렌치를 협소화하는 단계
    를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  5. 제2항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 분리 확산 영역을 희생 실리콘 산화물로 충전하는 단계와,
    상기 희생 실리콘 산화물을 평면화하는 단계와,
    상기 구조체물 위에 피복실리콘 질화물층을 형성하는 단계와,
    상기 실리콘 산화물로 구성되는 능동 영역 라이너의 병렬 어레이를 형성하는 단계와,
    그다음에 상기 실리콘 산화물 마스킹층을 통하여 얕은 트렌치의 패러랠 어레이를 식각하는 단계와,
    그에 의해 실리콘 산화물 마스킹층을 통해 식각하여 능동 영역 띠에 직교하는 실리콘 산화물 띠를 형성하는 단계
    를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  6. 제5항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 딥 트렌치들 간에 확산분리 영역을 도우핑하는 단계를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  7. 제5항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 얕은 트렌치의 패러랠 어레이 측벽 상에 간격부재를 형성하고, 그에 의해 협착된 얕은 트렌치를 형성하는 단계와,
    상기 기판 내의 확산 분리 영역과 게이트 도체에 협착된 얕은 트렌치를 통하여 창을 형성하는 단계와,
    상기 실리콘 산화물 마스킹층과 간격부재를 박리하는 단계와,
    상기 창을 통해 확산 분리 영역을 도우핑하는 단계
    를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  8. 제6항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 피복 실리콘 질화물 보호층을 형성하고 그 위에 평면화된 실리콘 산화물층을 형성하는 단계를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  9. 제7항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 피복 실리콘 질화물 보호층을 형성하고 그 위에 평면화된 실리콘 산화물층을 형성하는 단계를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  10. 카운터도우프된 웰 영역 아래의 기판 내에 도우프된 판 영역을 갖는 플래너 반도체 기판 내에 등접 FET 셀이 형성되고, 상기 웰 영역을 통해 기판 내로 그리고 판 영역 내로 연장하여 딥 트렌치가 형성되며, 각각의 딥 트렌치는 측벽들과 기저부를 가지며 상기 기저부에는 측벽의 중간에 딥 트렌치와 병렬로 배치된 웰 영역 내에 형성되는 양측면 외부확산 띠 영역과 딥 트렌치의 하부 레벨로부터 딥 트렌치의 아래까지 기판 내에 형성되는 판 영역이 형성되며, 띠 영역의 하부로부터 기판의 판 영역을 향해 아래로 상기 딥 트렌치의 측벽 중간 레벨을 따라 칼라가 형성되며 하부 측벽과 딥 트렌치의 기저부를 노드 유전층이 덮고 있으며, 상기 딥 트렌치는 딥 트렌치의 기저부 내에 형성된 캐패시터 노드와 캐패시터 노드 위에 형성되는 트렌치 상단 유전층을 가지며, 상기 캐패시터는 양측면 외부확산 띠 영역과 전기적 으로 접촉되며, 상기 캐패시터 노드 위에 딥 트렌치의 측벽 상에 게이트 산화물층이 형성되며 또한 상기 트렌치 상단 유전체층 위와 딥 트렌치 내의 게이트 산화물층 내측에 게이트 도체가 형성되는 수직 트랜지스터 메모리 셀 구조체의 제조 방법으로,
    상기 등접 셀들 간의 기판 내에 대향 외부확산 띠 영역을 분할하는 분리 확산 영역을 형성하는 단계와,
    그에 의해 외부확산 띠 영역을 에워싸는 필드가 상기 분리 확산 영역에 의해 분리되는 단계
    를 포함하는 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  11. 제10항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 딥 트렌치의 열들 간에 개구를 갖는 분리 트렌치 마스킹층을 형성하는 단계와,
    상기 딥 트렌치 열들 간에 분리 트렌치를 형성하도록 분리 트렌치 마스킹층 내의 개구를 통해 식각하는 단계
    를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  12. 제10항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    실리콘 산화물로 구성되는 능동 영역 라이너의 패러랠 어레이를 형성하는 단계와,
    그 다음에 상기 구조체물의 다른 표면 위에 그리고 상기 분리 트렌치의 측벽 상에 등각의 제1 실리콘 질화물 라이너를 증착하고, 그에 의해 분리 트렌치를 협소화하는 단계
    를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  13. 제10항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    실리콘 산화물로 구성되는 능동 영역 라이너의 패러랠 어레이를 형성하는 단계와,
    그 다음에 상기 분리 트렌치 마스크 위에 그리고 상기 분리 트렌치의 측벽 상에 등각의 제1 실리콘 질화물 라이너를 증착하고, 그에 의해 분리 트렌치를 협소화하는 단계
    를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  14. 제12항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 분리 확산 영역을 희생 실리콘 산화물로 충전하는 단계와,
    상기 희생 실리콘 산화물을 평면화하는 단계와,
    상기 구조체물 위에 피복실리콘 질화물층을 형성하는 단계와,
    상기 실리콘 산화물로 구성되는 능동 영역 라이너의 패러랠 어레이를 형성하는 단계와,
    그 다음에 상기 실리콘 산화물 마스킹층을 통하여 얕은 트렌치의 병렬 어레 이를 식각하고, 그에 의해 실리콘 산화물 마스킹층을 통해 식각하여 능동 영역 띠에 직교하는 실리콘 산화물 띠를 형성하는 단계
    를 포함하는 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  15. 제14항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 딥 트렌치들 간에 확산분리 영역을 도우핑하는 단계를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  16. 제14항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    상기 얕은 트렌치의 병렬 어레이를 측벽 상에 간격부재를 형성하고, 그에 의해 협소화된 얕은 트렌치를 형성하는 단계와,
    상기 기판 내의 확산 분리 영역에 그리고 게이트 도체에 협소화된 얕은 트렌치를 통하여 창을 형성하는 단계와,
    상기 실리콘 산화물 마스킹층과 간격부재를 박리하는 단계와,
    상기 창을 통해 확산 분리 영역을 도우핑하는 단계
    를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방법.
  17. 제14항에 있어서, 상기 분리 확산 영역을 형성하기 이전에,
    피복 실리콘 질화물 보호층을 형성하고 또한 그 위에 평면화된 실리콘 산화물을 형성하는 단계를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체의 제조 방 법.
  18. 카운터 도우프된 웰 영역 아래의 기판 내의 도우프된 판 영역을 갖는 플래너 반도체 기판 내에 형성되는 등접 FET 셀과,
    상기 웰 영역을 통해 평면상의 반도체 기판 내로 그리고 판 영역 내로 연장하여 형성되며, 측벽들과 하나의 기저부를 각각 갖는 딥 트렌치와,
    상기 측벽 위로 중간에 딥 트렌치와 병렬로 배치된 웰 영역 내에 형성되는 양측면의 외부확산 띠 영역과,
    상기 딥 트렌치의 하부레벨로부터 딥 트렌치 아래까지 기판 내로 더 깊이 연장하여 기판 내에 형성되는 판 영역과,
    상기 등접 FET 셀들 간의 기판 내에 대향 외부확산 띠 영역을 분할하는 분리 확산 띠 영역을 형성하는 분리 확산 영역을 포함하며,
    그에 의해 외부확산 띠 영역을 에워싸는 필드가 분리 확산 영역에 의해 분리되는 수직 트랜지스터 메모리 셀 구조체.
  19. 제18항에 있어서, 상기 띠 영역의 하부로부터 상기 기판 내로 상기 기판의 판 영역을 향해 더 깊게 연장하는 딥 트렌치 측벽의 중간레벨을 따라 형성되는 칼라와,
    상기 딥 트렌치의 하부 측벽과 기저부를 덮는 노드 유전체를 포함하는 것인수직 트랜지스터 메모리 셀 구조체.
  20. 제19항에 있어서, 상기 노드 유전체 내측의 딥 트렌치의 기저부내에 양측면의 외부확산 띠 영역과 전기적으로 접촉상태로 형성되는 캐패시터 노드와,
    상기 캐패시터 노드 위에 형성되는 트렌치 상단 유전체층과,
    상기 캐패시터 모드 위에 딥 트렌치의 측벽 상에 형성되는 게이트 산화물층과,
    상기 트렌치 상단 유전체층 위와 딥 트렌치 내의 게이트 산화물층 내측에 형성되는 게이트 도체를 포함하는 것인 수직 트랜지스터 메모리 셀 구조체.
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