CN103378147B

CN103378147B - 双垂直沟道晶体管

Info

Publication number: CN103378147B
Application number: CN201210109073.5A
Authority: CN
Inventors: 陈逸男; 徐文吉; 叶绍文; 刘献文
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2012-04-13
Filing date: 2012-04-13
Publication date: 2015-12-16
Anticipated expiration: 2032-04-13
Also published as: CN103378147A

Abstract

本发明公开了一种双垂直沟道晶体管，包括音叉型基底，其包括两个尖叉部；埋入式位线，埋入凹槽的底部，其中凹槽位在音叉型基底的两个尖叉部间；第一源/漏极区，位在音叉型基底内并紧邻埋入式位线；第二源/漏极区，位在音叉型基底的两个尖叉部的顶部；至少一绝缘栅极结构，埋入第二凹槽的底部，其中第二凹槽设置在尖叉部的至少一侧，且绝缘栅极结构的顶面高于埋入式位线的顶面；前栅极，位在音叉型基底的第一侧面上；及后栅极，位在音叉型基底相对于第一侧面的第二侧面上。

Description

双垂直沟道晶体管

技术领域

本发明涉及一种半导体装置，特别是涉及一种具有埋入式位线的双垂直沟道、双栅极鳍式场效晶体管(FinFET)。

背景技术

具有埋入式位线的垂直鳍式场效晶体管因其精简化的中端工艺(MOL)而逐渐成为下一4F²世代的主流(F代表光刻技术的最小线宽)。然而，于此同时，其前段工艺(FEOL)却日益复杂。举例来说，在30纳米世代下，即需要具有半尺寸及浅沟槽隔离高宽比高于20的浅沟槽隔离区(STI)。由此可知，以氧化层填满的沟槽将成为缩减动态随机存取存储器尺寸的一大障碍。

具有埋入式位线的垂直栅极围绕晶体管(Verticalsurroundinggatetransistors,SGT)，其使用增大的隔离规则以大幅降低浅沟槽隔离制造的困难性。然而，由于工艺繁复，存储器阵列的阈值电压的稳定性却也随之明显降低，其中包含冗长的埋入式位线的工艺步骤、旋转涂布介电层(SOD)的工艺步骤、金属及N型掺杂多晶硅定义晶体管栅极长度。并且，在垂直尺寸的限制下，以较长的沟道长度来减少阈值电压(V_th)的改变也无法实施。

再者，动态随机存取存储器结合埋入式位线的垂直鳍式场效晶体管也面临不同挑战。例如，由浮体效应(floatingbodyeffect)驱动的寄生双极型晶体管，会在单元操作期间造成阵列阈值电压的不稳定。另外，因为撞击游离而于位线交界所产生的过渡载流子及本体堆积所产生的过渡载流子也会减少晶体管的阈值电压。另外，随着漏电流增加，延迟情形也随之更严重。

因此，由上所述，产业上急需提供鳍式场效晶体管以及其制造方法来解决上述问题。

发明内容

本发明提供了一种双垂直沟道晶体管，以解决现有技术的垂直沟道晶体管产生的浮体效应和浅沟槽隔离高宽比过高的缺陷。

为解决上述问题，本发明提供了一种双垂直沟道晶体管，，包括音叉型基底，其包括两个尖叉部；埋入式位线，埋入凹槽的底部，其中凹槽位于音叉型基底的两个尖叉部间；第一源/漏极区，位于音叉型基底内并紧邻埋入式位线；第二源/漏极区，位于音叉型基底的两个尖叉部的顶部；至少一绝缘栅极结构，埋入第二凹槽的底部，其中第二凹槽设置于尖叉部的至少一侧，且绝缘栅极结构的顶面高于埋入式位线的顶面；前栅极，位于音叉型基底的第一侧面上；及后栅极，位于音叉型基底相对于第一侧面的第二侧面上。

与现有技术相比，本发明公开的双垂直沟道晶体管利用绝缘栅极导线替代部分现有技术的浅沟槽隔离。另外，具有偏压的绝缘栅极导线也可以降低在晶体管操作期间累积空穴对阈值电压所造成的影响。

附图说明

图1是具有埋入式位线的双垂直沟道、双栅极鳍式场效晶体管的示意图。

图2-4是具有埋入式位线的双垂直沟道、双栅极鳍式场效晶体管的制造方法的剖面图。

其中，附图标记说明如下：

1晶体管10基底

10a尖叉部10b尖叉部

10c第一凹槽10d第二凹槽

11第一绝缘层12垫层

14垫层15衬垫层

19金属层19’金属层

20埋入式位线21a氧化层

21b氧化层22金属底层

23绝缘栅极结构24外延层

32第一源/漏极区34第二源/漏极区

45第二绝缘层52前栅极

54后栅极101垂直沟道

x方向y方向

z方向

具体实施方式

虽然本发明以实施例揭示如下，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定为准，且为了不使本发明的精神晦涩难懂，一些已知结构与工艺步骤的细节将不再于此揭示。

同样地，附图所表示为实施例中的装置示意图但并非用以限定装置的尺寸，特别是，为使本发明可更清晰地呈现，部分组件的尺寸可能放大呈现于图中。再者，多个实施例中所揭示相同的组件，将标示相同或相似的符号以使说明更容易且清晰。

本发明的实施例属于具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管，其埋入式位线具有4F²或是更小的单元区域，而特别适用于动态随机存取存储器。于此说明，本说明书所指的「水平」定义为平面，其与已知半导体基底的主要平面或表面平行，而不论及其方向。「垂直」是指垂直于「水平」的方向。其它像是「上」、「下」、「底部」、「顶部」、「侧面」、「高于」、「低于」等等皆是相较于水平面来定义。此外，在各优选实施例中，源极与漏极可互相交换。且，实施方式的「第一导电型」及「第二导电型」是用来描述不同材料间的相对导电型。举例来说，可以分别对应到N型及P型，然而，其也可以分别对应到P型以及N型。

图1是根据本发明的优选实施例所绘示的具有埋入式位线的双垂直沟道、双栅极鳍式场效晶体管的示意图。为能清晰表示，图中省略一些例如栅极氧化层或沟槽绝缘层等绝缘层。如图1所示，在本优选实施例中，基底10，例如P型硅基底，具有一个垂直沟道、双栅极鳍式场效晶体管1。晶体管1包括一第一凹槽10c和一对设置于第一凹槽10c两侧的第二凹槽10d。第一凹槽10c的底部埋入有一沿着参考座标X轴方向延伸的埋入式位线20，其电连接于基底10内的第一源/漏极区32。而沿着第一凹槽10c，相对应于第一源/漏极区32的另一端基底10中则设置有一第二源/漏极区34。第一源/漏极区32和第二源/漏极区34均是第一导电型，例如N型。因此，各第一源/漏极区32和各第二源/漏极区34间会有一条沿着参考座标z轴方向延伸的垂直沟道101，让载流子可以在垂直沟道101流通。亦即，各个尖叉部10a及10b可以各别作为晶体管1的垂直沟道101。相对于第一凹槽10c，第二凹槽10d内则是设置有绝缘栅极结构23，以当作与其它邻近的音叉型基底(未画出)绝缘。

另外，前栅极52位于基底10的第一侧面上；后栅极54位于基底10相对于第一侧面的第二侧面上。并且，前栅极52以及后栅极54皆沿着参考座标y轴方向延伸，且其大体上与埋入式位线20垂直。在本优选实施例中，第一凹槽10c和尖叉部10a及10b共具有3/2F的特征尺寸；而第二凹槽10d则各自具有1/2F特征尺寸。如此各个晶体管1占有的面积为4F²{＝[(3/2)F+(1/2)F/2+(1/2)F/2]×2F}。

下文接着仔细描述本发明双垂直沟道、双栅极鳍式场效晶体管的制造方法。图2-4是根据本发明的优选实施例所绘示的具有埋入式位线的双垂直沟道、双栅极鳍式场效晶体管的制造方法的剖面图。如图2所示，音叉型基底10内包括一第一凹槽10c和一对设置于第一凹槽10c两侧的第二凹槽10d。第一凹槽10c及第二凹槽10d的内部填满有金属层19且底部各自被热氧化的氧化层21a,21b包覆。可选的，氧化层21a,21b也可以进一步分别包覆住第一凹槽10c及第二凹槽10d的侧壁。接着，以垫层12，例如氮化硅，覆盖基底10，而只暴露出位于第一沟渠10c的两侧的第二沟渠10d。接着，在垫层12阻挡下进行一回蚀刻工艺，使第二沟渠10d内的金属层19被蚀刻到一预定深度，而形成一残留的金属层19’。接着，形成至少一层第一绝缘层11，例如氧化硅层，于第二凹槽10d中的金属层19’上，其工艺可例如以化学气相沉积工艺(chemicalvapordeposition,CVD)以沉积氧化硅于第二凹槽10d中，而后以化学机械抛光工艺(chemicalmechanicalpolishing,CMP)移除多余的氧化硅。如此，第一绝缘层11大体上可与垫层12的顶面齐平。其中，基底10可包含硅基底、具有外延层的硅基底、包含埋入式绝缘层的绝缘层上覆硅基底、砷化镓(GaAs)基底、磷砷化镓基底(GaAsP)、磷化铟(InP)基底、砷铝镓(GaAlAs)基底或是磷镓铟基底，但本发明并不限于此，依据本发明的优选实施例，基底10可为P型硅质基底。而金属层19,19’可包括钨、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银或金等，但不限于此。

在去除垫层12后，接着如图3所示。形成一层垫层14，并在垫层14阻挡下，回蚀刻第一凹槽10c内的金属层19至一预定深度而形成一金属底层22。因此，第一凹槽10c的上部侧壁会被暴露出。接着，可选的，利用热氧化工艺或薄膜沉积工艺，形成一覆盖住第一凹槽10c的上部内壁的衬垫层15。于是，介于衬垫层15及第一绝缘层11间的部分基底10会被暴露出，此暴露出的基底10可以定义出在后续工艺中外延层成长的区域。当然，在其它优选实施例中，也可用其它方法来形成衬垫层15。接着，进行一外延工艺，于暴露出于第一凹槽10c的基底10侧向形成一层外延层24，其可以完整覆盖住金属底层22并与金属底层22电连接。在本优选实施例中，外延层24主要是多晶硅层。可以再进行一N型掺杂工艺，例如磷或砷掺杂工艺，使得多晶硅层成为重掺杂多晶硅层。至此，已经在各第一凹槽10c内形成一埋入式位线20，其包含两层：金属底层22以及多晶硅顶层24。接着，施行一热扩散工艺，分别使多晶硅顶层24内的杂质向外扩散至紧邻的基底10，以形成第一源/漏极区32。其中，N型第一源/漏极区32直接接触于多晶硅顶层24。至此，便形成埋入式位线20和绝缘栅极结构23。其中，绝缘栅极结构23具有金属层19’及氧化层21b，且金属层19’的顶面可以高于所述埋入式位线20的顶面。

最后，如图4所示，于第一凹槽10c中的外延层24上形成第二绝缘层45，例如氧化硅等物质。在本优选实施例中，形成第二绝缘层45的方法：可先移除垫层14，或可选地去除衬垫层15，再进行化学气相沉积工艺(chemicalvapordeposition,CVD)以沉积氧化硅于第一凹槽10c中，而后以化学机械抛光工艺(chemicalmechanicalpolishing,CMP)移除多余的氧化硅。如此，第二绝缘层45大体上可与音叉型基底10的顶面齐平。接着，可进行其它掺杂工艺以将N型杂质重掺杂入音叉型基底10表面，以形成第二源/漏极区34。之后再形成前栅极52及后栅极54。至此，第一源/漏极区32和第二源/漏极区34间会有一沿着参考座标z轴方向延伸的垂直沟道101以供载子流通。并且，前栅极52以及后栅极54皆沿着参考座标y轴方向延伸，且其大体上与埋入式位线20垂直。

本发明的特征在于利用绝缘栅极结构23替代部分现有技术的浅沟槽隔离，因此避免高宽比高于20的浅沟槽隔离区不易形成的障碍。此外，本发明的绝缘栅极结构可以被施加一偏压，例如负偏压，因此能够绝缘两侧的晶体管1。此外，由于在晶体管1的操作期间，垂直沟道可能发生显着的撞击游离而生成过多的空穴，其可以被绝缘栅极结构23提供的负偏压吸引，因此降低累积空穴对晶体管1阈值电压所造成的影响，所以可以大幅提升寄生双极型晶体管的触发门槛并改善晶体管1的性能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种双垂直沟道晶体管，其特征在于，包括：

音叉型基底，包括两个尖叉部；

埋入式位线，埋入第一凹槽的底部，其中所述第一凹槽位在所述音叉型基底的两个尖叉部间；

第一源/漏极区，位在所述音叉型基底内，且紧邻所述埋入式位线；

第二源/漏极区，位在所述音叉型基底的两个尖叉部的顶部；

至少一个绝缘栅极结构，埋入第二凹槽的底部，其中所述第二凹槽设置在所述尖叉部的至少一侧，且所述绝缘栅极结构的顶面高于所述埋入式位线的顶面；

前栅极，位在所述音叉型基底的第一侧面上；及

后栅极，位在所述音叉型基底相对于所述第一侧面的第二侧面上。

2.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述第一凹槽及所述第二凹槽间具有一个载子通道。

3.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述埋入式位线包括两层：金属底层和外延层。

4.根据权利要求3所述的垂直沟道晶体管，其特征在于，所述外延层电连接所述第一源/漏极区。

5.根据权利要求3所述的双垂直沟道晶体管，其特征在于，所述金属底层的成分和所述绝缘栅极结构中栅极导线的成分相同。

6.根据权利要求1所述的双垂直沟道晶体管，其特征在于，所述第一源/漏极区的导电型态是N型。

7.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述绝缘栅极结构的栅极导线会为负电位。

8.根据权利要求1所述的双垂直沟道晶体管，其特征在于，所述各个绝缘栅极结构分别设置在所述尖叉部的两个相对侧。

9.根据权利要求1所述的双垂直沟道晶体管，其特征在于，还包括一个第一绝缘层，设置在所述埋入式位线并填满所述凹槽。

10.根据权利要求1所述的双垂直沟道晶体管，其特征在于，还包括一个第二绝缘层，设置在所述绝缘栅极结构上。

11.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述埋入式位线沿着第一方向延伸，而所述前栅极和所述后栅极沿着第二方向延伸，其中所述第二方向大体上垂直所述第一方向。