CN107731933A - 一种沟槽终端肖特基器件 - Google Patents
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Abstract
本发明公开了一种肖特基器件，本发明的半导体器件具有沟槽终端结构，将结终端延伸结构引入到衬底层中。本发明简化了器件结构及制造流程，节省器件终端结构面积，将电荷补偿材料引入沟槽侧壁漂移层中，优化反向偏压下终端结构电场分布，提高器件反向阻断特性。
Description
技术领域
本发明涉及到一种终端沟槽肖特基器件。
背景技术
功率半导体器件被大量应用于电源管理上，特别涉及到肖特基结的半导体器件已成为器件发展的重要趋势，肖特基器件具有正向开启电压低开启关断速度快等优点。
肖特基二极管可以通过多种不同的布局技术制造，包括通过设置MOS结构或者嵌入P型半导体材料，用于提高器件的导电或反向阻断性能，上述方法会随着器件掺杂浓度升高，对电参数的改善而逐渐降低，因此对于低压小面积肖特基器件，最大限度的增加导通面积具有现实的意义。
发明内容
本发明针对上述叙述情况，提供一种低压沟槽终端结构肖特基器件。
一种肖特基器件，衬底层，为半导体材料；漂移层，为第一传导类型的半导体材料，位于衬底层之上；终端沟槽结构，沟槽位于器件边缘漂移层和衬底层中，具有单侧壁，沟槽内壁表面设置有绝缘材料，临靠沟槽侧壁漂移层中设置有第二传导类型半导体材料，第二传导类型半导体材料为电荷补偿结构，上下贯穿漂移层，反向偏压下第二传导类型半导体材料部分或全部发生完全耗尽；肖特基势垒结，位于终端沟槽结构包裹的漂移层表面；器件上下表面设置有电极金属。其中沟槽侧壁绝缘材料表面设置有有钝化层，其构成材料包括绝缘材料、半绝缘材料、多晶半导体材料。第二传导类型半导体材料表面为欧姆接触或肖特基势垒结接触，或者第二传导类型半导体材料表面设置绝缘材料层。
上述肖特基器件通过两次光刻工艺实现制造，包括如下制造步骤：1)在衬底层上通过外延生长形成第一传导类型的半导体材料层；2)在表面形成第一绝缘材料层，在待形成沟槽区域表面通过光刻腐蚀去除第一绝缘材料层，刻蚀半导体材料层形成终端沟槽；3)进行杂质倾斜注入退火工艺，形成临靠沟槽侧壁的第二传导类型半导体材料区，同时在沟槽表面形成第二绝缘材料层；4)去除第一绝缘材料层，在器件表面淀积金属，进行烧结形成肖特基势垒结；5)在件表面淀积电极金属，光刻腐蚀去除部分电极金属，背面金属化工艺，在器件背部形成电极金属。
一种肖特基器件，衬底层，为半导体材料；漂移层，为第一传导类型的半导体材料，位于衬底层之上；终端沟槽结构，沟槽位于器件边缘漂移层和衬底层中，具有双侧壁，沟槽内设置有绝缘材料，临靠沟槽侧壁漂移层中设置有第二传导类型半导体材料，第二传导类型半导体材料为电荷补偿结构，上下贯穿漂移层，反向偏压下第二传导类型半导体材料部分或全部发生完全耗尽；肖特基势垒结，位于终端沟槽结构包裹的漂移层表面；器件上下表面设置有电极金属。所述的沟槽内设置的绝缘材料包裹器件电极金属；沟槽内下部设置有厚绝缘材料；第二传导类型半导体材料表面为欧姆接触或肖特基势垒结接触，或者第二传导类型半导体材料表面设置绝缘材料层；第二传导类型半导体材料通过杂质倾斜注入退火制造工艺实现，包括第二传导类型半导体材料通过多次不同角度倾斜注入退火制造工艺实现，第二传导类型半导体材料从上到下具有下降的掺杂浓度。所述的终端沟槽结构，包括为多个沟槽构成，沟槽之间设置第二传导类型半导体材料，沟槽之间第二传导类型半导体材料表面为肖特基结、欧姆接触或绝缘材料覆盖。
本发明的半导体器件具有沟槽结构的终端，简化了器件结构及制造流程；结终端延伸到衬底层中，节省器件终端结构面积；将电荷补偿引入沟槽侧壁漂移层中，优化反向偏压电场分布，提高器件反向阻断特性。
附图说明
图1为本发明的一种单边侧壁沟槽肖特基器件剖面示意图；
图2为本发明的单边侧壁沟槽肖特基器件剖面示意图；
图3为本发明的具有单边侧壁沟槽和钝化层肖特基器件剖面示意图；
图4为本发明的一种双边侧壁沟槽肖特基器件剖面示意图；
图5为本发明的双边侧壁沟槽肖特基器件剖面示意图；
图6为本发明一种金属填充沟槽肖特基器件剖面示意图；
图7为本发明的金属填充沟槽肖特基器件剖面示意图；
图8为本发明的金属填充沟槽肖特基器件剖面示意图；
图9为本发明一种表面覆盖绝缘材料及金属填充沟槽肖特基器件剖面示意图；
图10为本发明的表面覆盖绝缘材料及金属填充沟槽肖特基器件剖面示意图；
图11为本发明的表面覆盖绝缘材料及金属填充沟槽肖特基器件剖面示意图；
图12为本发明的一种多沟槽肖特基器件剖面示意图；
图13为本发明的多沟槽肖特基器件剖面示意图；
其中，1、衬底层；2、绝缘材料；3、第一导电半导体材料；4、第二导电半导体材料；5、肖特基势垒结；6、钝化层；7、氮化硅；10、上表面金属层；11、下表面金属层。
具体实施方式
图1为本发明的一种单边侧壁沟槽肖特基器件剖面示意图，下面结合图1详细说明本发明的半导体装置。一种肖特基器件，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于沟槽侧壁，为P传导类型的半导体硅材料；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；绝缘材料二氧化硅2，位于沟槽内壁；器件上表面附有上表面金属层10，为器件引出另一电极。
其制作工艺包括如下步骤：第一步，在衬底层1表面外延形成第一导电半导体材料层3；第二步，表面淀积氮化硅，进行光刻腐蚀工艺，半导体材料表面去除部分氮化硅，干法刻蚀，去除部分裸露半导体硅材料形成沟槽；第三步，进行热氧化工艺，在沟槽内壁形成二氧化硅2；第四步，腐蚀去除氮化硅，在半导体材料表面淀积势垒金属，进行烧结形成肖特基势垒结5，然后在表面淀积金属形成上表面金属层10；第五步，进行背面金属化工艺，在背面形成下表面金属层11，器件结构如图1所示。
图2为本发明的单边侧壁沟槽肖特基器件剖面示意图，其在图1结构的基础上在第二导电半导体材料4上表面设置了绝缘材料二氧化硅；图3为本发明的具有单边侧壁沟槽和钝化层肖特基器件剖面示意图，其在图1结构的基础上，沟槽沟槽侧壁下部设置钝化层6，钝化层材料包括氮化硅、多晶硅，具体制造流程为在上述第三步后加入如下制造工艺：淀积多晶硅，然后进行多晶硅干法刻蚀。
图4为本发明的一种双边侧壁沟槽肖特基器件剖面示意图，下面结合图4详细说明本发明的半导体装置。一种肖特基器件，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于沟槽两侧，为P传导类型的半导体硅材料；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；绝缘材料二氧化硅2，位于沟槽内和器件边缘表面；器件上表面附有上表面金属层10，为器件引出另一电极。图5实例为在图4结构的基础上在第二导电半导体材料4上表面设置了绝缘材料二氧化硅。
图6为本发明一种金属填充沟槽肖特基器件剖面示意图，下面结合图6详细说明本发明的半导体装置。一种肖特基器件，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于沟槽两侧，为P传导类型的半导体硅材料；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；绝缘材料二氧化硅2，位于沟槽内壁和器件边缘表面；器件上表面和沟槽内附有上表面金属层10，为器件引出另一电极。图7实例为在图6结构的基础上在沟槽内下部设置了氮化硅7，用于降低沟槽底部电场。图8实例为在图6结构的基础上在沟槽内下部设置了厚氧化层，用于降低沟槽底部电场。
图9为本发明一种表面覆盖绝缘材料及金属填充沟槽肖特基器件剖面示意图，下面结合图9详细说明本发明的半导体装置。一种肖特基器件，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于沟槽两侧，为P传导类型的半导体硅材料；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；绝缘材料二氧化硅2，位于沟槽内壁、第二导电半导体材料4表面和器件边缘表面；器件上表面和沟槽内附有上表面金属层10，为器件引出另一电极。图10实例为在图9结构的基础上在沟槽内下部设置了氮化硅7，用于降低沟槽底部电场。图11实例为在图9结构的基础上在沟槽内下部设置了厚氧化层，用于降低沟槽底部电场。
图12为本发明的一种多沟槽肖特基器件剖面示意图，下面结合图12详细说明本发明的半导体装置。一种肖特基器件，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于沟槽侧壁和两个沟槽之间，为P传导类型的半导体硅材料，表面为肖特基势垒结或欧姆接触区；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；绝缘材料二氧化硅2，位于沟槽内壁和器件边缘表面；器件上表面和沟槽内附有上表面金属层10，为器件引出另一电极。图13实例为在图12结构的基础上在沟槽之间设置第二导电半导体材料4表面设置绝缘材料二氧化硅。在这里指出，图12和图13实例在沟槽内包括设置导电材料掺杂多晶硅或电极金属，沟槽底部包括设置厚绝缘材料层。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
Claims (10)
1.一种沟槽终端肖特基器件，其特征在于：包括：
衬底层，为半导体材料；
漂移层，为第一传导类型的半导体材料，位于衬底层之上；
终端沟槽结构，沟槽位于器件边缘漂移层和衬底层中，具有单侧壁，沟槽内壁表面设置有绝缘材料，临靠沟槽侧壁漂移层中设置有第二传导类型半导体材料，第二传导类型半导体材料为电荷补偿结构，上下贯穿漂移层，反向偏压下第二传导类型半导体材料部分或全部发生完全耗尽；
肖特基势垒结，位于终端沟槽结构包裹的漂移层表面；
器件上下表面设置有电极金属。
2.如权利要求1所述的半导体装置，其特征在于：所述的沟槽侧壁绝缘材料表面设置有有钝化层，其构成材料包括绝缘材料、半绝缘材料、半导体材料。
3.如权利要求1所述的半导体装置，其特征在于：所述的第二传导类型半导体材料表面为欧姆接触或肖特基势垒结接触，或者第二传导类型半导体材料表面设置绝缘材料层。
4.如权利要求1所述的半导体装置，其特征在于：所述肖特基器件通过两次光刻工艺实现制造，包括如下步骤：1)在衬底层上通过外延生长形成第一传导类型的半导体材料层；2)在表面形成第一绝缘材料层，在待形成沟槽区域表面通过光刻腐蚀去除第一绝缘材料层，刻蚀半导体材料层形成终端沟槽；3)进行杂质倾斜注入退火工艺，形成临靠沟槽侧壁的第二传导类型半导体材料区，同时在沟槽表面形成第二绝缘材料层；4)去除第一绝缘材料层，在器件表面淀积金属，进行烧结形成肖特基势垒结；5)在件表面淀积电极金属，光刻腐蚀去除部分电极金属，背面金属化工艺，在器件背部形成电极金属。
5.一种沟槽终端肖特基器件，其特征在于：包括：
衬底层，为半导体材料；
漂移层，为第一传导类型的半导体材料，位于衬底层之上；
终端沟槽结构，沟槽位于器件边缘漂移层和衬底层中，具有双侧壁，沟槽内设置有绝缘材料，临靠沟槽侧壁漂移层中设置有第二传导类型半导体材料，第二传导类型半导体材料为电荷补偿结构，上下贯穿漂移层，反向偏压下第二传导类型半导体材料部分或全部发生完全耗尽；
肖特基势垒结，位于终端沟槽结构包裹的漂移层表面；
器件上下表面设置有电极金属。
6.如权利要求5所述的半导体装置，其特征在于：所述的沟槽内设置的绝缘材料包裹多晶硅或电极金属。
7.如权利要求6所述的半导体装置，其特征在于：所述的沟槽内下部设置有厚绝缘材料。
8.如权利要求5所述的半导体装置，其特征在于：所述的第二传导类型半导体材料表面为欧姆接触或肖特基势垒结接触，或者第二传导类型半导体材料表面设置绝缘材料层。
9.如权利要求5所述的半导体装置，其特征在于：所述的第二传导类型半导体材料通过杂质倾斜注入退火制造工艺实现，包括通过多次不同角度倾斜注入退火制造工艺实现，第二传导类型半导体材料从上到下具有下降的掺杂浓度。
10.如权利要求5所述的半导体装置，其特征在于：所述的终端沟槽结构，为多个沟槽构成，沟槽之间设置第二传导类型半导体材料，沟槽之间第二传导类型半导体材料表面为肖特基结、欧姆接触或绝缘材料覆盖。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108766884A (zh) * | 2018-08-03 | 2018-11-06 | 淄博汉林半导体有限公司 | 无需光刻步骤的肖特基芯片制造方法及肖特基芯片 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010010385A1 (en) * | 2000-02-02 | 2001-08-02 | U.S. Philips Corporation | Trenched schottky rectifiers |
| JP2008244371A (ja) * | 2007-03-29 | 2008-10-09 | Matsushita Electric Ind Co Ltd | ショットキバリア半導体装置とその製造方法 |
| CN102867849A (zh) * | 2011-07-08 | 2013-01-09 | 盛况 | 一种快恢复二极管及其制造方法 |
| CN103219395A (zh) * | 2012-01-20 | 2013-07-24 | 英属维京群岛商节能元件股份有限公司 | 用于半导体元件的多沟渠终端结构及其制作方法 |
-
2016
- 2016-08-13 CN CN201610663892.2A patent/CN107731933A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010010385A1 (en) * | 2000-02-02 | 2001-08-02 | U.S. Philips Corporation | Trenched schottky rectifiers |
| JP2008244371A (ja) * | 2007-03-29 | 2008-10-09 | Matsushita Electric Ind Co Ltd | ショットキバリア半導体装置とその製造方法 |
| CN102867849A (zh) * | 2011-07-08 | 2013-01-09 | 盛况 | 一种快恢复二极管及其制造方法 |
| CN103219395A (zh) * | 2012-01-20 | 2013-07-24 | 英属维京群岛商节能元件股份有限公司 | 用于半导体元件的多沟渠终端结构及其制作方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108766884A (zh) * | 2018-08-03 | 2018-11-06 | 淄博汉林半导体有限公司 | 无需光刻步骤的肖特基芯片制造方法及肖特基芯片 |
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