CN103367396B - 一种超级结肖特基半导体装置及其制备方法 - Google Patents

一种超级结肖特基半导体装置及其制备方法 Download PDF

Info

Publication number
CN103367396B
CN103367396B CN201210106646.9A CN201210106646A CN103367396B CN 103367396 B CN103367396 B CN 103367396B CN 201210106646 A CN201210106646 A CN 201210106646A CN 103367396 B CN103367396 B CN 103367396B
Authority
CN
China
Prior art keywords
semiconductor material
conducting
semiconductor device
junction
schottky
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210106646.9A
Other languages
English (en)
Other versions
CN103367396A (zh
Inventor
朱江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beihai Huike Semiconductor Technology Co Ltd
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN201210106646.9A priority Critical patent/CN103367396B/zh
Publication of CN103367396A publication Critical patent/CN103367396A/zh
Application granted granted Critical
Publication of CN103367396B publication Critical patent/CN103367396B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Abstract

本发明公开了一种超级结肖特基半导体装置，当半导体装置接一定的反向偏压时，第二导电半导体材料与第一导电半导体材料可以形成电荷补偿，形成超结结构，提高器件的反向击穿电压，改善器件的导通或阻断特性；同时当半导体装置接一定的正向向偏压时，第一类型肖特基势垒结(假定第一导电半导体材料层为N型半导体材料)为正向偏压导通，第二类型肖特基势垒结(假定第二导电半导体材料层为P型半导体材料)为反向偏压截止状态，因此器件在正向导通时仍为单个载流子的导电的器件，单个载流子导电的器件不存在少子注入，器件具有良好的开关特性。本发明还提供了一种超级结肖特基半导体装置的制备方法。

Description

一种超级结肖特基半导体装置及其制备方法
技术领域
本发明涉及到一种超级结肖特基半导体装置，本发明还涉及一种超级结肖特基半导体装置的制备方法。本发明的半导体装置是制造功率整流器件的基本结构。
背景技术
功率半导体器件被大量使用在电源管理和电源应用上，特别涉及到肖特基结的半导体器件已成为器件发展的重要趋势，肖特基器件具有正向开启电压低开启关断速度快等优点，同时肖特基器件也具有反向漏电流大，不能被应用于高压环境等缺点。
肖特基二极管可以通过多种不同的布局技术制造，最常用的为平面布局。传统的沟槽型肖特基二极管在漂移区具有突变的电场分布曲线，影响了器件的反向击穿特性，同时传统的沟槽型肖特基二极管具有较高的导通电阻。
发明内容
本发明针对上述问题提出，提供一种超级结肖特基半导体装置及其制备方法。
一种超级结肖特基半导体装置，其特征在于：包括：衬底层，为半导体材料构成；超级结结构，位于衬底层之上，为第一导电半导体材料和第二导电半导体材料相互排列构成；多个沟槽，位于器件表面，由第一导电半导体材料高于第二导电半导体材料形成；绝缘材料，位于第一导电半导体材料上表面；肖特基势垒结，位于沟槽内壁。
一种超级结肖特基半导体装置的制备方法，其特征在于：包括如下步骤：在衬底层表面形成第一导电半导体材料层，然后表面形成一种绝缘介质；进行光刻腐蚀工艺，半导体材料表面去除部分绝缘介质，然后刻蚀去除部分裸露半导体材料形成沟槽；在沟槽内形成第二导电半导体材料，然后刻蚀去除部分第二导电半导体材料；在半导体材料表面淀积势垒金属，进行烧结形成肖特基势垒结。
当半导体装置接一定的反向偏压时，第一导电半导体材料与第二导电半导体材料可以形成电荷补偿，形成超结结构，提高器件的反向击穿电压。
因为超结结构的存在，从而可以提高漂移区的杂质掺杂浓度，也可以降低器件的正向导通电阻，改善器件的正向导通特性。
同时，当半导体装置接一定的正向向偏压时，沟槽侧壁肖特基势垒结(假定第一导电半导体材料层为N型半导体材料)为正向偏压导通，沟槽底部肖特基势垒结(假定第二导电半导体材料层为P型半导体材料)为反向偏压截止状态，因此器件在正向导通时仍为单个载流子导电的器件，单个载流子的导电的器件不存在少子注入的问题，器件具有良好的开关特性。
本发明还提供了一种超级结肖特基半导体装置的制备方法。
附图说明
图1为本发明的一种超级结肖特基半导体装置剖面示意图；
图2为本发明的一种超级结肖特基半导体装置剖面示意图。
其中，
1、衬底层；
2、二氧化硅
3、第一导电半导体材料；
4、第二导电半导体材料；
5、肖特基势垒结；
8、超结结构；
10、上表面金属层；
11、下表面金属层。
具体实施方式
实施例1
图1为本发明的一种超级结肖特基半导体装置剖面图，下面结合图1详细说明本发明的半导体装置。
一种超级结肖特基半导体装置，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于衬底层1之上，为P传导类型的半导体硅材料，硼原子的掺杂浓度为1E16/CM3；肖特基势垒结5，位于第一导电半导体材料3和第二导电半导体材料4的表面，为半导体硅材料与势垒金属形成的硅化物；二氧化硅2，位于第一导电半导体材料4上表面；器件上表面附有上表面金属层10，为器件引出另一电极。
其制作工艺包括如下步骤：
第一步，在衬底层1表面形成第一导电半导体材料层，然后表面热氧化，形成二氧化硅2；
第二步，进行光刻腐蚀工艺，半导体材料表面去除部分二氧化硅2，然后刻蚀去除部分裸露半导体硅材料形成沟槽；
第三步，在沟槽内形成第二导电半导体材料4，然后刻蚀去除部分第二导电半导体材料；
第四步，在半导体材料表面淀积势垒金属，进行烧结形成肖特基势垒结5。
第五步，在表面形成上表面金属层10；
第六步，进行背面金属化工艺，在背面形成下表面金属层11，如图1所示。
实施例2
图2为本发明的一种超级结肖特基半导体装置剖面图，下面结合图2详细说明本发明的半导体装置。
一种超级结肖特基半导体装置，包括：衬底层1，为P导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于衬底层1之上，为P传导类型的半导体硅材料，硼原子的掺杂浓度为1E16/CM3；肖特基势垒结5，位于第一导电半导体材料3和第二导电半导体材料4的表面，为半导体硅材料与势垒金属形成的硅化物；二氧化硅2，位于第一导电半导体材料4上表面；器件上表面附有上表面金属层10，为器件引出另一电极。
其制作工艺包括如下步骤：
第一步，在衬底层1表面形成第二导电半导体材料层，然后表面热氧化，形成二氧化硅2；
第二步，进行光刻腐蚀工艺，半导体材料表面去除部分二氧化硅2，然后刻蚀去除部分裸露半导体硅材料形成沟槽；
第三步，在沟槽内形成第一导电半导体材料4，然后刻蚀去除部分第二导电半导体材料；
第四步，在半导体材料表面淀积势垒金属，进行烧结形成肖特基势垒结5。
第五步，在表面形成上表面金属层10；
第六步，进行背面金属化工艺，在背面形成下表面金属层11，如图2所示。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。

Claims (8)

1.一种超级结肖特基半导体装置，其特征在于：包括：
衬底层，为半导体材料构成；
超级结结构，位于衬底层之上，为第一导电半导体材料和第二导电半导体材料相互排列构成，反向偏压时，第二导电半导体材料与第一导电半导体材料形成电荷补偿；
多个沟槽，位于器件表面，由第一导电半导体材料高于第二导电半导体材料形成；
绝缘材料，位于第一导电半导体材料上表面；
肖特基势垒结，位于沟槽内壁。
2.如权利要求1所述的半导体装置，其特征在于：所述的衬底层为高浓度杂质掺杂的半导体材料。
3.如权利要求1所述的半导体装置，其特征在于：所述的衬底层包括为高浓度杂质掺杂的半导体材料和低浓度杂质掺杂的半导体材料叠加层。
4.如权利要求1所述的半导体装置，其特征在于：所述的肖特基势垒结为势垒金属与半导体材料形成的结。
5.如权利要求1所述的半导体装置，其特征在于：所述的肖特基势垒结包括位于沟槽的侧壁，同时沟槽底部形成欧姆接触区。
6.如权利要求1所述的半导体装置，其特征在于：所述的肖特基势垒结包括位于沟槽的底部，同时沟槽侧壁形成欧姆接触区。
7.如权利要求1所述的半导体装置，其特征在于：所述的肖特基势垒结包括位于整个沟槽的内壁。
8.如权利要求1所述的一种超级结肖特基半导体装置的制备方法，其特征在于：包括如下步骤：
1)在衬底层表面形成第一导电半导体材料层，然后表面形成一种绝缘介质；
2)进行光刻腐蚀工艺，半导体材料表面去除部分绝缘介质，然后刻蚀去除部分裸露半导体材料形成沟槽；
3)在沟槽内形成第二导电半导体材料，然后刻蚀去除部分第二导电半导体材料；
4)在半导体材料表面淀积势垒金属，进行烧结形成肖特基势垒结。
CN201210106646.9A 2012-04-01 2012-04-01 一种超级结肖特基半导体装置及其制备方法 Active CN103367396B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210106646.9A CN103367396B (zh) 2012-04-01 2012-04-01 一种超级结肖特基半导体装置及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210106646.9A CN103367396B (zh) 2012-04-01 2012-04-01 一种超级结肖特基半导体装置及其制备方法

Publications (2)

Publication Number Publication Date
CN103367396A CN103367396A (zh) 2013-10-23
CN103367396B true CN103367396B (zh) 2017-02-15

Family

ID=49368387

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210106646.9A Active CN103367396B (zh) 2012-04-01 2012-04-01 一种超级结肖特基半导体装置及其制备方法

Country Status (1)

Country Link
CN (1) CN103367396B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293601B (zh) * 2016-04-12 2021-10-22 朱江 一种肖特基半导体装置及其制备方法
CN106129126A (zh) * 2016-08-31 2016-11-16 上海格瑞宝电子有限公司 一种沟槽肖特基二极管及其制备方法
CN109065638B (zh) * 2018-08-22 2021-02-12 电子科技大学 一种功率二极管器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3618517B2 (ja) * 1997-06-18 2005-02-09 三菱電機株式会社 半導体装置およびその製造方法
US7709864B2 (en) * 2006-04-07 2010-05-04 Diodes Fabtech Inc High-efficiency Schottky rectifier and method of manufacturing same
US8159039B2 (en) * 2008-01-11 2012-04-17 Icemos Technology Ltd. Superjunction device having a dielectric termination and methods for manufacturing the device
CN102222701A (zh) * 2011-06-23 2011-10-19 哈尔滨工程大学 一种沟槽结构肖特基器件

Also Published As

Publication number Publication date
CN103367396A (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
CN103137710B (zh) 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
CN103199119B (zh) 一种具有超结结构的沟槽肖特基半导体装置及其制备方法
CN103367396B (zh) 一种超级结肖特基半导体装置及其制备方法
CN103378171B (zh) 一种沟槽肖特基半导体装置及其制备方法
CN103022123A (zh) 超级结半导体器件及其制造方法
CN103022155A (zh) 一种沟槽mos结构肖特基二极管及其制备方法
CN103515450B (zh) 一种沟槽电荷补偿肖特基半导体装置及其制造方法
CN103378178B (zh) 一种具有沟槽结构肖特基半导体装置及其制备方法
CN103208511A (zh) 一种超结肖特基半导体装置及其制备方法
CN103378177B (zh) 一种具有沟槽肖特基半导体装置及其制备方法
CN103515449B (zh) 一种具有电荷补偿沟槽肖特基半导体装置及其制备方法
CN103199102A (zh) 一种具有超结结构的肖特基半导体装置及其制备方法
CN103367462A (zh) 一种具有绝缘层隔离超结结构肖特基半导体装置及其制备方法
CN103378172B (zh) 一种肖特基半导体装置及其制备方法
CN103137711A (zh) 一种具有绝缘层隔离结构肖特基半导体装置及其制备方法
CN103378170A (zh) 一种具有超级结肖特基半导体装置及其制备方法
CN103383969B (zh) 一种肖特基器件及其制备方法
CN103426937B (zh) 一种沟槽终端结构肖特基器件及其制备方法
CN103579373B (zh) 一种沟槽结构电荷补偿肖特基半导体装置及其制造方法
CN108063166A (zh) 一种沟槽结构肖特基半导体装置及其制备方法
CN103378176B (zh) 一种具有电荷补偿肖特基半导体装置及其制造方法
CN103208533B (zh) 一种肖特基超结半导体装置及其制备方法
CN103681778B (zh) 一种沟槽电荷补偿肖特基半导体装置及其制备方法
CN103367438B (zh) 一种金属半导体电荷补偿的半导体装置及其制备方法
CN103378131A (zh) 一种电荷补偿肖特基半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210423

Address after: Room 301, 3rd floor, building 16, Guangxi Huike Technology Co., Ltd., No. 336, East extension of Beihai Avenue, Beihai Industrial Park, 536000, Guangxi Zhuang Autonomous Region

Patentee after: Beihai Huike Semiconductor Technology Co.,Ltd.

Address before: 113200 Liaoning Province Xinbin Manchu Autonomous County Federation of disabled persons

Patentee before: Zhu Jiang