CN103390651B - 一种沟槽肖特基半导体装置及其制备方法 - Google Patents
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Abstract
本发明公开了一种沟槽肖特基半导体装置，其中具有电荷补偿结构，当半导体装置接一定的反向偏压时，第一导电半导体材料与第二导电半导体材料可以形成电荷补偿，提高器件的正向导通或反向阻断特性；本发明还提供了一种沟槽肖特基半导体装置的制备方法。
Description
技术领域
本发明涉及到一种沟槽肖特基半导体装置，本发明还涉及一种沟槽肖特基半导体装置的制备方法。本发明的半导体装置是制造功率整流器件的基本结构。
背景技术
功率半导体器件被大量使用在电源管理和电源应用上，特别涉及到肖特基结的半导体器件已成为器件发展的重要趋势，肖特基器件具有正向开启电压低开启关断速度快等优点，同时肖特基器件也具有反向漏电流大，不能被应用于高压环境等缺点。
肖特基二极管可以通过多种不同的布局技术制造，最常用的为平面布局，传统的平面肖特基二极管在漂移区具有突变的电场分布曲线，影响了器件的反向击穿特性，同时传统的平面肖特基二极管具有较高的导通电阻。
发明内容
本发明针对上述问题提出，提供一种沟槽肖特基半导体装置及其制备方法。
一种沟槽肖特基半导体装置，其特征在于：包括：衬底层，为半导体材料构成；漂移层，为第一导电半导体材料构成，位于衬底层之上；多个沟槽结构，沟槽位于漂移层中，沟槽内填充有绝缘材料，漂移层中临靠沟槽内壁区域设置有第二导电半导体材料；绝缘层，为绝缘材料构成，位于第二导电半导体材料表面；肖特基势垒结，位于第一导电半导体材料上表面。
一种肖特基半导体装置的制备方法，其特征在于：包括如下步骤：在衬底层表面形成第一导电半导体材料层，然后表面形成氮化硅层；进行光刻腐蚀工艺去除表面部分绝缘介质，然后刻蚀去除部分裸露半导体材料形成沟槽；在沟槽内形成第二导电半导体材料和绝缘介质，进行第二导电半导体材料和绝缘介质反刻蚀；进行热氧化工艺，腐蚀氮化硅；淀积势垒金属，进行烧结形成肖特基势垒结。
当半导体装置接一定的反向偏压时，第一导电半导体材料与第二导电半导体材料可以形成电荷补偿，提高器件的反向击穿电压。
因此可以提高漂移区的杂质掺杂浓度，从而可以降低器件的正向导通电阻，改善器件的正向导通特性。
附图说明
图1为本发明的一种沟槽肖特基半导体装置剖面示意图；
图2为本发明的一种沟槽肖特基半导体装置剖面示意图；
图3为本发明的一种沟槽肖特基半导体装置剖面示意图。
其中，
1、衬底层；
2、二氧化硅；
3、第一导电半导体材料；
4、第二导电半导体材料；
5、肖特基势垒结；
10、上表面金属层；
11、下表面金属层。
具体实施方式
实施例1
图1为本发明的一种沟槽肖特基半导体装置剖面图，下面结合图1详细说明本发明的半导体装置。
一种沟槽肖特基半导体装置，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于衬底层1之上，为P传导类型的半导体硅材料，硼原子的掺杂浓度为1E16/CM3；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；二氧化硅2，位于第二导电半导体材料表面；器件上表面附有上表面金属层10，为器件引出另一电极。
其制作工艺包括如下步骤：
第一步，在衬底层1表面形成第一导电半导体材料层，淀积形成氮化硅层；
第二步，进行光刻腐蚀工艺，半导体材料表面去除部分氮化硅，然后刻蚀去除部分裸露半导体硅材料形成沟槽；
第三步，在沟槽内淀积形成第二导电半导体材料4和二氧化硅2，然后反刻蚀第二导电半导体材料4和二氧化硅2；
第四步，表面热氧化，形成二氧化硅2，腐蚀去除氮化硅层；
第五步，在半导体材料表面淀积势垒金属，进行烧结形成肖特基势垒结5，然后在表面淀积金属形成上表面金属层10；
第六步，进行背面金属化工艺，在背面形成下表面金属层11，如图1所示。
实施例2
图2为本发明的一种沟槽肖特基半导体装置剖面图，下面结合图2详细说明本发明的半导体装置。
一种沟槽肖特基半导体装置，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于衬底层1之上，为P传导类型的半导体硅材料，硼原子的掺杂浓度为1E16/CM3；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；二氧化硅2，位于第二导电半导体材料表面；器件上表面附有上表面金属层10，为器件引出另一电极。
其制作工艺包括如下步骤：
第一步，在衬底层1表面形成第一导电半导体材料层，淀积形成氮化硅层；
第二步，进行光刻腐蚀工艺，半导体材料表面去除部分氮化硅，然后刻蚀去除部分裸露半导体硅材料形成沟槽；
第三步，在沟槽内淀积形成第二导电半导体材料4和二氧化硅2，然后反刻蚀二氧化硅2形成沟槽，反刻蚀第二导电半导体材料4；
第四步，表面热氧化，形成二氧化硅2，腐蚀去除氮化硅层；
第五步，在半导体材料表面淀积势垒金属，进行烧结形成肖特基势垒结5，然后在表面淀积金属形成上表面金属层10；
第六步，进行背面金属化工艺，在背面形成下表面金属层11，如图2所示。
实施例3
图3为本发明的一种沟槽肖特基半导体装置剖面图，下面结合图3详细说明本发明的半导体装置。
一种沟槽肖特基半导体装置，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于衬底层1之上，为P传导类型的半导体硅材料，硼原子的掺杂浓度为1E16/CM3；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；二氧化硅2，位于第二导电半导体材料表面；器件上表面附有上表面金属层10，为器件引出另一电极。
其制作工艺包括如下步骤：
第一步，在衬底层1表面形成第一导电半导体材料层，淀积形成氮化硅层；
第二步，进行光刻腐蚀工艺，半导体材料表面去除部分氮化硅，然后刻蚀去除部分裸露半导体硅材料形成沟槽；
第三步，在沟槽内淀积形成第二导电半导体材料4，干法反刻蚀第二导电半导体材料4；
第四步，在沟槽内淀积形成二氧化硅2，然后反刻蚀二氧化硅2，腐蚀去除氮化硅层；
第五步，在半导体材料表面淀积势垒金属，进行烧结形成肖特基势垒结5，然后在表面淀积金属形成上表面金属层10；
第六步，进行背面金属化工艺，在背面形成下表面金属层11，如图3所示。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
Claims (7)
1.一种沟槽肖特基半导体装置，其特征在于：包括：
衬底层，为半导体材料构成；
漂移层，为第一导电半导体材料构成，位于衬底层之上；多个
沟槽结构，沟槽位于漂移层中，沟槽内填充有绝缘材料，漂移层中临靠沟槽内壁区域设置有第二导电半导体材料，在沟槽内上部填充上表面金属层金属，沟槽内上表面金属层金属与第二导电半导体材料通过沟槽内绝缘材料隔离；
绝缘层，为绝缘材料构成，位于第二导电半导体材料表面；
肖特基势垒结，位于第一导电半导体材料上表面；
上表面金属层，与肖特基势垒结相连，不与第二导电半导体材料直接相连。
2.如权利要求1所述的半导体装置，其特征在于：所述的衬底层为高浓度杂质掺杂的半导体材料。
3.如权利要求1所述的半导体装置，其特征在于：所述的衬底层包括为高浓度杂质掺杂的半导体材料层和低浓度杂质掺杂的半导体材料层的叠加层。
4.如权利要求1所述的半导体装置，其特征在于：所述的肖特基势垒结为势垒金属与第一导电半导体材料形成的势垒结。
5.如权利要求1所述的半导体装置，其特征在于：所述的绝缘层完全覆盖第二导电半导体材料表面。
6.如权利要求1所述的半导体装置，其特征在于：所述的绝缘材料包括部分覆盖第一导电半导体材料上表面。
7.一种如权利要求1所述的沟槽肖特基半导体装置的制备方法，其特征在于：包括如下步骤：
1)在衬底层表面形成第一导电半导体材料层，然后在表面形成氮化硅层；
2)进行光刻腐蚀工艺去除表面部分绝缘介质，然后刻蚀去除部分裸露半导体材料形成沟槽；
3)在沟槽内形成第二导电半导体材料和绝缘介质，进行绝缘介质反刻蚀形成沟槽，反刻蚀第二导电半导体材料；
4)进行热氧化工艺，腐蚀氮化硅；
5)淀积势垒金属，进行烧结形成肖特基势垒结，在表面淀积金属形成上表面金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210152644.3A CN103390651B (zh) | 2012-05-07 | 2012-05-07 | 一种沟槽肖特基半导体装置及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210152644.3A CN103390651B (zh) | 2012-05-07 | 2012-05-07 | 一种沟槽肖特基半导体装置及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103390651A CN103390651A (zh) | 2013-11-13 |
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Family
ID=49534870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210152644.3A Active CN103390651B (zh) | 2012-05-07 | 2012-05-07 | 一种沟槽肖特基半导体装置及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103390651B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104795452B (zh) * | 2014-01-16 | 2018-04-27 | 上海韦尔半导体股份有限公司 | 肖特基整流器及其制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191225A (ja) * | 2003-12-25 | 2005-07-14 | Sanyo Electric Co Ltd | 半導体装置 |
| US8159039B2 (en) * | 2008-01-11 | 2012-04-17 | Icemos Technology Ltd. | Superjunction device having a dielectric termination and methods for manufacturing the device |
| CN103413836A (zh) * | 2013-05-27 | 2013-11-27 | 上海恺创电子有限公司 | 沟槽栅肖特基势垒二极管 |
-
2012
- 2012-05-07 CN CN201210152644.3A patent/CN103390651B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN103390651A (zh) | 2013-11-13 |
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