CN103413836A - 沟槽栅肖特基势垒二极管 - Google Patents
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Abstract
本发明公开了一种沟槽肖特基势垒二极管的器件结构以及相应的工艺形成方法。半导体N型衬底上，形成有N型外延区，沟槽被形成在N型外延区中。所述沟槽侧壁有P型外延形成，P型外延衬层沿着沟槽的侧壁形成。所述P型外延衬层中间形成有多晶硅，多晶硅为N型掺杂并与P型外延之间有电介质隔离，其上通过接触孔和金属与沟槽之间的源区相连。
Description
技术领域
本发明涉及半导体器件，特别涉及一种新型沟槽栅肖特基势垒二极管及其制造方法。
背景技术
肖特基二极管已被业界所熟知，并通过多种不同的版图设计与工艺制造。Baliga的第5，612，567号专利中典型示出的沟槽型版图也已被人们所知，沟槽型肖特基二极管由于工艺的局限性，其沟槽表面以及沟槽的填充平整、均一性，一直是产品的可靠性提高的主要问题。
专利CN1672267公开了一种肖特基势垒结构的制造方法，包括：直接在外延层上形成氮化物层，然后在该外延层中形成多个沟槽。在沟槽内壁淀积最终氧化物层而无需形成牺牲氧化物层，以避免在沟槽内壁顶部形成鸟嘴。在同样的工艺步骤中腐蚀最终沟槽，用于在有源区中形成多个沟槽。该专利采用的结构是通用、广为人知的沟槽型肖特基二极管的结构，但在提高产品可靠性方面做了工艺上的优化。在外延层上形成氮化物层作为沟槽的硬掩模(Hard mask)，以及采用CVD(chemical vapor deposition)的技术在沟槽里淀积最终氧化物层，有效的避免了在沟槽内壁顶部形成鸟嘴。但此类结构的沟槽底部的电场集中效应，由于CVD淀积技术的采用，氧化膜膜质相对于热氧化变差，击穿相对于牺牲氧化的工艺方法变得更加薄弱。如果需要解决这个问题，必须要增加CVD淀积氧化层的厚度，这将要求在保证沟槽最小宽度的前提下，沟槽中可均匀的淀积氧化层，这个对于CVD技术是有非常高的要求的。当然可以简单通过增加沟槽宽度的方法来解决上述的矛盾，但牺牲的是产品有效导电面积，即在相同电流能力下，产品芯片的面积增加，市场竞争力变弱。
为解决沟槽肖特基二极管底部的电场集中问题，提高器件的耐压能力，专利CN101645448_A公开了一种用于在沟槽下形成PN嵌位区的结构和方法。沟槽被形成在第一导电类型的半导体区中。电介质层沿着沟槽的相对侧壁形成而沿着沟槽的底部是不连续的。掺杂衬层被形成在电介质层之上并沿着沟槽的底部。掺杂衬层包括第二导电类型的掺杂剂区，并直接与沿着沟槽的底部的半导体区相接处。掺杂剂的一部份被从掺杂衬层扩散到沿着沟槽的底部的半导体区中以形成掺杂区。该掺杂区与周围的半导体区形成PN结。相比与传统沟槽型肖特基二极管，这种结构在解决沟槽肖特基二极管底部的电场集中问题、提高器件的耐压能力方面有很大的改进，但是工艺在沟槽填充这个模块中相对复杂，且器件由于掺杂剂的一部份被从掺杂衬层扩散到沿着沟槽的底部的半导体区中以形成掺杂区，消耗了第一导电类型的半导体面积，牺牲了产品的有效导电能力。
专利CN1449573_A、CN1498425_A、CN1520615_A、CN1529912_A、CN1529912_A、CN1822398_A、CN101523583B_B、CN101553931_A、CN101901808B_B、CN102376568_A、CN102496571_A等，均以沟槽肖特基二极管的沟槽表面以及沟槽的填充平整、均一性的提高为目的，进行了一系列的器件结构的设计和工艺形成优化，来提高产品的可靠性。
发明内容
本发明在沟槽肖特基二极管的沟槽结构和工艺形成方法上提出了一个全新的概念，用来解决由于电场集中效应所带来的击穿薄弱问题，提高产品的耐压能力和减小肖特基二极管致命的漏电问题。
为了实现上述目的，根据本发明的一个方面，提供一种沟槽肖特基二极管的结构，并通过以下技术方案实现：
一种沟槽肖特基二极管的结构，所述结构包括N型衬底；N型外延区，位于N型衬底上方；沟槽，延伸至所述N型外延区；P型外延，衬于每个沟槽侧壁和底部；多晶硅，位于沟槽中间，与P型外延间有电介质隔离；其中，所述N型外延区上方有层间膜，并通过接触孔、互连层，与所述沟槽内的多晶硅相连
进一步地，电介质隔离层包括：氧化物、氮化物、氮氧化物的单一膜层或组合膜层。
进一步地，多晶硅的掺杂为N型。
进一步地，N型衬底的掺杂浓度要高于N型外延的浓度。
进一步地，沟槽延伸至所述N型外延区，且终止于所述N型外延区内。
进一步地，沟槽肖特基二极管包括一个或多个肖特基区，在肖特基区之间由沟槽隔离，且每个沟槽均由权利要求所述的P型外延、多晶硅和电介质构成。其中，一个或多个肖特基区通过接触孔、互连层，与所述沟槽内的多晶硅相连。
进一步地，N型外延的电阻率1～10欧姆，厚度小于20微米。
进一步地，层间膜，可以是BPSG(硼磷酸硅玻璃)，也可是BPSG和SiN的组合膜层；其中BPSG的厚度在5000～10000埃，SiN的厚度在1000～3000埃。
根据本发明的另一方面，提供一种制造方法来实现肖特基器件，并通过以下技术实现：
一种制造方法用来实现权利要求1所述的肖特基器件，其工艺步骤包括：在N型外延上通过热氧化方式，成长垫氧化层(200～500埃的Si02层)；通过CVD方式在垫氧化层上方淀积氮化物层(Si3N4)，其厚度在500～2000埃；通过沟槽掩膜、光刻处理和使用磷酸进行湿法刻蚀，形成沟槽Hard mask(硬掩膜)窗口；对所述Hard mask窗口进行等离子方式的沟槽刻蚀，形成硅体内的多个平行沟槽；对所述的沟槽内，通过外延方式成长P型外延层；在所述P型外延成长后，通过CVD的方式淀积一层电介质。STEP7：在所述的沟槽内电介质上方，淀积一层厚度在5000～12000埃的多晶硅；在硅表面通过CVD技术，淀积一层层间膜；在STEP8所述的层间膜上，通过接触孔掩膜，光刻和刻蚀，打开接触孔区域；通过任何可使用的所需预金属化清洗来清洗顶表面，在顶表面溅射金属，形成互连层；硅片的背面通过研磨方式进行减薄，同时通过溅射或蒸发的方式形成硅片背面的金属化。金属膜层的形成从硅表面至外，依次铝、钛、镍、银。金属膜层形成后，在300～450度的惰性气体中合金。
进一步地，沟槽内通过外延方式成长P型外延层。在成长过程中同时在外延设备的腔体内，通入氯化氢气体，在600～1000摄氏度的高温下完成边成长边刻蚀的外延成长过程，形成沟槽2侧壁和底部梯形的外延层。
进一步地，P型外延成长后通过CVD方式淀积的一层电介质，其厚度大于1500埃。电介质可以是氧化物、氮化物、氮氧化物的单一膜层或组合膜层。
进一步地，沟槽内电介质上方，淀积一层厚度在5000～12000埃的多晶硅。在多晶硅淀积同时在设备的腔体内通入磷烷，在600～1000摄氏度的高温下完成分解，实现对多晶硅的N型掺杂。
进一步地，多晶硅淀积完成后，通过多晶硅回刻工艺，去除硅表面的多晶硅且完成对沟槽内的多晶硅填充步骤。
进一步地，在硅表面通过CVD技术，淀积一层层间膜；层间膜，可以是BPSG(硼磷酸硅玻璃)，也可是BPSG和SiN的组合膜层；其中BPSG的厚度在5000～10000埃，SiN的厚度在1000～3000埃。通过650～950摄氏度BPSG回流，平坦化器件表面。
进一步地，接触孔的刻蚀可以是湿法刻蚀，也可用湿法加干法的组合。
进一步地，金属的互连层，其材质从硅表面至外分别为钛、氮化钛和铝硅铜。厚度依次为200～500埃、100～500埃、1～10微米
进一步地，金属互连层钛淀积后，需要进行惰性气体中的高温退火。退火温度控制在650～800度，时间小于2分钟。
与现有技术相比，本发明的有益效果是：采用一种新型的沟槽P型外延物质和N型多晶硅结合的填入方法，在有效的形成多晶场板(电场调制效应)的同时，在沟槽底部形成P型外延与第二电导区N型外延间的PN二极管，保护沟槽底部的由于电场集中效应所带来的击穿薄弱问题。并且，作为100V的整流器市场的应用，在设计合理的沟槽间距和P型外延填入浓度的前提下，自然形成业界所共识的超级结结构，即当器件反向阻断的时候，相邻2个P型外延间的第二电导区N型外延完全耗尽，形成自然夹断，可以有效地提高产品的耐压能力和减小肖特基二极管致命的漏电问题。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了CN1672267沟槽型肖特基二极管的结构剖面
图2示出了CN101645448_A沟槽型肖特基二极管的结构剖面
图3示出了沟槽型肖特基二极管和传统的平面肖特基二极管的电场分布比较。其中左图为平面肖特基二极管的电场分布，右图为沟槽型肖特基二极管的电场分布
图4示出了本发明的沟槽栅肖特基二极管的结构剖面
具体实施方式
在N型外延上通过热氧化方式，成长垫氧化层(200～500埃的SiO2层)。
通过CVD方式在垫氧化层上方淀积氮化物层(Si3N4)，其厚度在500～2000埃。
通过沟槽掩膜、光刻处理和使用磷酸进行湿法刻蚀的形成沟槽Hardmask(硬掩膜)窗口。
对所述Hard mask窗口进行等离子方式的沟槽刻蚀，形成硅体内的多个平行沟槽。
对所述的沟槽内，通过外延方式成长P型外延层。在成长过程中同时在外延设备的腔体内，通入氯化氢气体，在600～1000摄氏度的高温下完成边成长边刻蚀的外延成长过程，形成沟槽2侧壁和底部梯形的外延层。
说明：
此处的P型外延层将与N型外延层之间形成PN二极管，对于沟槽型肖特基二极管的沟槽底部电场集中是一个反向的箝位保护；
同时根据超级结理论发明人成都电子科技大学陈星弼教授的超级结理论，P型外延层将与N型外延层在器件反向阻断的时候，将沿P型和N型的纵向界面形成耗尽层，熟悉半导体理论的业界人士不难理解，此耗尽层有助于器件的反向阻断电压的提高；
但请注意，本发明是通过在沟槽型肖特基二极管的器件结构设计上与工艺实现相结合的前提下，实现器件在反向阻断时，器件体内电导区形成横向的半耗尽或全耗尽，来提高器件的反向阻断电压能力，这与超级结MOSFET(如：Infineon英飞凌公司称作的Cool MOS)是不同的设计与原理实现。
所以P型外延的填入，是本发明的一个技术特色与亮点。在P型外延的成长过程中通入氯化氢气体，在600～1000摄氏度的高温下完成边成长边刻蚀的外延成长过程，沟槽两侧侧壁和底部分别形成梯形的外延层是本发明的一个技术创新。边成长边刻蚀的外延成长过程，可以防止沟槽外延成长的收口发生，同时在沟槽底部形成了较厚的外延，多晶硅淀积后其底部与沟槽面形成钝角，有利于缓解电场尖端放电，对于沟槽底部的电场集中也起到了更多的保护作用。
在所述P型外延成长后，通过CVD的方式淀积一层电介质，其厚度大于1500埃。电介质可以是氧化物、氮化物、氮氧化物的单一膜层或组合膜层。
在沟槽内，在所述P型外延成长和电介质上淀积一层厚度在5000～12000埃的多晶硅，在多晶硅淀积的同时在设备的腔体内通入磷烷，在600～1000摄氏度的高温下完成分解，实现对多晶硅的N型掺杂。通过多晶硅回刻工艺，去除硅表面的多晶硅且完成对沟槽内的多晶硅填充步骤。
然后，在硅表面通过CVD技术，淀积一层层间膜；层间膜，可以是BPSG(硼磷酸硅玻璃)，也可是BPSG和SiN的组合膜层；其中BPSG的厚度在5000～10000埃，SiN的厚度在1000～3000埃。通过650～950摄氏度BPSG回流，平坦化器件表面。
淀积完层间膜之后，通过接触孔掩膜，光刻和刻蚀，打开接触孔区域；接触孔的刻蚀可以是湿法刻蚀，也可用湿法加干法的组合。
通过任何可使用的所需预金属化清洗来清洗顶表面，在顶表面溅射金属形成金属的互连层，其材质从硅表面至外分别为钛、氮化钛和铝硅铜。厚度依次为200～500埃、100～500埃、1～10微米；在第一步钛层溅射完成后，需要有在惰性气体中高温退火的过程(退火温度控制在650～800度，时间小于2分钟)，结果薄钛层与N型外延区(即器件的有源区)进行反应以在有源区上形成一定的硅钛势垒，控制器件的正向开启电压。
最后，对硅片进行背面研磨，根据器件的设计能力，控制相应的硅片厚度，然后在背面通过溅射或蒸发的工艺，形成硅片背面的金属化(金属膜层的形成从硅表面至外，依次为铝、钛、镍、银，金属膜层形成后，在300～450度的惰性气体中合金。在特定的设计和应用中，不排除使用其它的背面金属化条件，如金。
虽然对本发明的描述是参考其具体实施方案进行的，但对本领域的普通技术人员而言，许多其他的变化和修改是显而易见的，本发明不应该局限于本文的特定公开，而应仅由所附权利的要求来限定。
Claims (18)
1.一种沟槽肖特基二极管的结构，所述结构包括：
N型衬底[1]
N型外延区[2]，位于N型衬底上方
沟槽[3]，延伸至所述N型外延区[2]
P型外延[4]，衬于每个沟槽[3]侧壁和底部
多晶硅[6]，位于沟槽[3]中间，与P型外延[4]间有电介质隔离[5]
所述N型外延区[2]上方有层间膜[7]，并通过接触孔[8]、互连层[9]，与所述沟槽内的多晶硅[6]相连
2.根据权利要求1所述的电介质隔离层[5]，进一步包括：氧化物、氮化物、氮氧化物的单一膜层或组合膜层。
3.根据权利要求1所述的多晶硅[6]，其掺杂为N型。
4.根据权利要求1所述的结构，N型衬底的掺杂浓度要高于N型外延的浓度。
5.根据权利要求1所述的结构，其中，所述沟槽[3]延伸至所述N型外延区[2]，且终止于所述N型外延区[2]内。
6.根据权利要求1所述的结构，沟槽肖特基二极管包括一个或多个肖特基区，在肖特基区之间由沟槽隔离，且每个沟槽均由权利要求所述的P型外延、多晶硅和电介质构成。
7.根据权利要求6所述的结构，一个或多个肖特基区通过接触孔、互连层，与所述沟槽内的多晶硅相连。
8.根据权利要求1所述N型外延，其电阻率1～10欧姆，厚度小于20微米。
9.根据权利要求1所述层间膜，可以是BPSG(硼磷酸硅玻璃)，也可是BPSG和SiN的组合膜层；其中BPSG的厚度在5000～10000埃，SiN的厚度在1000～3000埃。
10.一种制造方法用来实现权利要求1所述的肖特基器件，其工艺步骤包括：
STEP1：在N型外延上通过热氧化方式，成长垫氧化层(200～500埃的SiO2层)。
STEP2：通过CVD方式在垫氧化层上方淀积氮化物层(Si3N4)，其厚度在500～2000埃。
STEP3：通过沟槽掩膜、光刻处理和使用磷酸进行湿法刻蚀，形成沟槽Hard mask(硬掩膜)窗口。
STEP4：对所述Hard mask窗口进行等离子方式的沟槽刻蚀，形成硅体内的多个平行沟槽。
STEP5：对所述的沟槽内，通过外延方式成长P型外延层。
STEP6：在所述P型外延成长后，通过CVD的方式淀积一层电介质。
STEP7：在所述的沟槽内电介质上方，淀积一层厚度在5000～12000埃的多晶硅。
STEP8：在硅表面通过CVD技术，淀积一层层间膜。
STEP9：在STEP8所述的层间膜上，通过接触孔掩膜，光刻和刻蚀，打开接触孔区域。
STEP10：通过任何可使用的所需预金属化清洗来清洗顶表面，在顶表面溅射金属，形成互连层。
STEP11：硅片的背面通过研磨方式进行减薄，同时通过溅射或蒸发的方式形成硅片背面的金属化；金属膜层的形成从硅表面至外，依次为铝、钛、镍、银。金属膜层形成后，在300～450度的惰性气
体中合金。
11.根据权利要求11所述的沟槽内，通过外延方式成长P型外延层，在成长过程中同时在外延设备的腔体内，通入氯化氢气体，在600～1000摄氏度的高温下完成边成长边刻蚀的外延成长过程，形成沟槽2侧壁和底部梯形的外延层。
12.根据权利要求11所述的P型外延成长后通过CVD方式淀积的一层电介质，其厚度大于1500埃。电介质可以是氧化物、氮化物、氮氧化物的单一膜层或组合膜层。
13.根据权利要求11所述的沟槽内电介质上方，淀积一层厚度在5000～12000埃的多晶硅。在多晶硅淀积同时在设备的腔体内通入磷烷，在600～1000摄氏度的高温下完成分解，实现对多晶硅的N型掺杂。
14.根据权利要求11所述的多晶硅淀积完成后，通过多晶硅回刻工艺，去除硅表面的多晶硅且完成对沟槽内的多晶硅填充步骤。
15.根据权利要求11所述的在硅表面通过CVD技术，淀积一层层间膜；层间膜，可以是BPSG(硼磷酸硅玻璃)，也可是BPSG和SiN的组合膜层；其中BPSG的厚度在5000～10000埃，SiN的厚度在1000～3000埃。通过650～950摄氏度BPSG回流，平坦化器件表面。
16.根据权利要求11所述的接触孔的刻蚀可以是湿法刻蚀，也可用湿法加干法的组合。
17.根据权利要求11所述的金属的互连层，其材质从硅表面至外分别为钛、氮化钛和铝硅铜。厚度依次为200～500埃、100～500埃、1～10微米。
18.根据权利要求18所述的金属互连层钛淀积后，需要进行惰性气体中的高温退火。退火温度控制在650～800度，时间小于2分钟。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103390651A (zh) * | 2012-05-07 | 2013-11-13 | 朱江 | 一种沟槽肖特基半导体装置及其制备方法 |
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- 2013-05-27 CN CN2013102001485A patent/CN103413836A/zh active Pending
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