CN102956481B - 具有源极沟槽的沟槽式功率半导体元件的制造方法 - Google Patents

Abstract

一种具有源极沟槽的沟槽式功率半导体元件的制造方法，首先，形成至少二个栅极沟槽于基材内；然后，依序形成介电层与多晶硅结构于栅极沟槽内；随后，形成至少一个源极沟槽于相邻二个栅极沟槽之间；接下来，依序形成介电层与第二多晶硅结构于源极沟槽内，并且第二多晶硅结构位于源极沟槽的下部分；接下来，去除部分第二介电层以裸露源极区与本体区；最后，于源极沟槽内填入一导电结构，以电性连接第二多晶硅结构、本体区与源极区。本发明提供的具有源极沟槽的沟槽式功率半导体元件的制造方法，可以有效缩减相邻栅极沟槽间的距离，以达到降低导通电阻的目的。

Description

具有源极沟槽的沟槽式功率半导体元件的制造方法

技术领域

本发明涉及一种沟槽式功率半导体元件的制作方法，特别涉及一种具有源极沟槽的沟槽式功率半导体元件的制作方法。

背景技术

导通电阻(Rds(on))的表现是评价沟槽式功率半导体元件的一个重要参数。导通电阻的改善有助于减少电路操作的导通损失(conductive loss)。不过，对于沟槽式功率半导体元件来说，导通电阻会同时受到沟槽式功率半导体元件的耐受电压(即崩溃电压(breakdown voltage))的限制。亦即，若是通过增加磊晶层的厚度与阻值来提高沟槽式功率半导体元件的耐受电压，同时会造成导通电阻的上升而增加导通损失。

为了改善此问题，如图1所示，公开号6710403的美国专利，揭示在其栅极沟槽的两侧分别制作一填有多晶硅材料的源极沟槽的技术，以降低沟槽式功率半导体元件的导通电阻。不过，此技术需要至少三道微影步骤，分别定义栅极沟槽12、源极沟槽14与源极掺杂区16。由于这些微影步骤并非采用自对准技术，因而容易导致对准误差的产生，进而影响所设定的崩溃电压。此外，在此沟槽式功率半导体元件的源极沟槽14的两侧，还需要保留足够范围的重掺杂区18，以降低本体与金属层的接触电阻。这些重掺杂区18与源极沟槽14的制作，会限制相邻栅极沟槽12的间隔距离，而影响沟槽式功率半导体元件的密度，进而影响其导通电阻。

发明内容

有鉴于此，本发明的主要目的是提出一种具有源极沟槽的沟槽式功率半导体元件及其制作方法，可以减少对准误差造成的影响，同时可以降低重掺杂区与源极沟槽的制作对于导通电阻的不利影响。

为达到上述目的，本发明提供一种具有源极沟槽的沟槽式功率半导体元件的制造方法。此沟槽式功率半导体元件的制造方法至少包括下列步骤：(a)提供一基材；(b)形成至少二个栅极沟槽于基材内；(c)形成一第一介电层覆盖栅极沟槽的内侧表面；(d)形成一第一多晶硅结构于栅极沟槽内；(e)形成至少一个源极沟槽于相邻二个栅极沟槽之间；(f)形成一第二介电层覆盖源极沟槽的内侧表面；(g)形成一第二多晶硅结构于源极沟槽的下部分；(h)形成一本体区于相邻栅极沟槽间，本体区的深度小于源极沟槽的深度；(i)形成一源极区于本体区的上部分；(j)去除部分第二介电层以裸露源极区与本体区；以及(k)于源极沟槽内填入一导电结构，以电性连接本体区与源极区。

本发明可以有效缩减相邻栅极沟槽间的距离，以达到降低导通电阻的目的。

关于本发明的优点与精神可以借助以下的发明详述及所附附图得到进一步的了解。

附图说明

图1为一典型沟槽式功率半导体元件的示意图；

图2A至图2H显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第一实施例；

图3A至图3D显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第二实施例；

图4A至图4D显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第三实施例；

图5显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第四实施例；

图6A至图6C显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第五实施例；

图7A至图7C显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第六实施例；

图8显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第七实施例；

【主要元件附图标记说明】

栅极沟槽12

源极沟槽14

源极掺杂区16

重掺杂区18

基板100

磊晶层110

栅极沟槽120

第一介电层130

第一多晶硅结构140

本体区150

源极掺杂区160

层间介电结构172

重掺杂区179

源极沟槽170

第二介电层174

第二多晶硅结构176，176’

导电结构180

层间介电结构272

源极沟槽270

第二介电层274

第二多晶硅结构276

层间介电结构372

源极沟槽370

第二介电层374

第二多晶硅结构376

蚀刻后层间介电结构372’

接触窗378

重掺杂区379，379’

重掺杂区479

源极沟槽470

第二介电层374，474，674

层间介电结构372

层间介电结构572

间隔层573

源极沟槽570

第二介电层574

第二多晶硅结构576

间隔层673

第二介电层674

层间介电结构672

重掺杂区679

源极沟槽670

具体实施方式

图2A至图2H显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第一实施例。首先，如图2A所示，形成一N型磊晶层110(以下简称磊晶板)于一N型基板100上，以构成一基材(base)。随后，以微影蚀刻方式，形成多个栅极沟槽120于磊晶层110内。接下来，全面形成一第一介电层130覆盖栅极沟槽120的内侧表面。然后，形成一第一多晶硅结构140于栅极沟槽120内。

然后，如图2C所示，以离子植入步骤全面植入P型掺杂物，以形成P型本体区150于相邻栅极沟槽120之间。然后，以另一道离子植入步骤全面植入N型掺杂物，以形成N型源极掺杂区160于P型本体区150(以下简称本体区)的上部分。

接下来，如图2D所示，形成一层间介电结构172覆盖第一多晶硅结构140。此层间介电结构172并具有开口对准相邻栅极沟槽120间的本体区150的中央位置，以定义源极沟槽的位置。随后，如图2E所示，以层间介电结构172为屏蔽，植入P型掺杂物于本体区150内，以形成一P型重掺杂区179(以下简称重掺杂区)于源极掺杂区160的下方。

接下来，如图2F所示，通过此层间介电结构172蚀刻磊晶层110，形成一源极沟槽170贯穿本体区150。也就是说，源极沟槽170的深度大于本体区150的深度。值得注意的是，在此蚀刻步骤后，仍然留有部分重掺杂区179于源极沟槽170的侧边。此外，在本实施例中，源极沟槽170的深度大于栅极沟槽120的深度。然后，全面形成一第二介电层174覆盖层间介电结构172与源极沟槽170的裸露表面。接下来，沉积多晶硅材料于源极沟槽170内，并施以回蚀步骤去除多余的多晶硅材料，以形成一第二多晶硅结构176于源极沟槽170的一下部分。此第二多晶硅结构176的上表面位于本体区150底部的上方，但与源极掺杂区160的上表面保留有一预设距离，以利于后续源极接触窗的制作。

随后，如图2G所示，以蚀刻方式去除裸露于外的第二介电层。使源极沟槽170两侧的本体区150与源极掺杂区160裸露于外。然后，如图2H所示，填入导电结构180(例如一源极金属层)于源极沟槽170内，以电性连接第二多晶硅结构176、本体区150与源极掺杂区160。

本实施例所称的N型与P型为说明本案发明之用，而非以限制本发明。本发明当然可适用于制造沟槽式功率半导体元件于P型基板上。

图3A至图3D显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第二实施例。图3A的步骤承接本发明第一实施例的图2B的步骤。如图3A所示，在形成本体区150之前，本实施例先形成层间介电结构272于第一多晶硅结构140上方，以定义源极沟槽于相邻栅极沟槽120间。此层间介电结构272可以是一硬质氧化图案层(hardmask)。然后，如图3B所示，通过层间介电结构272以蚀刻方式形成源极沟槽270于磊晶层110内。在本实施例中，源极沟槽270的深度大于栅极沟槽120的深度。

然后，全面形成一第二介电层274覆盖层间介电结构272与源极沟槽270的裸露表面。接下来，沉积多晶硅材料于源极沟槽270内，并施以回蚀步骤去除多余的多晶硅材料，以形成一第二多晶硅结构276于源极沟槽270的一下部分。此第二多晶硅结构276的上表面与磊晶层110的上表面之间保留有一预设距离，以利于后续源极接触窗的制作。

接下来，如图3C所示，以蚀刻方式去除裸露于外的第二介电层274，同时去除覆盖于第一多晶硅结构140上方的层间介电结构272，以裸露位于源极沟槽270与栅极沟槽120间的磊晶层110。随后，如图3D所示，以离子植入方式，依序形成本体区150与源极掺杂区160于源极沟槽270与栅极沟槽120间。值得注意的是，此步骤所形成的本体区150，必须向下延伸至第二介电层274的侧边。第二多晶硅结构276的上表面则是位于第二介电层274上缘的上方。不过，本发明并不限于此。若是在形成本体区150与源极掺杂区160的步骤后，增加一道蚀刻磊晶层110以形成源极接触窗的蚀刻步骤，第二多晶硅结构276的上表面则可能会因此蚀刻步骤，而移动至第二介电层274上缘的下方。本实施例的后续步骤，如形成层间介电结构覆盖第一多晶硅结构140、填入导电结构于源极沟槽270内，与之前揭示本发明第一实施例相类似，在此不再重复。

图4A至图4C显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第三实施例。图4A的步骤承接本发明第一实施例的图2D的步骤。如图4A所示，在形成层间介电结构372于第一多晶硅结构140上以定义源极沟槽后，随即采取类似图2F与图2G的步骤，通过层间介电结构372蚀刻磊晶层110以形成源极沟槽370贯穿本体区150，并于源极沟槽370内依序形成一第二介电层374与第二多晶硅结构376。然后，以等向性蚀刻方式，去除裸露于外的第二介电层374。值得注意的是，在本实施例中，层间介电结构372选用与第二介电层374有相同或相类似蚀刻特性的材料，因此，在此等向性蚀刻步骤中，层间介电结构372的表面亦会受到蚀刻，导致其宽度缩减而裸露部分位于其下方的本体区150。不过，第一多晶硅结构140仍然为蚀刻后的层间介电结构372’所覆盖。不过，本发明并不限于此。层间介电结构372与第二介电层374亦可于利用两道不同的蚀刻步骤分别蚀刻。

接下来，如图4B所示，通过蚀刻后的层间介电结构372’蚀刻本体区150以形成一接触窗378。此接触窗378的宽度大于源极沟槽370并且自对准于源极沟槽370，因而在源极沟槽370的上部分形成一阶梯状结构。此蚀刻步骤会同时去除部分的第二多晶硅结构376，而使第二多晶硅结构376的上表面落于第二介电层374的上缘的下方。

然后，如图4C所示，利用蚀刻后的层间介电结构372’为屏蔽，植入P型掺杂物于接触窗378的底部，以形成P型重掺杂区379于源极沟槽370两侧。随后，填入导电结构于接触窗378与源极沟槽370内，即可完成此沟槽式功率半导体元件的制作。

在本实施例中，P型重掺杂区379的下方覆盖有本体区150。不过，本发明并不限与此。如图4D所示，就一较佳实施例而言，由于本实施例的第二多晶硅结构376有助于改善功率半导体元件的崩溃电压，因此，P型重掺杂区379’亦可以贯穿本体区150而延伸至本体区150下方的N型区域，以提高其切换速度，而无庸顾虑此结构所会导致崩溃电压降低的问题。

图5显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第四实施例。如图2E与图2F所示，在本发明的第一实施例中，P型掺杂物以准直方向植入本体区150内以形成重掺杂区179，并且，此重掺杂区179于形成源极沟槽170前预先形成于本体区150内。相较之下，本实施例中于形成源极沟槽470后，再以斜向离子植入方式，制作P型重掺杂区479于源极沟槽470的两侧。就一较佳实施例而言，本实施例的层间介电结构472可选用与第二介电层474有相同或相类似蚀刻特性的材料。而在蚀刻去除裸露于外的第二介电层474的步骤中，会同时扩大层间介电结构472的开口，以利于此斜向离子植入步骤的进行。

图6A至图6C显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第五实施例。图6A的步骤承接本发明第一实施例的图2D的步骤。如图中所示，在形成层间介电结构572后，形成一间隔层573于层间介电结构572的侧面，以缩减层间介电结构572所定义出的开口的大小。然后，如图6B所示，通过间隔层573蚀刻本体区150，以形成源极沟槽570贯穿本体区150。随后，全面形成一第二介电层574覆盖层间介电结构572、间隔层573与源极沟槽570的裸露表面。然后，形成一第二多晶硅结构576于源极沟槽570的一下部分。

接下来，如图6C所示，以蚀刻方式去除裸露于外的第二介电层574，并利用同一道蚀刻步骤去除间隔层573以裸露位于间隔层下方的源极掺杂区160。在本实施例中，间隔层573选用与第二介电层574有相同或相类似蚀刻特性的材料，因此，此蚀刻步骤可以同时去除第二介电层574与间隔层573。不过，本发明并不限于此。间隔层573与第二介电层372亦可于利用两道不同的蚀刻步骤分别蚀刻去除。

在去除间隔层573的步骤后，本实施例可采取类似图4B的制作步骤，先形成接触窗于本体区150内，在植入P型掺杂物于接触窗底部；可采取类似图2E的步骤，通过层间介电结构572，直接以离子植入方式植入P型重掺杂于源极掺杂区160下方；亦可采取类似图5的步骤，以斜向离子植入方式，形成P型重掺杂区于源极沟槽两侧。

图7A至图7C显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第六实施例。相较于前述本发明第五实施例于去除间隔层573之后再制作P型重掺杂区679，如图7A所示，本实施例则是在制作间隔层673前，预先以层间介电结构672为屏蔽，形成P型重掺杂区679于本体区150内。随后，如图7B所示，形成间隔层673于层间介电结构672侧边，以定义源极沟槽670的位置。然后再蚀刻磊晶层110以形成源极沟槽670贯穿P型重掺杂区679与本体区150。后续步骤与本发明第五实施例相类似。但是，由于本实施例于形成源极沟槽670前已预先制作P型重掺杂区679于本体区150内。因此，如图7C所示，蚀刻去除裸露的第二介电层674的步骤后，本实施例不需重复P型重掺杂区679的制作步骤。

图8显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第七实施例。本实施例承接图7C的制作步骤。图7C所示的蚀刻步骤仅去除间隔层673与裸露于外的第二介电层674，并未对源极掺杂区160进行蚀刻。本实施例则是在蚀刻去除间隔层673与裸露于外的第二介电层674后，再去除原本位于间隔层673下方的源极掺杂区160，以增加后续制作的金属层与P型重掺杂区679间的接触面积。值得注意的是，此蚀刻步骤同时会去除部分第二多晶硅结构176′，使第二多晶硅结构176’的上表面落于第二介电层674上缘的下方。

如前述，本发明的沟槽式功率半导体元件的制造方法，可以使源极沟槽自对准于P型重掺杂区，以避免对准误差。其次，本实施例所制造的沟槽式功率半导体元件的源极金属层是通过源极沟槽的侧面连接源极掺杂区与P型重掺杂区，因而可以有效提高导电金属与P型重掺杂区的接面面积。借此，本发明可以有效缩减相邻栅极沟槽间的距离，以达到降低导通电阻的目的。

但是以上所述，仅为本发明的较佳实施例而已，不能以此限定本发明的保护范围，即凡依本发明权利要求及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明权利要求涵盖的范围内。另外本发明的任一实施例或权利要求不须达到本发明所揭示的全部目的或优点或特点。

Claims (12)

1.一种具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，至少包括下列步骤：

提供一基材；

形成至少二个栅极沟槽于该基材内；

形成一第一介电层覆盖所述栅极沟槽的内侧表面；

形成一第一多晶硅结构于该栅极沟槽内；

形成至少一个源极沟槽于相邻的该二个栅极沟槽之间；

形成一第二介电层覆盖该源极沟槽的内侧表面；

形成一第二多晶硅结构于该源极沟槽的下部分；

形成一本体区于所述栅极沟槽间，该源极沟槽的深度大于该本体区的深度；

形成一源极区于该本体区的上部分；

去除部分该第二介电层以裸露该源极区与该本体区；以及

于该源极沟槽内填入一导电结构，以电性连接该本体区与该源极区。

2.如权利要求1所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，该源极沟槽的深度大于该栅极沟槽的深度，并且，该第二多晶硅结构的上表面位于该本体区底面的上方。

3.如权利要求1所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，在形成该源极沟槽的步骤前，更包括形成一层间介电结构覆盖该第一多晶硅结构，该层间介电结构同时定义该源极沟槽的位置。

4.如权利要求3所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，在形成该源极沟槽的步骤前，更包括以该层间介电结构为屏蔽，形成一重掺杂区于该本体区内。

5.如权利要求4所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，该源极沟槽贯穿该重掺杂区，并留下部分该重掺杂区于该源极沟槽的侧边。

6.如权利要求3所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，在形成该源极沟槽的步骤后，更包括：

以等向性蚀刻技术，缩减该层间介电结构的宽度，以裸露位于该层间介电结构下方的部分该本体区；

通过蚀刻后的该层间介电结构，蚀刻该本体区以形成一接触窗；以及

形成一重掺杂区于该接触窗底部。

7.如权利要求6所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，去除部分该第二介电层的步骤与缩减该层间介电结构的宽度的步骤同时进行。

8.如权利要求6所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，通过蚀刻后的该层间介电结构，蚀刻该本体区以形成该接触窗的步骤，同时去除部分该第二多晶硅结构，以使该第二多晶硅结构的上表面位于该第二介电层上缘的下方。

9.如权利要求3所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，在形成该源极沟槽的步骤后，更包括通过该层间介电结构，以斜向离子植入方式形成一重掺杂区于该源极沟槽的侧边。

10.如权利要求3所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，形成该源极沟槽的步骤包括：

形成一间隔层于该层间介电结构的侧面；以及

通过该间隔层蚀刻该本体区，以形成该源极沟槽。

11.如权利要求10所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，在形成该间隔层的步骤前，更包括以该层间介电结构为屏蔽，形成一重掺杂区于该本体区内。

12.如权利要求1所述的具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，形成该源极沟槽的步骤早于形成该本体区的步骤。