CN110190112A - 沟槽栅半导体器件及其制造方法 - Google Patents

沟槽栅半导体器件及其制造方法 Download PDF

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Abstract

本发明公开了一种沟槽栅半导体器件，包括：第一外延层组成的漂移区和形成于漂移区顶部的体区；多个包括栅极沟槽、栅介质层和栅极导电材料层的沟槽栅，原胞区包括多个并联的原胞，各原胞包括一个沟槽栅；在各沟槽栅的两侧分别形成有一个包括屏蔽沟槽、屏蔽介质层和屏蔽导电材料层的屏蔽电极结构，屏蔽沟槽的深度大于栅极沟槽的深度，屏蔽导电材料层填充在屏蔽沟槽中，屏蔽导电材料层用于对沟槽栅底部的漂移区产生横向耗尽，从而降低器件的密勒电容和导通电阻；在体区表面形成有源区；屏蔽导电材料层和源区都通过接触孔连接到由正面金属层组成的源极。本发明还公开了一种沟槽栅半导体器件的制造方法。本发明能提高开关速度以及降低开关损耗。

Description

沟槽栅半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅半导体器件；本发明还涉及一种沟槽栅半导体器件的制造方法。
背景技术
现有中低压半导体器件如MOSFET中主要采用沟槽型结构的栅极结构即沟槽栅，沟槽栅会从侧面覆盖沟道区从而形成纵向沟槽，而现有的表面栅结构则会从顶部表面覆盖沟道区从而使得沟道为横向沟道，也就沟槽栅半导体器件能将沟道从横向改为纵向，这样更有利于原胞密度的提高，从而得到较低的导通电阻。但随着沟道面积的增大，栅极电荷会增大，从而会影响器件的开关特性。
如图1所示，是现有沟槽栅半导体器件的结构示意图，以半导体器件为MOSFET且为N型MOSFET为例，现有沟槽栅MOSFET包括：
形成于半导体衬底101表面的N型掺杂的外延层102，漂移区由外延层102组成。
在外延层102的表面中形成有由P型掺杂区如P阱组成的体区103。
漂移区由体区103底部的外延层102组成。
沟槽栅由形成于栅极沟槽内侧表面的栅介质层如栅氧化层104和填充于栅极沟槽中栅极导电材料层如多晶硅栅105。
在体区103的表面形成有源区106。
还包括层间膜107，穿过层间膜107的接触孔108，正面金属层109。正面金属层109图形化形成源极和栅极。
源极对应的接触孔108的底部穿过源区106实现和体区103的接触，源区106和体区103同时通过接触孔108连接顶部的源极。
多晶硅栅105顶部通过对应的接触孔108连接到栅极。图1中，为了减少原胞区中各原胞的沟槽栅之间的间距从而提高沟道密度，往往单独设置栅极引出区，所述栅极引出区中形成有和所述原胞区中的所述沟槽栅同时形成的第二沟槽栅，所述第二沟槽栅中也包括栅极沟槽、栅介质层和栅极导电材料层，图1中的第二沟槽栅中的栅极导电材料层单独采用标记105a标出。所述第二沟槽栅的栅极沟槽的宽度大于所述沟槽栅的栅极沟槽的宽度，所述第二沟槽栅的栅极沟槽和所述沟槽栅的栅极沟槽相连通，所述第二沟槽栅中的栅极导电材料层105a和所述沟槽栅中的栅极导电材料层105相导通，所述沟槽栅中的所述栅极导电材料层105通过连接到所述第二沟槽栅中的栅极导电材料层150a并通过形成于所述第二沟槽栅的栅极导电材料层105a顶部的接触孔108连接到所述栅极。这样在所述沟槽栅的栅极导电材料层105的顶部就不需要在设置接触孔108，从而能减少原胞区的沟槽栅之间的间距。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅半导体器件，能提高开关速度以及降低开关损耗。为此，本发明还提供一种沟槽栅半导体器件的制造方法。
为解决上述技术问题，本发明提供的沟槽栅半导体器件包括：
由第一导电类型的第一外延层组成的漂移区。
在所述漂移区顶部的所述第一外延层中形成有第二导电类型的体区。
多个沟槽栅，所述沟槽栅包括栅极沟槽、栅介质层和栅极导电材料层，所述栅极沟槽穿过所述体区且所述栅极沟槽的底部位于所述漂移区中，所述栅介质层形成于所述栅极沟槽的底部表面和侧面，所述栅极导电材料层将所述栅极沟槽填充，被所述栅极导电材料层侧面覆盖的所述体区的表面用于形成沟道。
沟槽栅半导体器件的原胞区包括多个并联的原胞，各所述原胞包括一个所述沟槽栅。
在各所述沟槽栅的两侧分别形成有一个屏蔽电极结构，所述屏蔽电极结构包括屏蔽沟槽、屏蔽介质层和屏蔽导电材料层，所述屏蔽沟槽穿过所述体区且所述屏蔽沟槽的底部位于所述漂移区中，所述屏蔽沟槽的深度大于所述栅极沟槽的深度；所述屏蔽介质层形成在所述屏蔽沟槽的侧面和底部表面，所述屏蔽导电材料层填充在所述屏蔽沟槽中；所述屏蔽导电材料层用于对所述沟槽栅底部的所述漂移区产生横向耗尽，从而降低器件的密勒电容和导通电阻。
在所述体区表面形成有第一导电类型重掺杂的源区。
所述栅极导电材料层通过穿过层间膜的接触孔连接到由正面金属层组成的栅极。
所述屏蔽导电材料层和所述源区都通过对应的接触孔连接到由正面金属层组成的源极。
进一步的改进是，所述沟槽栅半导体器件为沟槽栅MOSFET，在所述漂移区的背面形成有第一导电类型重掺杂的漏区，在所述漏区的背面形成有由背面金属层组成的漏极。
进一步的改进是，所述第一外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为具有第一导电类型重掺杂的结构；所述漏区由背面减薄后的所述半导体衬底组成；或者所述漏区由背面减薄后的所述半导体衬底再叠加第一导电类型重掺杂的背面离子注入区组成。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层。
进一步的改进是，所述栅介质层为栅氧化层，所述栅极导电材料层为多晶硅栅；所述屏蔽介质层的材料为氧化层，所述屏蔽导电材料层的材料为多晶硅。
进一步的改进是，在所述原胞区外还包括栅极引出区，所述栅极引出区中形成有和所述原胞区中的所述沟槽栅同时形成的第二沟槽栅，所述第二沟槽栅中也包括栅极沟槽、栅介质层和栅极导电材料层，所述第二沟槽栅的栅极沟槽的宽度大于所述沟槽栅的栅极沟槽的宽度，所述第二沟槽栅的栅极沟槽和所述沟槽栅的栅极沟槽相连通，所述第二沟槽栅中的栅极导电材料层和所述沟槽栅中的栅极导电材料层相导通，所述沟槽栅中的所述栅极导电材料层通过连接到所述第二沟槽栅中的栅极导电材料层并通过形成于所述第二沟槽栅的栅极导电材料层顶部的接触孔连接到所述栅极。
进一步的改进是，所述沟槽栅半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的沟槽栅半导体器件的制造方法包括如下步骤：
步骤一、提供具有第一导电类型的第一外延层，采用光刻定义加刻蚀工艺在所述第一外延层中形成沟槽栅的栅极沟槽。
沟槽栅半导体器件的原胞区包括多个并联的原胞，各所述原胞包括一个所述沟槽栅。
步骤二、形成所述沟槽栅的栅介质层和栅极导电材料层，所述栅介质层形成于所述栅极沟槽的底部表面和侧面，所述栅极导电材料层将所述栅极沟槽填充。
步骤三、采用离子注入加退火推阱工艺形成第二导电类型的体区，所述体区形成于所述第一外延层中，位于所述体区底部的所述第一外延层组成漂移区；所述栅极沟槽穿过所述体区且所述栅极沟槽的底部位于所述漂移区中，被所述栅极导电材料层侧面覆盖的所述体区的表面用于形成沟道。
步骤四、采用离子注入加快速热退火工艺在所述体区的表面形成第一导电类型重掺杂的源区。
步骤五、采用光刻定义加刻蚀工艺形成屏蔽电极结构的屏蔽沟槽，在各所述沟槽栅的两侧分别形成有一个屏蔽电极结构。
所述屏蔽沟槽穿过所述体区且所述屏蔽沟槽的底部位于所述漂移区中，所述屏蔽沟槽的深度大于所述栅极沟槽的深度。
步骤六、形成所述屏蔽电极结构的屏蔽介质层和屏蔽导电材料层；所述屏蔽介质层形成在所述屏蔽沟槽的侧面和底部表面，所述屏蔽导电材料层填充在所述屏蔽沟槽中；所述屏蔽导电材料层用于对所述沟槽栅底部的所述漂移区产生横向耗尽，从而降低器件的密勒电容和导通电阻。
步骤七、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极，所述栅极导电材料层通过对应的接触孔连接到所述栅极。
所述屏蔽导电材料层和所述源区都通过对应的接触孔连接到所述源极。
进一步的改进是，所述沟槽栅半导体器件为沟槽栅MOSFET，还包括如下背面工艺：
在所述漂移区的背面形成第一导电类型重掺杂的漏区。
在所述漏区的背面形成有由背面金属层组成的漏极。
进一步的改进是，所述第一外延层形成于半导体衬底表面。
所述半导体衬底为具有第一导电类型重掺杂的结构。
所述背面工艺中包括对的所述半导体衬底进行背面减薄的工艺，所述漏区由背面减薄后的所述半导体衬底组成；或者所述漏区由背面减薄后的所述半导体衬底再叠加第一导电类型重掺杂的背面离子注入区组成。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层。
进一步的改进是，所述栅介质层为栅氧化层，所述栅极导电材料层为多晶硅栅；所述屏蔽介质层的材料为氧化层，所述屏蔽导电材料层的材料为多晶硅。
进一步的改进是，在所述原胞区外还包括栅极引出区，所述栅极引出区中形成有和所述原胞区中的所述沟槽栅同时形成的第二沟槽栅，所述第二沟槽栅中也包括栅极沟槽、栅介质层和栅极导电材料层，所述第二沟槽栅的栅极沟槽的宽度大于所述沟槽栅的栅极沟槽的宽度，所述第二沟槽栅的栅极沟槽和所述沟槽栅的栅极沟槽相连通，所述第二沟槽栅中的栅极导电材料层和所述沟槽栅中的栅极导电材料层相导通，所述沟槽栅中的所述栅极导电材料层通过连接到所述第二沟槽栅中的栅极导电材料层并通过形成于所述第二沟槽栅的栅极导电材料层顶部的接触孔连接到所述栅极。
进一步的改进是，所述沟槽栅半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明沟槽栅半导体器件通过在原胞区的各沟槽栅的两侧分别设置一个屏蔽电极结构，屏蔽电极结构中采用深度更大的屏蔽沟槽，这样屏蔽电极结构的屏蔽导电材料层能对沟槽栅底部的漂移区进行横向耗尽，这种横向耗尽能同时取得如下两方面的技术效果：
第一、能增加漂移区的耗尽区域，这从而能减少密勒电容，提高器件的开关速度。
第二、能提高击穿电压，在保持击穿电压不变和提高的条件下通过增加漂移区的掺杂浓度能同时降低器件的导通电阻，从而能降低开关损耗。其中，提高击穿电压的原因主要为，本发明的屏蔽电极结构的横向耗尽能在沟槽栅底角附近的尖峰电场的基础上在沟槽栅底部的漂移区中再增加一个尖峰电场，这样能使漂移区的纵向方向上的电场强度分布由三角形变为梯形，从而能增加电场强度分布曲线覆盖面积，从而能增加耐压。
由于本发明能提高开关速度和降低开关损耗，使得本发明能很好的应用于作为开关使用的中低压半导体器件如MOSFET中。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽栅半导体器件的结构示意图；
图2是本发明实施例沟槽栅半导体器件的结构示意图；
图3A-图3I是本发明实施例沟槽栅半导体器件的制造方法各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例沟槽栅半导体器件的结构示意图；本发明实施例沟槽栅半导体器件包括：
由第一导电类型的第一外延层2组成的漂移区2。
本发明实施例中，所述第一外延层2形成于半导体衬底1表面。
在所述漂移区2顶部的所述第一外延层2中形成有第二导电类型的体区6。本发明实施例中，所述漂移区由位于所述体区6底部的所述第一外延层2组成，所述漂移区也采用标记2表示。
多个沟槽栅，所述沟槽栅包括栅极沟槽202(请参考图3B所示)、栅介质层3和栅极导电材料层4，所述栅极沟槽202穿过所述体区6且所述栅极沟槽202的底部位于所述漂移区2中，所述栅介质层3形成于所述栅极沟槽202的底部表面和侧面，所述栅极导电材料层4将所述栅极沟槽202填充，被所述栅极导电材料层4侧面覆盖的所述体区6的表面用于形成沟道。
沟槽栅半导体器件的原胞区包括多个并联的原胞，各所述原胞包括一个所述沟槽栅。
在各所述沟槽栅的两侧分别形成有一个屏蔽电极结构，所述屏蔽电极结构包括屏蔽沟槽203(请参考图3F所示)、屏蔽介质层8和屏蔽导电材料层9，所述屏蔽沟槽203穿过所述体区6且所述屏蔽沟槽203的底部位于所述漂移区2中，所述屏蔽沟槽203的深度大于所述栅极沟槽202的深度；所述屏蔽介质层8形成在所述屏蔽沟槽203的侧面和底部表面，所述屏蔽导电材料层9填充在所述屏蔽沟槽203中；所述屏蔽导电材料层9用于对所述沟槽栅底部的所述漂移区2产生横向耗尽，从而降低器件的密勒电容和导通电阻。
在所述体区6表面形成有第一导电类型重掺杂的源区7。
所述栅极导电材料层4通过穿过层间膜10的接触孔11连接到由正面金属层12组成的栅极。
所述屏蔽导电材料层9和所述源区7都通过对应的接触孔11连接到由正面金属层12组成的源极。
本发明实施例中，所述沟槽栅半导体器件为沟槽栅MOSFET，在所述漂移区2的背面形成有第一导电类型重掺杂的漏区，在所述漏区的背面形成有由背面金属层组成的漏极。所述半导体衬底1为具有第一导电类型重掺杂的结构；所述漏区由背面减薄后的所述半导体衬底1组成；或者所述漏区由背面减薄后的所述半导体衬底1再叠加第一导电类型重掺杂的背面离子注入区组成。
所述半导体衬底1为硅衬底，所述第一外延层2为硅外延层。
所述栅介质层3为栅氧化层，所述栅极导电材料层4为多晶硅栅；所述屏蔽介质层8的材料为氧化层，所述屏蔽导电材料层9的材料为多晶硅。
在所述原胞区外还包括栅极引出区，所述栅极引出区中形成有和所述原胞区中的所述沟槽栅同时形成的第二沟槽栅，所述第二沟槽栅中也包括栅极沟槽202、栅介质层3和栅极导电材料层4a，图2中所述第二沟槽栅的栅极导电材料层单独采用标记4a表示，所述第二沟槽栅的栅极沟槽202的宽度大于所述沟槽栅的栅极沟槽202的宽度，所述第二沟槽栅的栅极沟槽202和所述沟槽栅的栅极沟槽202相连通，所述第二沟槽栅中的栅极导电材料层4和所述沟槽栅中的栅极导电材料层4相导通，所述沟槽栅中的所述栅极导电材料层4通过连接到所述第二沟槽栅中的栅极导电材料层4并通过形成于所述第二沟槽栅的栅极导电材料层4顶部的接触孔11连接到所述栅极。通过设置所述栅极引出区后，所述原胞区中的所述栅极导电材料层4的顶部就不需要再设置接触孔11，从而能降低所述原胞区中的所述沟槽栅之间的间距，提高所述原胞区中的沟道密度。
本发明实施例中，所述沟槽栅半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：所述沟槽栅半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明实施例沟槽栅半导体器件通过在原胞区的各沟槽栅的两侧分别设置一个屏蔽电极结构，屏蔽电极结构中采用深度更大的屏蔽沟槽203，这样屏蔽电极结构的屏蔽导电材料层9能对沟槽栅底部的漂移区2进行横向耗尽，这种横向耗尽能同时取得如下两方面的技术效果：
第一、能增加漂移区2的耗尽区域，这从而能减少密勒电容，提高器件的开关速度。
第二、能提高击穿电压，在保持击穿电压不变和提高的条件下通过增加漂移区2的掺杂浓度能同时降低器件的导通电阻，从而能降低开关损耗。其中，提高击穿电压的原因主要为，本发明的屏蔽电极结构的横向耗尽能在沟槽栅底角附近的尖峰电场的基础上在沟槽栅底部的漂移区2中再增加一个尖峰电场，这样能使漂移区2的纵向方向上的电场强度分布由三角形变为梯形，从而能增加电场强度分布曲线覆盖面积，从而能增加耐压。
由于本发明实施例能提高开关速度和降低开关损耗，使得本发明实施例能很好的应用于作为开关使用的中低压半导体器件如MOSFET中。
如图3A至图3I所示，是本发明实施例沟槽栅半导体器件的制造方法各步骤中的器件结构示意图，本发明实施例沟槽栅半导体器件的制造方法包括如下步骤：
步骤一、如图3A所示，提供具有第一导电类型的第一外延层2。
本发明实施例方法中，所述第一外延层2形成于半导体衬底1表面。
如图3B所示，采用光刻定义加刻蚀工艺在所述第一外延层2中形成沟槽栅的栅极沟槽202。
本发明实施例方法中采用了硬质掩模层201，首先，在所述第一外延层2的表面形成所述硬质掩模层201，所述硬质掩模层的材料包括氧化层和氮化层。
之后，光刻定义出所述栅极沟槽202的形成区域。
之后，进行依次刻蚀所述硬质掩模层201和所述第一外延层2形成所述栅极沟槽202。
之后，去除所述硬质掩模层201。
沟槽栅半导体器件的原胞区包括多个并联的原胞，各所述原胞包括一个所述沟槽栅。
步骤二、如图3C所示，形成所述沟槽栅的栅介质层3和栅极导电材料层4，所述栅介质层3形成于所述栅极沟槽202的底部表面和侧面，所述栅极导电材料层4将所述栅极沟槽202填充。
图3C中，所述栅介质层2和所述栅极导电材料层4还延伸到所述栅极沟槽202外部的表面上。
之后，如图3E所示，需要采用回刻或化学机械研磨工艺将所述栅极沟槽202外部的所述栅极导电材料层4去除。
步骤三、如图3D所示，采用离子注入加退火推阱工艺形成第二导电类型的体区6，所述体区6形成于所述第一外延层2中，位于所述体区6底部的所述第一外延层2组成漂移区2；所述栅极沟槽202穿过所述体区6且所述栅极沟槽202的底部位于所述漂移区2中，被所述栅极导电材料层4侧面覆盖的所述体区6的表面用于形成沟道。
步骤四、如图3E所示，采用离子注入加快速热退火工艺在所述体区6的表面形成第一导电类型重掺杂的源区7。
步骤五、如图3F所示，采用光刻定义加刻蚀工艺形成屏蔽电极结构的屏蔽沟槽203，在各所述沟槽栅的两侧分别形成有一个屏蔽电极结构。
所述屏蔽沟槽203穿过所述体区6且所述屏蔽沟槽203的底部位于所述漂移区2中，所述屏蔽沟槽203的深度大于所述栅极沟槽202的深度。
步骤六、如图3G所示，形成所述屏蔽电极结构的屏蔽介质层8和屏蔽导电材料层9；所述屏蔽介质层8形成在所述屏蔽沟槽203的侧面和底部表面，所述屏蔽导电材料层9填充在所述屏蔽沟槽203中；所述屏蔽导电材料层9用于对所述沟槽栅底部的所述漂移区2产生横向耗尽，从而降低器件的密勒电容和导通电阻。
图3G中，所述屏蔽介质层8和所述屏蔽导电材料层9还延伸到所述屏蔽沟槽203外部的表面上。
之后，如图3H所示，需要采用回刻或化学机械研磨工艺将所述屏蔽沟槽203外部的所述屏蔽导电材料层9去除。
步骤七、如图3H所示，形成层间膜10，在所述屏蔽沟槽203的区域外，所述层间膜10叠加在所述屏蔽介质层8的表面上。
如图3I所示，采用光刻刻蚀工艺形成穿过所述层间膜10和所述屏蔽介质层8的接触孔11的开口204。
如图2所示，在所述接触孔11的开口204中填充金属形成所述接触孔11。
之后，形成正面金属层12，对所述正面金属层12进行图形化形成源极和栅极，所述栅极导电材料层4通过对应的接触孔11连接到所述栅极。
所述屏蔽导电材料层9和所述源区7都通过对应的接触孔11连接到所述源极。
所述沟槽栅半导体器件为沟槽栅MOSFET，还包括如下背面工艺：
在所述漂移区2的背面形成第一导电类型重掺杂的漏区。所述半导体衬底1为具有第一导电类型重掺杂的结构。所述背面工艺中包括对的所述半导体衬底1进行背面减薄的工艺，所述漏区由背面减薄后的所述半导体衬底1组成；或者所述漏区由背面减薄后的所述半导体衬底1再叠加第一导电类型重掺杂的背面离子注入区组成。
在所述漏区的背面形成有由背面金属层组成的漏极。
本发明实施例方法中，所述半导体衬底1为硅衬底，所述第一外延层2为硅外延层。
所述栅介质层3为栅氧化层，所述栅极导电材料层4为多晶硅栅；所述屏蔽介质层8的材料为氧化层，所述屏蔽导电材料层9的材料为多晶硅。
在所述原胞区外还包括栅极引出区，所述栅极引出区中形成有和所述原胞区中的所述沟槽栅同时形成的第二沟槽栅，所述第二沟槽栅中也包括栅极沟槽202a、栅介质层3和栅极导电材料层4a，图3B中单独采用标记202a表示所述第二沟槽栅的栅极沟槽，图3D中单独采用标记4a表示所述栅极导电材料层4。所述第二沟槽栅的栅极沟槽202的宽度大于所述沟槽栅的栅极沟槽202的宽度，所述第二沟槽栅的栅极沟槽202和所述沟槽栅的栅极沟槽202相连通，所述第二沟槽栅中的栅极导电材料层4和所述沟槽栅中的栅极导电材料层4相导通，所述沟槽栅中的所述栅极导电材料层4通过连接到所述第二沟槽栅中的栅极导电材料层4并通过形成于所述第二沟槽栅的栅极导电材料层4顶部的接触孔11连接到所述栅极。
本发明实施例方法中，所述沟槽栅半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例方法中也能为：所述沟槽栅半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种沟槽栅半导体器件，其特征在于，包括：
由第一导电类型的第一外延层组成的漂移区；
在所述漂移区顶部的所述第一外延层中形成有第二导电类型的体区；
多个沟槽栅，所述沟槽栅包括栅极沟槽、栅介质层和栅极导电材料层，所述栅极沟槽穿过所述体区且所述栅极沟槽的底部位于所述漂移区中，所述栅介质层形成于所述栅极沟槽的底部表面和侧面，所述栅极导电材料层将所述栅极沟槽填充，被所述栅极导电材料层侧面覆盖的所述体区的表面用于形成沟道；
沟槽栅半导体器件的原胞区包括多个并联的原胞，各所述原胞包括一个所述沟槽栅；
在各所述沟槽栅的两侧分别形成有一个屏蔽电极结构，所述屏蔽电极结构包括屏蔽沟槽、屏蔽介质层和屏蔽导电材料层，所述屏蔽沟槽穿过所述体区且所述屏蔽沟槽的底部位于所述漂移区中，所述屏蔽沟槽的深度大于所述栅极沟槽的深度；所述屏蔽介质层形成在所述屏蔽沟槽的侧面和底部表面，所述屏蔽导电材料层填充在所述屏蔽沟槽中；所述屏蔽导电材料层用于对所述沟槽栅底部的所述漂移区产生横向耗尽，从而降低器件的密勒电容和导通电阻；
在所述体区表面形成有第一导电类型重掺杂的源区；
所述栅极导电材料层通过穿过层间膜的接触孔连接到由正面金属层组成的栅极；
所述屏蔽导电材料层和所述源区都通过对应的接触孔连接到由正面金属层组成的源极。
2.如权利要求1所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半导体器件为沟槽栅MOSFET，在所述漂移区的背面形成有第一导电类型重掺杂的漏区，在所述漏区的背面形成有由背面金属层组成的漏极。
3.如权利要求2所述的沟槽栅半导体器件，其特征在于：所述第一外延层形成于半导体衬底表面。
4.如权利要求3所述的沟槽栅半导体器件，其特征在于：所述半导体衬底为具有第一导电类型重掺杂的结构；所述漏区由背面减薄后的所述半导体衬底组成；或者所述漏区由背面减薄后的所述半导体衬底再叠加第一导电类型重掺杂的背面离子注入区组成。
5.如权利要求3所述的沟槽栅半导体器件，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层。
6.如权利要求5所述的沟槽栅半导体器件，其特征在于：所述栅介质层为栅氧化层，所述栅极导电材料层为多晶硅栅；所述屏蔽介质层的材料为氧化层，所述屏蔽导电材料层的材料为多晶硅。
7.如权利要求1所述的沟槽栅半导体器件，其特征在于：在所述原胞区外还包括栅极引出区，所述栅极引出区中形成有和所述原胞区中的所述沟槽栅同时形成的第二沟槽栅，所述第二沟槽栅中也包括栅极沟槽、栅介质层和栅极导电材料层，所述第二沟槽栅的栅极沟槽的宽度大于所述沟槽栅的栅极沟槽的宽度，所述第二沟槽栅的栅极沟槽和所述沟槽栅的栅极沟槽相连通，所述第二沟槽栅中的栅极导电材料层和所述沟槽栅中的栅极导电材料层相导通，所述沟槽栅中的所述栅极导电材料层通过连接到所述第二沟槽栅中的栅极导电材料层并通过形成于所述第二沟槽栅的栅极导电材料层顶部的接触孔连接到所述栅极。
8.如权利要求1至7中任一权项所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种沟槽栅半导体器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供具有第一导电类型的第一外延层，采用光刻定义加刻蚀工艺在所述第一外延层中形成沟槽栅的栅极沟槽；
沟槽栅半导体器件的原胞区包括多个并联的原胞，各所述原胞包括一个所述沟槽栅；
步骤二、形成所述沟槽栅的栅介质层和栅极导电材料层，所述栅介质层形成于所述栅极沟槽的底部表面和侧面，所述栅极导电材料层将所述栅极沟槽填充；
步骤三、采用离子注入加退火推阱工艺形成第二导电类型的体区，所述体区形成于所述第一外延层中，位于所述体区底部的所述第一外延层组成漂移区；所述栅极沟槽穿过所述体区且所述栅极沟槽的底部位于所述漂移区中，被所述栅极导电材料层侧面覆盖的所述体区的表面用于形成沟道；
步骤四、采用离子注入加快速热退火工艺在所述体区的表面形成第一导电类型重掺杂的源区；
步骤五、采用光刻定义加刻蚀工艺形成屏蔽电极结构的屏蔽沟槽，在各所述沟槽栅的两侧分别形成有一个屏蔽电极结构；
所述屏蔽沟槽穿过所述体区且所述屏蔽沟槽的底部位于所述漂移区中，所述屏蔽沟槽的深度大于所述栅极沟槽的深度；
步骤六、形成所述屏蔽电极结构的屏蔽介质层和屏蔽导电材料层；所述屏蔽介质层形成在所述屏蔽沟槽的侧面和底部表面，所述屏蔽导电材料层填充在所述屏蔽沟槽中；所述屏蔽导电材料层用于对所述沟槽栅底部的所述漂移区产生横向耗尽，从而降低器件的密勒电容和导通电阻；
步骤七、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极，所述栅极导电材料层通过对应的接触孔连接到所述栅极；
所述屏蔽导电材料层和所述源区都通过对应的接触孔连接到所述源极。
10.如权利要求9所述的沟槽栅半导体器件的制造方法，其特征在于：所述沟槽栅半导体器件为沟槽栅MOSFET，还包括如下背面工艺：
在所述漂移区的背面形成第一导电类型重掺杂的漏区；
在所述漏区的背面形成有由背面金属层组成的漏极。
11.如权利要求10所述的沟槽栅半导体器件的制造方法，其特征在于：所述第一外延层形成于半导体衬底表面；
所述半导体衬底为具有第一导电类型重掺杂的结构；
所述背面工艺中包括对的所述半导体衬底进行背面减薄的工艺，所述漏区由背面减薄后的所述半导体衬底组成；或者所述漏区由背面减薄后的所述半导体衬底再叠加第一导电类型重掺杂的背面离子注入区组成。
12.如权利要求11所述的沟槽栅半导体器件的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层。
13.如权利要求12所述的沟槽栅半导体器件的制造方法，其特征在于：所述栅介质层为栅氧化层，所述栅极导电材料层为多晶硅栅；所述屏蔽介质层的材料为氧化层，所述屏蔽导电材料层的材料为多晶硅。
14.如权利要求9所述的沟槽栅半导体器件的制造方法，其特征在于：在所述原胞区外还包括栅极引出区，所述栅极引出区中形成有和所述原胞区中的所述沟槽栅同时形成的第二沟槽栅，所述第二沟槽栅中也包括栅极沟槽、栅介质层和栅极导电材料层，所述第二沟槽栅的栅极沟槽的宽度大于所述沟槽栅的栅极沟槽的宽度，所述第二沟槽栅的栅极沟槽和所述沟槽栅的栅极沟槽相连通，所述第二沟槽栅中的栅极导电材料层和所述沟槽栅中的栅极导电材料层相导通，所述沟槽栅中的所述栅极导电材料层通过连接到所述第二沟槽栅中的栅极导电材料层并通过形成于所述第二沟槽栅的栅极导电材料层顶部的接触孔连接到所述栅极。
15.如权利要求9至14中任一权项所述的沟槽栅半导体器件的制造方法，其特征在于：所述沟槽栅半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
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