CN106129105B - 沟槽栅功率mosfet及制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽栅功率MOSFET，在漂移区中形成有多个第二导电类型柱，各第二导电类型柱的顶部都分别对应一个沟槽；各第二导电类型柱的顶部和体区相接触；各第二导电类型柱周期排列且相邻的第二导电类型柱之间间隔有一个以上的沟槽；各第二导电类型柱和位于各第二导电类型柱之间的第一导电类型外延层电荷平衡并形成类超结结构；类超结结构使漂移区的耐压能力提升，从而能提高漂移区的掺杂浓度并降低器件的导通电阻。本发明还公开了一种沟槽栅功率MOSFET的制造方法。本发明能提高器件的击穿电压并同时降低器件的导通电阻。

Description

沟槽栅功率MOSFET及制造方法
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率MOSFET。本发明还涉及一种沟槽栅功率MOSFET的制造方法。
背景技术
如图1所示，是现有沟槽栅功率MOSFET的结构示意图；器件结构包括：
半导体衬底如硅衬底101，形成于半导体衬底101表面的外延层102，漂移区由该外延层102组成。
沟槽栅的沟槽形成于外延层102中，在沟槽的内侧表面形成有栅介质层如栅氧化层103以及在内部填充有多晶硅并形成多晶硅栅104。
体区105形成于外延层即漂移区102的表面，体区105一般由阱区组成，被多晶硅栅104侧面覆盖的体区105表面用于形成沟道。
源区106形成于内部区域的体区105表面。
层间膜107覆盖在外延层102的表面。接触孔108穿过层间膜107和底部掺杂区连接。在层间膜107的顶部形成有正面金属层110，正面金属层110图形化后形成栅极和源极。
源极通过接触孔108和底部的源区106连接。而且为了实现源极和体区105的连接，源区106对应的接触孔108的底部形成有体区接触区109，体区接触区109用于和接触孔108形成良好的欧姆接触。
漏区由对所述半导体衬底101进行背面掺杂组成或直接由已经重掺杂的所述半导体衬底101组成，漏区和漂移区102相接触，在漏区的背面形成有背面金属层并由该背面金属层引出漏极。
现有沟槽栅功率MOSFET的导通电阻由正面金属层110及接触电阻，沟道电阻，源区电阻，漂移区电阻，漏区及背面金属层接触电阻等几部分构成。为使MOSFET具有足够高的击穿电压，漂移区102通常采用轻掺杂的外延层，故漂移区电阻在整个MOSFET的导通电阻中占有很大比重。如果能使用合适的方法在保证器件击穿电压的前提下降低漂移区电阻，则可以大幅度提升器件性能。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅功率MOSFET，能提高器件的击穿电压并同时降低器件的导通电阻。为此，本发明还提供一种沟槽栅功率MOSFET的制造方法。
为解决上述技术问题，本发明提供一种的沟槽栅功率MOSFET包括：
形成于半导体衬底上的第一导电类型外延层，在所述第一导电类型外延层中形成有多个周期排列的沟槽，沟槽栅形成于所述沟槽中。
第二导电类型的体区形成于所述第一导电类型外延层的表面，所述体区的结深小于所述沟槽的深度。
漂移区为位于所述体区底部的所述第一导电类型外延层。
在所述漂移区中形成有多个第二导电类型柱，各所述第二导电类型柱的顶部都分别对应一个所述沟槽且各所述第二导电类型柱是在对应的所述沟槽形成后以及填充所述沟槽栅之前通过离子注入形成；各所述第二导电类型柱的顶部和所述体区相接触。
各所述第二导电类型柱周期排列且相邻的所述第二导电类型柱之间间隔有一个以上的所述沟槽；各所述第二导电类型柱和位于各所述第二导电类型柱之间的所述第一导电类型外延层电荷平衡并形成类超结结构；所述类超结结构使所述漂移区的耐压能力提升，从而能提高所述漂移区的掺杂浓度并降低器件的导通电阻。
进一步的改进是，各相邻的所述第二导电类型柱之间的所述沟槽的底部的所述第一导电类型外延层中形成有第一导电类型柱，各所述第一导电类型柱是在对应的所述沟槽形成后以及填充所述沟槽栅之前通过离子注入形成，各所述第一导电类型柱的深度小于所述第二导电类型柱的深度；各所述第二导电类型柱和位于各所述第二导电类型柱之间的叠加了所述第一导电类型柱的所述第一导电类型外延层电荷平衡并形成类超结结构；通过所述第一导电类型柱提高所述漂移区的掺杂浓度并降低器件的导通电阻。
进一步的改进是，各相邻的所述第二导电类型柱之间间隔有一个所述沟槽。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
进一步的改进是，所述沟槽栅包括栅介质层和多晶硅栅，所述栅介质层形成于所述沟槽的侧面和底部表面，所述多晶硅栅将所述沟槽完全填充。
进一步的改进是，还包括：源区、层间膜、接触孔、接触孔注入区和正面金属层；
所述源区为第一导电类型重掺杂且形成于所述体区表面。
所述接触孔穿过所述层间膜和对应的所述源区或所述沟槽栅接触；在所述源区对应的所述接触孔的底部形成有第二导电类型重掺杂的所述接触孔注入区。
所述正面金属层图形化形成源极和栅极。
进一步的改进是，所述漏区由形成于所述漂移区底部的第一导电类型重掺杂区组成，在所述漏区的背面形成有背面金属层并由该背面金属层引出漏极。
为解决上述技术问题，本发明提供的沟槽栅功率MOSFET的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有第一导电类型外延层。
步骤二、采用光刻刻蚀工艺在所述第一导电类型外延层中形成多个周期排列的沟槽。
步骤三、采用光刻工艺加第二导电类型离子注入工艺形成多个第二导电类型柱；各所述第二导电类型柱都分别对应一个的所述沟槽且位于对应的所述沟槽底部的所述第一导电类型外延层中。
各所述第二导电类型柱周期排列且相邻的所述第二导电类型柱之间间隔有一个以上的所述沟槽。
步骤四、在各所述沟槽中形成沟槽栅。
步骤五、形成第二导电类型的体区，所述体区位于所述第一导电类型外延层的表面；所述体区的结深小于所述沟槽的深度；各所述第二导电类型柱的顶部和所述体区相接触。
漂移区为位于所述体区底部的所述第一导电类型外延层。
各所述第二导电类型柱和位于各所述第二导电类型柱之间的所述第一导电类型外延层电荷平衡并形成类超结结构；所述类超结结构使所述漂移区的耐压能力提升，从而能提高所述漂移区的掺杂浓度并降低器件的导通电阻。
进一步的改进是，在步骤二形成所述沟槽之后以及步骤四形成所述沟槽栅之前，在步骤三的形成各所述第二导电类型柱之前或之后还包括如下步骤：
采用光刻工艺加第一导电类型离子注入工艺形成多个第一导电类型柱；各所述第一导电类型柱形成于各相邻的所述第二导电类型柱之间的所述沟槽的底部的所述第一导电类型外延层中，各所述第一导电类型柱的深度小于所述第二导电类型柱的深度；各所述第二导电类型柱和位于各所述第二导电类型柱之间的叠加了所述第一导电类型柱的所述第一导电类型外延层电荷平衡并形成类超结结构；通过所述第一导电类型柱提高所述漂移区的掺杂浓度并降低器件的导通电阻。
进一步的改进是，各相邻的所述第二导电类型柱之间间隔有一个所述沟槽。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
进一步的改进是，步骤二中形成所述沟槽包括如下分步骤：
步骤31、形成硬质掩模层。
步骤32、采用光刻工艺定义出沟槽形成区域，采用刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除，所述沟槽形成区域外的所述硬质掩模层保留。
步骤33、以所述硬质掩模层为掩模对所述第一导电类型外延层进行刻蚀形成所述沟槽。
所述硬质掩模层在步骤三中保留，在步骤四中形成所述沟槽栅之前去除。
进一步的改进是，步骤四中形成所述沟槽栅包括如下分步骤：
步骤41、生长栅介质层，所述栅介质层形成于所述沟槽的侧面和底部表面并延伸到所述沟槽外。
步骤42、淀积多晶硅填充所述沟槽，进行多晶硅回刻使多晶硅仅填充于所述沟槽中且将所述沟槽完全填充，由填充于所述沟槽中的多晶硅组成多晶硅栅。
进一步的改进是，还包括如下步骤：
步骤六、进行第一导电类型重掺杂离子注入形成源区，所述源区位于所述体区表面。
步骤七、沉积层间膜。
步骤八、采用光刻刻蚀工艺形成接触孔的开口，所述接触孔穿过所述层间膜和对应的所述源区或所述沟槽栅接触。
进行第二导电类型重掺杂离子注入在所述源区对应的所述接触孔的底部形成接触孔注入区。
在所述接触孔中填充金属。
步骤九、形成正面金属层，采用光刻刻蚀工艺对所述正面金属层进行图形化形成栅极和源极。
进一步的改进是，还包括如下步骤：
步骤十、对所述半导体衬底进行背面减薄。
步骤十一、在所述半导体衬底背面进行第一导电类型重掺杂离子注入形成漏区，所述漏区和所述漂移区相接触。
步骤十二、形成背面金属层，由该背面金属层引出漏极。
本发明通过在沟槽栅功率MOSFET的部分沟槽的底部设置第二导电类型柱，且第二导电类型柱周期排列且各第二导电类型柱和位于各第二导电类型柱之间的第一导电类型外延层电荷平衡并形成类超结结构，也即各第二导电类型柱和位于各第二导电类型柱之间的第一导电类型外延层会交替排列也即形成P型柱和N型柱交替排列的结构；由于类超结结构具有互相电荷平衡的P型柱和N型柱，故类超结结构的P型柱和N型柱之间能够互相横向耗尽从而能使漂移区的耐压能力提升，也从而能采用更高掺杂浓度的漂移区，所以本发明还能提高所述漂移区的掺杂浓度并降低器件的导通电阻。
本发明还能通过在位于各第二导电类型柱之间的沟槽的底部设置第一导电类型柱，第一导电类型柱能提高漂移区的掺杂浓度从而降低器件的导通电阻，增加第一导电类型柱之后，各第二导电类型柱和位于各第二导电类型柱之间的第一导电类型区域的电荷平衡更加容易调节，所以能较好的调节耐压能力；另外，通过增加第一导电类型柱之后就能降低器件的导通电阻，这也方便导通电阻的调节。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽栅功率MOSFET的结构示意图；
图2是本发明实施例沟槽栅功率MOSFET的结构示意图；
图3A-图3L是本发明实施例沟槽栅功率MOSFET的制造方法各步骤的器件结构意图。
具体实施方式
如图3A至图3L所示，是本发明实施例沟槽栅功率MOSFET的制造方法各步骤的器件结构意图，本发明实施例沟槽栅功率MOSFET包括：
形成于半导体衬底1上的第一导电类型外延层2，在所述第一导电类型外延层2中形成有多个周期排列的沟槽201，沟槽栅形成于所述沟槽201中。
所述沟槽栅包括栅介质层如栅氧化层3和多晶硅栅4，所述栅介质层3形成于所述沟槽201的侧面和底部表面，所述多晶硅栅4将所述沟槽201完全填充。
第二导电类型的体区5形成于所述第一导电类型外延层2的表面，所述体区5的结深小于所述沟槽201的深度。
漂移区为位于所述体区5底部的所述第一导电类型外延层2。
在所述漂移区中形成有多个第二导电类型柱6，各所述第二导电类型柱6的顶部都分别对应一个所述沟槽201且各所述第二导电类型柱6是在对应的所述沟槽201形成后以及填充所述沟槽栅之前通过离子注入形成；各所述第二导电类型柱6的顶部和所述体区5相接触。
各所述第二导电类型柱6周期排列且相邻的所述第二导电类型柱6之间间隔有一个以上的所述沟槽201。图2所示的本发明实施例中，各相邻的所述第二导电类型柱6之间间隔有一个所述沟槽201。
各所述第二导电类型柱6和位于各所述第二导电类型柱6之间的所述第一导电类型外延层2电荷平衡并形成类超结结构；所述类超结结构使所述漂移区的耐压能力提升，从而能提高所述漂移区的掺杂浓度并降低器件的导通电阻。较佳为，各相邻的所述第二导电类型柱6之间的所述沟槽201的底部的所述第一导电类型外延层2中形成有第一导电类型柱7，各所述第一导电类型柱7是在对应的所述沟槽201形成后以及填充所述沟槽栅之前通过离子注入形成，各所述第一导电类型柱7的深度小于所述第二导电类型柱6的深度；各所述第二导电类型柱6和位于各所述第二导电类型柱6之间的叠加了所述第一导电类型柱7的所述第一导电类型外延层2电荷平衡并形成类超结结构；通过所述第一导电类型柱7提高所述漂移区的掺杂浓度并降低器件的导通电阻。
还包括：源区8、层间膜9、接触孔10、接触孔注入区11和正面金属层12。
所述源区8为第一导电类型重掺杂且形成于所述体区5表面。
所述接触孔10穿过所述层间膜9和对应的所述源区8或所述沟槽栅接触；在所述源区8对应的所述接触孔10的底部形成有第二导电类型重掺杂的所述接触孔注入区11。
所述正面金属层12图形化形成源极和栅极。
所述漏区由形成于所述漂移区底部的第一导电类型重掺杂区组成，可以通过对减薄后的所述半导体衬底1进行离子注入掺杂形成所述漏区，也能直接通过减薄后且已经为重掺杂结构的所述半导体衬底1形成所述漏区。在所述漏区的背面形成有背面金属层并由该背面金属层引出漏极。
本发明实施例中，沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
如图3A至图3L所示，是本发明实施例沟槽栅功率MOSFET的制造方法各步骤的器件结构意图，本发明实施例沟槽栅功率MOSFET的制造方法包括如下步骤：
步骤一、如图3A所示，提供一半导体衬底1，在所述半导体衬底1上形成有第一导电类型外延层2。
步骤二、采用光刻刻蚀工艺在所述第一导电类型外延层2中形成多个周期排列的沟槽201。形成所述沟槽201包括如下分步骤：
步骤31、如图3B所示，形成硬质掩模层301。较佳为，所述硬质掩模层301为氮化硅或者为氧化硅叠加氮化硅。
步骤32、如图3B所示，采用光刻工艺形成光刻胶图形302定义出沟槽201形成区域。
如图3C所示，采用刻蚀工艺将所述沟槽201形成区域的所述硬质掩模层301去除，所述沟槽201形成区域外的所述硬质掩模层301保留。
步骤33、如图3D所示，以所述硬质掩模层301为掩模对所述第一导电类型外延层2进行刻蚀形成所述沟槽201。
所述硬质掩模层301在步骤三中保留，在步骤四中形成所述沟槽栅之前去除。
步骤三、采用光刻工艺加第二导电类型离子注入工艺形成多个第二导电类型柱6；各所述第二导电类型柱6都分别对应一个的所述沟槽201且位于对应的所述沟槽201底部的所述第一导电类型外延层2中。
如图3E所示，采用光刻工艺形成的光刻胶图形303定义出需要进行离子注入形成所述第二导电类型柱6的区域。
如图3F所示，对所述第二导电类型柱6进行激活推进。在激活推进之前或之后去除光刻胶图形303。
各所述第二导电类型柱6周期排列且相邻的所述第二导电类型柱6之间间隔有一个以上的所述沟槽201。本发明实施例中，各相邻的所述第二导电类型柱6之间间隔有一个所述沟槽201。
较佳为，在步骤二形成所述沟槽201之后以及后续步骤四形成所述沟槽栅之前，在步骤三的形成各所述第二导电类型柱6之前或之后还包括如下步骤：
如图3G所示，采用光刻工艺形成光刻胶图形304定义出离子注入区域，之后进行第一导电类型离子注入工艺形成多个第一导电类型柱7。各所述第一导电类型柱7形成于各相邻的所述第二导电类型柱6之间的所述沟槽201的底部的所述第一导电类型外延层2中，各所述第一导电类型柱7的深度小于所述第二导电类型柱6的深度。
之后，如图3H所示，去除所述光刻胶图形304。
如图3I所示，去除所述硬质掩模层301。
步骤四、在各所述沟槽201中形成沟槽栅。形成所述沟槽栅包括如下分步骤：
步骤41、如图3J所示，生长栅介质层3，所述栅介质层3形成于所述沟槽201的侧面和底部表面并延伸到所述沟槽201外。较佳为，所述栅介质层3为栅氧化层，采用热氧化工艺生长。
步骤42、如图3K所示，淀积多晶硅填充所述沟槽201，进行多晶硅回刻使多晶硅仅填充于所述沟槽201中且将所述沟槽201完全填充，由填充于所述沟槽201中的多晶硅组成多晶硅栅4。
步骤五、如图3L所示，形成第二导电类型的体区5，所述体区5位于所述第一导电类型外延层2的表面；所述体区5的结深小于所述沟槽201的深度；各所述第二导电类型柱6的顶部和所述体区5相接触。
漂移区为位于所述体区5底部的所述第一导电类型外延层2；
各所述第二导电类型柱6和位于各所述第二导电类型柱6之间的所述第一导电类型外延层2电荷平衡并形成类超结结构；所述类超结结构使所述漂移区的耐压能力提升，从而能提高所述漂移区的掺杂浓度并降低器件的导通电阻。较佳为，形成有所述第一导电类型柱7时，各所述第二导电类型柱6和位于各所述第二导电类型柱6之间的叠加了所述第一导电类型柱7的所述第一导电类型外延层2电荷平衡并形成类超结结构；通过所述第一导电类型柱7提高漂移区的掺杂浓度并降低器件的导通电阻。
还包括如下步骤：
步骤六、如图3L所示，进行第一导电类型重掺杂离子注入形成源区8，所述源区8位于所述体区5表面。
步骤七、如图2所示，沉积层间膜9。
步骤八、如图2所示，采用光刻刻蚀工艺形成接触孔10的开口，所述接触孔10穿过所述层间膜9和对应的所述源区8或所述沟槽栅接触。
进行第二导电类型重掺杂离子注入在所述源区8对应的所述接触孔10的底部形成接触孔注入区11。
在所述接触孔10中填充金属。
步骤九、如图2所示，形成正面金属层12，采用光刻刻蚀工艺对所述正面金属层12进行图形化形成栅极和源极。
步骤十、对所述半导体衬底1进行背面减薄。
步骤十一、在所述半导体衬底1背面进行第一导电类型重掺杂离子注入形成漏区，所述漏区和所述漂移区相接触。
步骤十二、形成背面金属层，由该背面金属层引出漏极。
本发明实施例方法中，沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种沟槽栅功率MOSFET，其特征在于，包括：
形成于半导体衬底上的第一导电类型外延层，在所述第一导电类型外延层中形成有多个周期排列的沟槽，沟槽栅形成于所述沟槽中；
第二导电类型的体区形成于所述第一导电类型外延层的表面，所述体区的结深小于所述沟槽的深度；
漂移区为位于所述体区底部的所述第一导电类型外延层；
在所述漂移区中形成有多个第二导电类型柱，各所述第二导电类型柱的顶部都分别对应一个所述沟槽且各所述第二导电类型柱是在对应的所述沟槽形成后以及填充所述沟槽栅之前通过离子注入形成；各所述第二导电类型柱的顶部和所述体区相接触；
各所述第二导电类型柱周期排列且相邻的所述第二导电类型柱之间间隔有一个以上的所述沟槽；各所述第二导电类型柱和位于各所述第二导电类型柱之间的所述第一导电类型外延层电荷平衡并形成类超结结构；所述类超结结构使所述漂移区的耐压能力提升，从而能提高所述漂移区的掺杂浓度并降低器件的导通电阻；
各相邻的所述第二导电类型柱之间的所述沟槽的底部的所述第一导电类型外延层中形成有第一导电类型柱，各所述第一导电类型柱是在对应的所述沟槽形成后以及填充所述沟槽栅之前通过离子注入形成，各所述第一导电类型柱的深度小于所述第二导电类型柱的深度；各所述第二导电类型柱和位于各所述第二导电类型柱之间的叠加了所述第一导电类型柱的所述第一导电类型外延层电荷平衡并形成类超结结构；通过所述第一导电类型柱提高所述漂移区的掺杂浓度并降低器件的导通电阻。
2.如权利要求1沟槽栅功率MOSFET，其特征在于：各相邻的所述第二导电类型柱之间间隔有一个所述沟槽。
3.如权利要求1沟槽栅功率MOSFET，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
4.如权利要求1沟槽栅功率MOSFET，其特征在于：所述沟槽栅包括栅介质层和多晶硅栅，所述栅介质层形成于所述沟槽的侧面和底部表面，所述多晶硅栅将所述沟槽完全填充。
5.如权利要求1沟槽栅功率MOSFET，其特征在于，还包括：源区、层间膜、接触孔、接触孔注入区和正面金属层；
所述源区为第一导电类型重掺杂且形成于所述体区表面；
所述接触孔穿过所述层间膜和对应的所述源区或所述沟槽栅接触；在所述源区对应的所述接触孔的底部形成有第二导电类型重掺杂的所述接触孔注入区；
所述正面金属层图形化形成源极和栅极。
6.如权利要求5沟槽栅功率MOSFET，其特征在于，还包括漏区：所述漏区由形成于所述漂移区底部的第一导电类型重掺杂区组成，在所述漏区的背面形成有背面金属层并由该背面金属层引出漏极。
7.一种沟槽栅功率MOSFET的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有第一导电类型外延层；
步骤二、采用光刻刻蚀工艺在所述第一导电类型外延层中形成多个周期排列的沟槽；
步骤三、采用光刻工艺加第二导电类型离子注入工艺形成多个第二导电类型柱；各所述第二导电类型柱都分别对应一个的所述沟槽且位于对应的所述沟槽底部的所述第一导电类型外延层中；
各所述第二导电类型柱周期排列且相邻的所述第二导电类型柱之间间隔有一个以上的所述沟槽；
步骤四、在各所述沟槽中形成沟槽栅；
步骤五、形成第二导电类型的体区，所述体区位于所述第一导电类型外延层的表面；所述体区的结深小于所述沟槽的深度；各所述第二导电类型柱的顶部和所述体区相接触；
漂移区为位于所述体区底部的所述第一导电类型外延层；
各所述第二导电类型柱和位于各所述第二导电类型柱之间的所述第一导电类型外延层电荷平衡并形成类超结结构；所述类超结结构使所述漂移区的耐压能力提升，从而能提高所述漂移区的掺杂浓度并降低器件的导通电阻；
在步骤二形成所述沟槽之后以及步骤四形成所述沟槽栅之前，在步骤三的形成各所述第二导电类型柱之前或之后还包括如下步骤：
采用光刻工艺加第一导电类型离子注入工艺形成多个第一导电类型柱；各所述第一导电类型柱形成于各相邻的所述第二导电类型柱之间的所述沟槽的底部的所述第一导电类型外延层中，各所述第一导电类型柱的深度小于所述第二导电类型柱的深度；各所述第二导电类型柱和位于各所述第二导电类型柱之间的叠加了所述第一导电类型柱的所述第一导电类型外延层电荷平衡并形成类超结结构；通过所述第一导电类型柱提高所述漂移区的掺杂浓度并降低器件的导通电阻。
8.如权利要求7沟槽栅功率MOSFET的制造方法，其特征在于：各相邻的所述第二导电类型柱之间间隔有一个所述沟槽。
9.如权利要求7沟槽栅功率MOSFET的制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
10.如权利要求7沟槽栅功率MOSFET的制造方法，其特征在于：步骤二中形成所述沟槽包括如下分步骤：
步骤31、形成硬质掩模层；
步骤32、采用光刻工艺定义出沟槽形成区域，采用刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除，所述沟槽形成区域外的所述硬质掩模层保留；
步骤33、以所述硬质掩模层为掩模对所述第一导电类型外延层进行刻蚀形成所述沟槽；
所述硬质掩模层在步骤三中保留，在步骤四中形成所述沟槽栅之前去除。
11.如权利要求7沟槽栅功率MOSFET的制造方法，其特征在于：步骤四中形成所述沟槽栅包括如下分步骤：
步骤41、生长栅介质层，所述栅介质层形成于所述沟槽的侧面和底部表面并延伸到所述沟槽外；
步骤42、淀积多晶硅填充所述沟槽，进行多晶硅回刻使多晶硅仅填充于所述沟槽中且将所述沟槽完全填充，由填充于所述沟槽中的多晶硅组成多晶硅栅。
12.如权利要求7沟槽栅功率MOSFET的制造方法，其特征在于，还包括如下步骤：
步骤六、进行第一导电类型重掺杂离子注入形成源区，所述源区位于所述体区表面；
步骤七、沉积层间膜；
步骤八、采用光刻刻蚀工艺形成接触孔的开口，所述接触孔穿过所述层间膜和对应的所述源区或所述沟槽栅接触；
进行第二导电类型重掺杂离子注入在所述源区对应的所述接触孔的底部形成接触孔注入区；
在所述接触孔中填充金属；
步骤九、形成正面金属层，采用光刻刻蚀工艺对所述正面金属层进行图形化形成栅极和源极。
13.如权利要求12沟槽栅功率MOSFET的制造方法，其特征在于，还包括如下步骤：
步骤十、对所述半导体衬底进行背面减薄；
步骤十一、在所述半导体衬底背面进行第一导电类型重掺杂离子注入形成漏区，所述漏区和所述漂移区相接触；
步骤十二、形成背面金属层，由该背面金属层引出漏极。
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