CN107527948B - 屏蔽栅沟槽mosfet及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 98
- 229920005591 polysilicon Polymers 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 127
- 238000000034 method Methods 0.000 claims description 53
- 230000008569 process Effects 0.000 claims description 44
- 238000005530 etching Methods 0.000 claims description 39
- 238000001259 photo etching Methods 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 230000009467 reduction Effects 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 230000006872 improvement Effects 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
Abstract
本发明公开了一种屏蔽栅沟槽MOSFET，栅极沟槽包括顶部沟槽和底部沟槽，多晶硅栅形成于顶部沟槽的两侧，源极多晶硅位于栅极沟槽中间并纵向贯穿整个栅极沟槽，在各栅极结构之间的半导体衬底表面形成有沟道区以及在沟道区表面形成有源区；顶部沟槽的一侧的多晶硅栅连接到由正面金属层组成的栅极，另一侧的多晶硅栅和源区一起通过第二接触孔连接到源极，形成降低器件的栅漏电容的结构，通过第二接触孔减少栅极沟槽之间的间距并降低器件的导通电阻并形成导通电阻补偿结构。本发明还公开了一种屏蔽栅沟槽MOSFET的制造方法。本发明能减少栅漏电容，提高器件的开关速度，还能缩小单元器件的尺寸，提高集成度。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅(Shield GateTrench，SGT)沟槽MOSFET；本发明还涉及一种屏蔽栅沟槽MOSFET的制造方法。
背景技术
如图1A至图1I所示，是现有方法各步骤中的器件结构示意图；现有屏蔽栅沟槽MOSFET的制造方法包括如下步骤：
步骤一、如图1A所示，提供一半导体衬底如硅衬底101，采用光刻工艺定义出栅极沟槽的形成区域，栅极沟槽包括多个。
在光刻工艺之前包括在所述半导体衬底101表面形成硬质掩模层201的步骤，光刻工艺出所述栅极沟槽的形成区域之后对所述硬质掩模层201刻蚀形成所述栅极沟槽的形成区域被打开的所述硬质掩模层201的图形结构，之后去除光刻工艺中采用的光刻胶。
步骤二、如图1A所示，对所述栅极沟槽的形成区域的所述半导体衬底101进行第一次刻蚀形成顶部沟槽202。所述第一次刻蚀时直接以所述硬质掩模层201的图形结构为掩模。
步骤三、如图1B所示，采用各向同性刻蚀工艺对所述顶部沟槽202进行扩展，各向同性刻蚀工艺后，所述顶部沟槽202的宽度在光刻工艺定义的基础上增加了各向同性刻蚀形成的宽度。
步骤四、如图1C所示，在所述顶部沟槽202的底部表面和侧面形成栅介质层102并填充多晶硅栅103。较佳为，所述栅介质层102由氧化层组成且采用热氧化工艺形成。栅介质层102在后续的图1G中特地画出并用标记102标出。
步骤五、如图1D所示，对所述多晶硅栅103和所述栅介质层102进行刻蚀，刻蚀后的所述栅介质层102和所述多晶硅栅103位于所述顶部沟槽202两侧的各向同性刻蚀形成的区域中；所述顶部沟槽202两侧的所述多晶硅栅103所围区域的宽度和所述光刻工艺定义的宽度相同。
步骤六、如图1D所示，对所述顶部沟槽202底部的所述半导体衬底101进行第二次刻蚀形成底部沟槽203，所述底部沟槽203，所述顶部沟槽202两侧的所述多晶硅栅103所围区域和所述底部沟槽203上下贯通并形成一贯通结构。所述第二次刻蚀时直接以所述硬质掩模层201的图形结构为掩模。
步骤七、如图1E所示，在所述贯通结构的底部表面和侧面形成源极介质层104并填充源极多晶硅105。较佳为，所述源极介质层104由氧化层组成。
步骤八、如图1F所示，将所述栅极沟槽区域外的所述源极多晶硅105去除；由各所述栅极沟槽中的所述栅介质层102、所述多晶硅栅103、所述源极介质层104和所述源极多晶硅105组成栅极结构。同时，还去除所述栅极沟槽区域外的所述源极介质层104和底部的所述硬质掩模层201。
步骤九、如图1F所示，在各所述栅极结构之间的所述半导体衬底101表面形成第二导电类型掺杂的沟道区106；在所述沟道区106表面形成有第一导电类型重掺杂的源区107；所述沟道区106底部为由第一导电类型掺杂的所述半导体衬底101组成的漂移区。
步骤十、如图1G所示，形成层间膜108，接触孔109；如图1H所示，正面金属层110，对所述正面金属层110进行图形化形成源极和栅极。
所述接触孔109穿过所述层间膜108。
所述多晶硅栅103通过对应的接触孔109连接到所述栅极。
所述源区107通过对应的接触孔109连接到所述源极。
所述源极多晶硅105的顶部通过对应的接触孔9连接到所述源极。
步骤十一、在所述漂移区的底部形成第二导电类型重掺杂的漏区。
步骤十二、如图1I所示，在所述漏区的背面形成背面金属层111并由所述背面金属层111组成漏极。
如图1I所示的现有屏蔽栅沟槽MOSFET具有低导通电阻的优点，器件导通时，所有沟道全部导通，其栅漏电容较大，限制了器件在高开关速度应用方案中的使用。如何降低器件的栅电荷从而降低栅漏电容成为工艺和设计的一个挑战。
发明内容
本发明所要解决的技术问题是提供一种屏蔽栅沟槽MOSFET，能减少栅漏电容，提高器件的开关速度。为此，本发明还提供一种屏蔽栅沟槽MOSFET的制造方法。
为解决上述技术问题，本发明提供的屏蔽栅沟槽MOSFET的栅极结构包括：
形成于半导体衬底中的栅极沟槽，所述栅极沟槽包括顶部沟槽和底部沟槽，所述底部沟槽的宽度由光刻工艺定义，所述顶部沟槽的宽度在光刻工艺定义的基础上增加了各向同性刻蚀形成的宽度。
在所述顶部沟槽两侧的各向同性刻蚀形成的区域中分别形成有栅介质层和多晶硅栅；所述顶部沟槽两侧的所述多晶硅栅所围区域和所述底部沟槽上下贯通并形成一贯通结构，在所述贯通结构的底部表面和侧面形成有源极介质层，源极多晶硅填充于形成有所述源极介质层的所述贯通结构中。
屏蔽栅沟槽MOSFET包括多个所述栅极结构，在各所述栅极结构之间的所述半导体衬底表面形成有第二导电类型掺杂的沟道区以及在所述沟道区表面形成有第一导电类型重掺杂的源区；所述沟道区底部为由第一导电类型掺杂的所述半导体衬底组成的漂移区，在所述漂移区的底部形成有第二导电类型重掺杂的漏区。
各所述栅极结构中，所述顶部沟槽的第一侧的所述多晶硅栅通过第一接触孔连接到由正面金属层组成的栅极。
所述顶部沟槽的第二侧的所述多晶硅栅和所述源区一起通过第二接触孔连接到由正面金属层组成的源极，所述第二接触孔还穿过所述源区和底部的所述沟道区连接；通过所述顶部沟槽的第二侧的所述多晶硅栅连接到所述源极形成降低器件的栅漏电容的结构，通过所述第二接触孔减少所述栅极沟槽之间的间距并降低器件的导通电阻，形成补偿由所述顶部沟槽的第二侧的所述多晶硅栅连接到所述源极时沟道数目减少对器件的导通电阻的影响的导通电阻补偿结构。
进一步的改进是，所述顶部沟槽两侧的所述多晶硅栅所围区域的宽度和所述底部沟槽的宽度相同且都由同一光刻工艺定义。
进一步的改进是，在所述半导体衬底表面形成有第一导电类型的第一外延层，所述栅极沟槽位于所述第一外延层中，所述漂移区由所述第一外延层组成。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述栅介质层由氧化层组成；所述源极介质层由氧化层组成。
进一步的改进是，所述导通电阻补偿结构还包括在所述栅极沟槽之间的间距缩小的条件下增加所述漂移区的掺杂浓度。
进一步的改进是，所述源极多晶硅的顶部通过第三接触孔连接到所述源极；在所述漏区的背面和由背面金属层组成的漏极接触。
进一步的改进是，所述屏蔽栅沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述屏蔽栅沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的屏蔽栅沟槽MOSFET的制造方法包括如下步骤：
步骤一、提供一半导体衬底，采用光刻工艺定义出栅极沟槽的形成区域，栅极沟槽包括多个。
步骤二、对所述栅极沟槽的形成区域的所述半导体衬底进行第一次刻蚀形成顶部沟槽。
步骤三、采用各向同性刻蚀工艺对所述顶部沟槽进行扩展，各向同性刻蚀工艺后，所述顶部沟槽的宽度在光刻工艺定义的基础上增加了各向同性刻蚀形成的宽度。
步骤四、在所述顶部沟槽的底部表面和侧面形成栅介质层并填充多晶硅栅。
步骤五、对所述多晶硅栅和所述栅介质层进行刻蚀，刻蚀后的所述栅介质层和所述多晶硅栅位于所述顶部沟槽两侧的各向同性刻蚀形成的区域中；所述顶部沟槽两侧的所述多晶硅栅所围区域的宽度和所述光刻工艺定义的宽度相同。
步骤六、对所述顶部沟槽底部的所述半导体衬底进行第二次刻蚀形成底部沟槽，所述底部沟槽，所述顶部沟槽两侧的所述多晶硅栅所围区域和所述底部沟槽上下贯通并形成一贯通结构。
步骤七、在所述贯通结构的底部表面和侧面形成源极介质层并填充源极多晶硅。
步骤八、将所述栅极沟槽区域外的所述源极多晶硅去除；由各所述栅极沟槽中的所述栅介质层、所述多晶硅栅、所述源极介质层和所述源极多晶硅组成栅极结构。
步骤九、在各所述栅极结构之间的所述半导体衬底表面形成第二导电类型掺杂的沟道区；在所述沟道区表面形成有第一导电类型重掺杂的源区；所述沟道区底部为由第一导电类型掺杂的所述半导体衬底组成的漂移区。
步骤十、形成层间膜，接触孔，正面金属层，对所述正面金属层进行图形化形成源极和栅极。
所述接触孔穿过所述层间膜，所述接触孔包括第一接触孔和第二接触孔。
所述顶部沟槽的第一侧的所述多晶硅栅通过所述第一接触孔连接到所述栅极。
所述顶部沟槽的第二侧的所述多晶硅栅和所述源区一起通过所述第二接触孔连接到所述源极，所述第二接触孔还穿过所述源区和底部的所述沟道区连接；通过所述顶部沟槽的第二侧的所述多晶硅栅连接到所述源极形成降低器件的栅漏电容的结构，通过所述第二接触孔减少所述栅极沟槽之间的间距并降低器件的导通电阻，形成补偿由所述顶部沟槽的第二侧的所述多晶硅栅连接到所述源极时沟道数目减少对器件的导通电阻的影响的导通电阻补偿结构。
进一步的改进是，在所述半导体衬底表面形成有第一导电类型的第一外延层，所述栅极沟槽位于所述第一外延层中，所述漂移区由所述第一外延层组成。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述栅介质层由氧化层组成且采用热氧化工艺形成；所述源极介质层由氧化层组成。
进一步的改进是，所述导通电阻补偿结构还包括在所述栅极沟槽之间的间距缩小的条件下增加所述漂移区的掺杂浓度。
进一步的改进是，步骤十之后还包括：
步骤十一、在所述漂移区的底部形成第二导电类型重掺杂的漏区。
步骤十二、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
进一步的改进是，步骤一中光刻工艺之前包括在所述半导体衬底表面形成硬质掩模层的步骤，光刻工艺出所述栅极沟槽的形成区域之后对所述硬质掩模层刻蚀形成所述栅极沟槽的形成区域被打开的所述硬质掩模层的图形结构，之后去除光刻工艺中采用的光刻胶；所述硬质掩模层在步骤八形成所述栅极结构后去除。
本发明屏蔽栅沟槽MOSFET的栅极结构采用多晶硅栅位于栅极沟槽顶部两侧的结构，将其中一侧的多晶硅栅通过接触孔即第二接触孔连接到由正面金属层组成的源极，另一侧的多晶硅栅保持连接到栅极，多晶硅栅连接到源极的结构能够降低器件的栅漏电容，从而能提高器件的开关速度，方便器件应用到高开关速度的场合。多晶硅栅连接到源极的结构能够降低器件的栅漏电容的原因为：以N型器件为例，源极通常接地，漏极接高电压，栅极的电压则大于阈值电压，栅极电压会使被多晶硅栅侧面覆盖的沟道区表面产生由N型载流子形成的沟道，而由于多晶硅栅的侧面覆盖的深度大于沟道区的深度，也即多晶硅栅的底部还会覆盖漂移区，这样在漂移区的表面会形成积累区，即会积累一部分电荷，这部分电荷会增加器件的栅漏电容，将一个侧面的多晶硅栅连接到源极后，能够增加对漂移区的耗尽并减少积累区的电荷，从而能降低器件的栅漏电容。
另外，本发明的第二接触孔同时接触对应的多晶硅栅和源区，这样能够减少两个栅极沟槽之间的间距，所以器件的步进尺寸(pitch)也即器件单元的宽度会减少，能够提高器件的集成度。
而器件的步进尺寸能够使得漂移区更加容易耗尽，这样能在保持器件的击穿电压不变的条件下提高漂移区的掺杂浓度，从而能降低器件的导通电阻；而由于通过将一侧的多晶硅栅连接到源极后会降低器件的沟道数目，沟道数目的降低会增加器件的导通电阻，但是本发明通过第二接触孔的设置能够减少栅极沟槽之间的间距并能结合增加漂移区的掺杂浓度降低器件的导通电阻，从而能够补偿由顶部沟槽的第二侧的多晶硅栅连接到源极时沟道数目减少对器件的导通电阻的影响。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1I是现有屏蔽栅沟槽MOSFET的制造方法各步骤中的器件结构示意图；
图2是本发明实施例器件结构示意图；
图3A-图3H是本发明实施例方法各步骤中的器件结构示意图；
图4A是现有器件的栅漏电荷的仿真图；
图4B是本发明实施例器件的栅漏电荷的仿真图。
具体实施方式
如图2所示，是本发明实施例器件结构示意图；本发明实施例屏蔽栅沟槽MOSFET的栅极结构包括：
形成于半导体衬底1中的栅极沟槽，所述栅极沟槽包括顶部沟槽301和底部沟槽302，所述底部沟槽302的宽度由光刻工艺定义，所述顶部沟槽301的宽度在光刻工艺定义的基础上增加了各向同性刻蚀形成的宽度。本发明实施例中，在所述半导体衬底1表面形成有第一导电类型的第一外延层，所述栅极沟槽位于所述第一外延层中。
在所述顶部沟槽301两侧的各向同性刻蚀形成的区域中分别形成有栅介质层2和多晶硅栅3；所述顶部沟槽301两侧的所述多晶硅栅3所围区域和所述底部沟槽302上下贯通并形成一贯通结构；本发明实施例中，所述顶部沟槽301两侧的所述多晶硅栅3所围区域的宽度和所述底部沟槽302的宽度相同且都由同一光刻工艺定义。在所述贯通结构的底部表面和侧面形成有源极介质层4，源极多晶硅5填充于形成有所述源极介质层4的所述贯通结构中。
屏蔽栅沟槽MOSFET包括多个所述栅极结构，在各所述栅极结构之间的所述半导体衬底1表面形成有第二导电类型掺杂的沟道区6以及在所述沟道区6表面形成有第一导电类型重掺杂的源区7；所述沟道区6底部为由第一导电类型掺杂的所述半导体衬底1组成的漂移区；较佳为，所述漂移区由所述半导体衬底1表面的所述第一外延层组成。
在所述漂移区的底部形成有第二导电类型重掺杂的漏区。
各所述栅极结构中，所述顶部沟槽301的第一侧的所述多晶硅栅3通过第一接触孔9a连接到由正面金属层10组成的栅极。第一接触孔9a穿过层间膜8。
所述顶部沟槽301的第二侧的所述多晶硅栅3和所述源区7一起通过第二接触孔9b连接到由正面金属层10组成的源极，所述第二接触孔9b还穿过所述源区7和底部的所述沟道区6连接；通过所述顶部沟槽301的第二侧的所述多晶硅栅3连接到所述源极形成降低器件的栅漏电容的结构，通过所述第二接触孔9b减少所述栅极沟槽之间的间距并降低器件的导通电阻，形成补偿由所述顶部沟槽301的第二侧的所述多晶硅栅3连接到所述源极时沟道数目减少对器件的导通电阻的影响的导通电阻补偿结构。本发明实施例中，所述导通电阻补偿结构还包括在所述栅极沟槽之间的间距缩小的条件下增加所述漂移区的掺杂浓度，这样能够在保持击穿电压不变的条件下进一步的降低器件的导通电阻。
所述源极多晶硅5的顶部通过第三接触孔9c连接到所述源极；在所述漏区的背面和由背面金属层11组成的漏极接触。
较佳为，所述半导体衬底1为硅衬底。所述栅介质层2由氧化层组成；所述源极介质层4由氧化层组成。
本发明实施例中，所述屏蔽栅沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：所述屏蔽栅沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
如图3A至图3H所示，是本发明实施例方法各步骤中的器件结构示意图；本发明实施例屏蔽栅沟槽MOSFET的制造方法包括如下步骤：
步骤一、如图3A所示，提供一半导体衬底1，采用光刻工艺定义出栅极沟槽的形成区域，栅极沟槽包括多个。本发明实施例方法中，在所述半导体衬底1表面形成有第一导电类型的第一外延层，所述栅极沟槽位于所述第一外延层中。较佳为，所述半导体衬底1为硅衬底。
在光刻工艺之前包括在所述半导体衬底1表面形成硬质掩模层303的步骤，光刻工艺出所述栅极沟槽的形成区域之后对所述硬质掩模层303刻蚀形成所述栅极沟槽的形成区域被打开的所述硬质掩模层303的图形结构，之后去除光刻工艺中采用的光刻胶。
步骤二、如图3A所示，对所述栅极沟槽的形成区域的所述半导体衬底1进行第一次刻蚀形成顶部沟槽301。所述第一次刻蚀时直接以所述硬质掩模层303的图形结构为掩模。
步骤三、如图3B所示，采用各向同性刻蚀工艺对所述顶部沟槽301进行扩展，各向同性刻蚀工艺后，所述顶部沟槽301的宽度在光刻工艺定义的基础上增加了各向同性刻蚀形成的宽度。
步骤四、如图3C所示，在所述顶部沟槽301的底部表面和侧面形成栅介质层2并填充多晶硅栅3。较佳为，所述栅介质层2由氧化层组成且采用热氧化工艺形成。
步骤五、如图3D所示，对所述多晶硅栅3和所述栅介质层2进行刻蚀，刻蚀后的所述栅介质层2和所述多晶硅栅3位于所述顶部沟槽301两侧的各向同性刻蚀形成的区域中；所述顶部沟槽301两侧的所述多晶硅栅3所围区域的宽度和所述光刻工艺定义的宽度相同。
步骤六、如图3D所示，对所述顶部沟槽301底部的所述半导体衬底1进行第二次刻蚀形成底部沟槽302，所述底部沟槽302，所述顶部沟槽301两侧的所述多晶硅栅3所围区域和所述底部沟槽302上下贯通并形成一贯通结构。所述第二次刻蚀时直接以所述硬质掩模层303的图形结构为掩模。
步骤七、如图3E所示，在所述贯通结构的底部表面和侧面形成源极介质层4并填充源极多晶硅5。较佳为，所述源极介质层4由氧化层组成。
步骤八、如图3F所示，将所述栅极沟槽区域外的所述源极多晶硅5去除；由各所述栅极沟槽中的所述栅介质层2、所述多晶硅栅3、所述源极介质层4和所述源极多晶硅5组成栅极结构。同时，还去除所述栅极沟槽区域外的所述源极介质层4和底部的所述硬质掩模层303。
步骤九、如图3F所示，在各所述栅极结构之间的所述半导体衬底1表面形成第二导电类型掺杂的沟道区6；在所述沟道区6表面形成有第一导电类型重掺杂的源区7；所述沟道区6底部为由第一导电类型掺杂的所述半导体衬底1组成的漂移区；较佳为，所述漂移区由所述半导体衬底1表面的所述第一外延层组成。
步骤十、如图3G所示，形成层间膜8，接触孔；如图3H所示，正面金属层10，对所述正面金属层10进行图形化形成源极和栅极。
所述接触孔穿过所述层间膜8，所述接触孔包括第一接触孔9a、第二接触孔9b和第三接触孔9c。
所述顶部沟槽301的第一侧的所述多晶硅栅3通过所述第一接触孔9a连接到所述栅极。
所述源极多晶硅5的顶部通过第三接触孔9c连接到所述源极。
所述顶部沟槽301的第二侧的所述多晶硅栅3和所述源区7一起通过所述第二接触孔9b连接到所述源极，所述第二接触孔9b还穿过所述源区7和底部的所述沟道区6连接；通过所述顶部沟槽301的第二侧的所述多晶硅栅3连接到所述源极形成降低器件的栅漏电容的结构，通过所述第二接触孔9b减少所述栅极沟槽之间的间距并降低器件的导通电阻，形成补偿由所述顶部沟槽301的第二侧的所述多晶硅栅3连接到所述源极时沟道数目减少对器件的导通电阻的影响的导通电阻补偿结构。所述导通电阻补偿结构还包括在所述栅极沟槽之间的间距缩小的条件下增加所述漂移区的掺杂浓度。
进一步的改进是，步骤十之后还包括：
步骤十一、在所述漂移区的底部形成第二导电类型重掺杂的漏区。
步骤十二、在所述漏区的背面形成背面金属层11并由所述背面金属层11组成漏极。
如图4A所示，是现有器件的栅漏电荷的仿真图，该仿真图对应于图1I所示的器件；图4B是本发明实施例器件的栅漏电荷的仿真图，该仿真图对应于图2所示的器件；可以看出，图4A中两侧多晶硅栅103都连接到栅极，在器件工作时两个沟道都导通，这样在沟道区下方的漂移区表面会形成电荷积累，即虚线圈401所示区域中会形成电荷积累；而图4B中由于一侧的多晶硅栅3是通过接触孔9b连接到源极，对应N型器件，源极接地，所以对应侧无沟道形成且会增加对漂移区的耗尽，所以在沟道区下方的漂移区表面的电荷积累的数量会减少，如虚线前402所示。
本发明实施例器件通过将屏蔽栅沟槽MOSFET器件一半区域的栅极接地的方式大幅减小器件的栅漏电容，该连接方式使得器件一半沟道无法开启，正向导通电阻损失约30％。由于器件一半栅极接地，则可缩小器件步进尺寸(pitch size)同时增加漂移区掺杂浓度来降低导通电阻，从而使得导通电阻维持不变，器件栅漏电荷减少40％以上。pitchsize为器件的栅极沟槽的宽度加间距的和。
通过器件仿真可见，器件栅极无接地时(baseline)栅漏电荷即Qgd为1n C,导通电阻即Rdson为73mΩ,FOM＝73，FOM为Qgd×Rdson。FOM反应器件的频率特性。这种情形对应于现有器件。
对于器件只做栅极50％接地的变更，栅漏电荷为0.5n C,Rdson为96mΩ,FOM＝48。正向导通电阻损失30％，栅漏电荷减少50％，FOM提升34％。这种情形对应于在现有器件的基础上将一半多晶硅栅接地。
对于器件做栅极50％接地的变更+pitch size缩小0.4微米+漂移区电阻率从0.32ohmcm到0.21ohmcm,栅漏电荷为0.6n C,Rdson为77mΩ,FOM＝47.正向导通电阻损失5％，栅漏电荷减少40％，FOM提升36％。这种情形对应于将一半多晶硅栅接地的同时缩小器件的步进尺寸，以及增加漂移区的掺杂浓度，缩小器件的步进尺寸和增加漂移区的掺杂浓度能够实现导通电阻的补偿，补偿后导通电阻和现有器件接地。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种屏蔽栅沟槽MOSFET，其特征在于，栅极结构包括：
形成于半导体衬底中的栅极沟槽，所述栅极沟槽包括顶部沟槽和底部沟槽，所述底部沟槽的宽度由光刻工艺定义，所述顶部沟槽的宽度在光刻工艺定义的基础上增加了各向同性刻蚀形成的宽度；
在所述顶部沟槽两侧的各向同性刻蚀形成的区域中分别形成有栅介质层和多晶硅栅；所述顶部沟槽两侧的所述多晶硅栅所围区域和所述底部沟槽上下贯通并形成一贯通结构，在所述贯通结构的底部表面和侧面形成有源极介质层，源极多晶硅填充于形成有所述源极介质层的所述贯通结构中；
屏蔽栅沟槽MOSFET包括多个所述栅极结构，在各所述栅极结构之间的所述半导体衬底表面形成有第二导电类型掺杂的沟道区以及在所述沟道区表面形成有第一导电类型重掺杂的源区；所述沟道区底部为由第一导电类型掺杂的所述半导体衬底组成的漂移区，在所述漂移区的底部形成有第二导电类型重掺杂的漏区；
各所述栅极结构中，所述顶部沟槽的第一侧的所述多晶硅栅通过第一接触孔连接到由正面金属层组成的栅极；
所述顶部沟槽的第二侧的所述多晶硅栅和所述源区一起通过第二接触孔连接到由正面金属层组成的源极，所述第二接触孔还穿过所述源区和底部的所述沟道区连接；通过所述顶部沟槽的第二侧的所述多晶硅栅连接到所述源极形成降低器件的栅漏电容的结构，通过所述第二接触孔减少所述栅极沟槽之间的间距并降低器件的导通电阻，形成补偿由所述顶部沟槽的第二侧的所述多晶硅栅连接到所述源极时沟道数目减少对器件的导通电阻的影响的导通电阻补偿结构。
2.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述顶部沟槽两侧的所述多晶硅栅所围区域的宽度和所述底部沟槽的宽度相同且都由同一光刻工艺定义。
3.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述半导体衬底还包括位于表面位置的第一导电类型的第一外延层，所述栅极沟槽位于所述第一外延层中，所述漂移区由所述第一外延层组成。
4.如权利要求1或3所述的屏蔽栅沟槽MOSFET，其特征在于：所述半导体衬底为硅衬底。
5.如权利要求4所述的屏蔽栅沟槽MOSFET，其特征在于：所述栅介质层由氧化层组成；所述源极介质层由氧化层组成。
6.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述导通电阻补偿结构还包括在所述栅极沟槽之间的间距缩小的条件下增加所述漂移区的掺杂浓度。
7.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述源极多晶硅的顶部通过第三接触孔连接到所述源极；在所述漏区的背面和由背面金属层组成的漏极接触。
8.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述屏蔽栅沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述屏蔽栅沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种屏蔽栅沟槽MOSFET的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，采用光刻工艺定义出栅极沟槽的形成区域，栅极沟槽包括多个；
步骤二、对所述栅极沟槽的形成区域的所述半导体衬底进行第一次刻蚀形成顶部沟槽；
步骤三、采用各向同性刻蚀工艺对所述顶部沟槽进行扩展，各向同性刻蚀工艺后，所述顶部沟槽的宽度在光刻工艺定义的基础上增加了各向同性刻蚀形成的宽度；
步骤四、在所述顶部沟槽的底部表面和侧面形成栅介质层并填充多晶硅栅；
步骤五、对所述多晶硅栅和所述栅介质层进行刻蚀，刻蚀后的所述栅介质层和所述多晶硅栅位于所述顶部沟槽两侧的各向同性刻蚀形成的区域中；所述顶部沟槽两侧的所述多晶硅栅所围区域的宽度和所述光刻工艺定义的宽度相同；
步骤六、对所述顶部沟槽底部的所述半导体衬底进行第二次刻蚀形成底部沟槽，所述顶部沟槽两侧的所述多晶硅栅所围区域和所述底部沟槽上下贯通并形成一贯通结构；
步骤七、在所述贯通结构的底部表面和侧面形成源极介质层并填充源极多晶硅；
步骤八、将所述栅极沟槽区域外的所述源极多晶硅去除；由各所述栅极沟槽中的所述栅介质层、所述多晶硅栅、所述源极介质层和所述源极多晶硅组成栅极结构；
步骤九、在各所述栅极结构之间的所述半导体衬底表面形成第二导电类型掺杂的沟道区；在所述沟道区表面形成有第一导电类型重掺杂的源区；所述沟道区底部为由第一导电类型掺杂的所述半导体衬底组成的漂移区；
步骤十、形成层间膜，接触孔，正面金属层，对所述正面金属层进行图形化形成源极和栅极；
所述接触孔穿过所述层间膜，所述接触孔包括第一接触孔和第二接触孔；
所述顶部沟槽的第一侧的所述多晶硅栅通过所述第一接触孔连接到所述栅极；
所述顶部沟槽的第二侧的所述多晶硅栅和所述源区一起通过所述第二接触孔连接到所述源极，所述第二接触孔还穿过所述源区和底部的所述沟道区连接；通过所述顶部沟槽的第二侧的所述多晶硅栅连接到所述源极形成降低器件的栅漏电容的结构，通过所述第二接触孔减少所述栅极沟槽之间的间距并降低器件的导通电阻，形成补偿由所述顶部沟槽的第二侧的所述多晶硅栅连接到所述源极时沟道数目减少对器件的导通电阻的影响的导通电阻补偿结构。
10.如权利要求9所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述半导体衬底还包括位于表面位置的第一导电类型的第一外延层，所述栅极沟槽位于所述第一外延层中，所述漂移区由所述第一外延层组成。
11.如权利要求9或10所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述半导体衬底为硅衬底。
12.如权利要求11所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述栅介质层由氧化层组成且采用热氧化工艺形成；所述源极介质层由氧化层组成。
13.如权利要求9所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述导通电阻补偿结构还包括在所述栅极沟槽之间的间距缩小的条件下增加所述漂移区的掺杂浓度。
14.如权利要求9所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：步骤十之后还包括：
步骤十一、在所述漂移区的底部形成第二导电类型重掺杂的漏区；
步骤十二、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
15.如权利要求9所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：步骤一中光刻工艺之前包括在所述半导体衬底表面形成硬质掩模层的步骤，光刻工艺定义出所述栅极沟槽的形成区域之后，对所述硬质掩模层进行刻蚀，形成所述栅极沟槽的形成区域被打开的所述硬质掩模层的图形结构，之后去除光刻工艺中采用的光刻胶；
所述硬质掩模层在步骤八形成所述栅极结构后去除。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710629765.5A CN107527948B (zh) | 2017-07-28 | 2017-07-28 | 屏蔽栅沟槽mosfet及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710629765.5A CN107527948B (zh) | 2017-07-28 | 2017-07-28 | 屏蔽栅沟槽mosfet及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107527948A CN107527948A (zh) | 2017-12-29 |
| CN107527948B true CN107527948B (zh) | 2020-04-10 |
Family
ID=60680366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710629765.5A Active CN107527948B (zh) | 2017-07-28 | 2017-07-28 | 屏蔽栅沟槽mosfet及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107527948B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI819666B (zh) * | 2022-06-21 | 2023-10-21 | 力士科技股份有限公司 | 溝槽式閘極場效電晶體 |
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| CN108766965B (zh) * | 2018-08-03 | 2023-06-13 | 淄博汉林半导体有限公司 | 一种漏极共用的沟槽式双mos管器件及制造方法 |
| CN110867443B (zh) * | 2018-08-27 | 2022-02-22 | 苏州东微半导体股份有限公司 | 半导体功率器件 |
| CN110970497A (zh) * | 2018-09-29 | 2020-04-07 | 苏州东微半导体有限公司 | Igbt功率器件 |
| CN110970502A (zh) * | 2018-09-29 | 2020-04-07 | 苏州东微半导体有限公司 | 半导体功率器件 |
| WO2020063918A1 (zh) * | 2018-09-29 | 2020-04-02 | 苏州东微半导体有限公司 | 半导体功率器件 |
| CN110970496A (zh) * | 2018-09-29 | 2020-04-07 | 苏州东微半导体有限公司 | 一种igbt功率器件 |
| CN110970501A (zh) * | 2018-09-29 | 2020-04-07 | 苏州东微半导体有限公司 | 一种半导体功率器件 |
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| CN111293168B (zh) * | 2018-12-10 | 2023-08-25 | 深圳尚阳通科技股份有限公司 | Igbt器件及其制造方法 |
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| CN111883583A (zh) * | 2020-07-31 | 2020-11-03 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽功率器件及其制造方法 |
| CN114335170A (zh) * | 2020-09-30 | 2022-04-12 | 苏州东微半导体股份有限公司 | 半导体功率器件 |
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|---|---|
| CN107527948A (zh) | 2017-12-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |