CN117747672A - Sgt器件及其制备方法 - Google Patents
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Abstract
本申请涉及半导体技术领域，公开了一种SGT器件及其制备方法，SGT器件包括：半导体衬底，半导体衬底上开设有单栅沟槽和双栅沟槽，双栅沟槽间隔排列于单栅沟槽的两侧；栅极组，栅极组包括设于单栅沟槽内的单栅极结构，以及设于双栅沟槽内的双栅极结构；接触孔结构，接触孔结构开设在半导体衬底上，且对称连接在单栅极结构的侧边，接触孔结构沉积有金属引出层；阱/体区，阱/体区设于半导体衬底上，且位于双栅极结构的两侧，位于双栅极结构一侧的阱/体区延展至接触孔结构；源极区，源极区设于半导体衬底上，且对应排布在阱/体区的上表面。本申请提高器件元胞密度，实现降低器件Rsp目的。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种SGT器件及其制备方法。
背景技术
在半导体制造工艺中，SGT(Shield Gate Trench) MOSFET是一种新型的功率半导体器件，在中低压领域具有传统深沟槽MOSFET的低导通损耗的优点，同时具有更低的开关损耗，SGT MOSFET作为开关器件应用于新能源电动车、新型光伏发电、节能家电等领域的电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件。
相关技术中的SGT结构，其沟槽深宽比通常较大，因沟槽、接触孔和台面间距（沟槽与接触孔的间距）的工艺技术限制，元胞尺寸相对受限，这明显不符合现有行业的不断要求降低Rsp（源-漏串联电阻）的应用需求，这种情况需要改变。
发明内容
鉴于此，本申请提供一种SGT器件及其制备方法，提高器件元胞密度，降低器件Rsp。
为实现以上目的，根据第一方面，采用的技术方案为：
一种SGT器件，包括：
半导体衬底，所述半导体衬底上开设有单栅沟槽和双栅沟槽，所述双栅沟槽间隔排列于所述单栅沟槽的两侧；
栅极组，所述栅极组包括设于所述单栅沟槽内的单栅极结构，以及设于所述双栅沟槽内的双栅极结构；
接触孔结构，所述接触孔结构开设在所述半导体衬底上，且对称连接在所述单栅极结构的侧边，所述接触孔结构沉积有金属引出层；
阱/体区，所述阱/体区设于所述半导体衬底上，且位于所述双栅极结构的两侧，位于所述双栅极结构一侧的所述阱/体区延展至所述接触孔结构；
源极区，所述源极区设于所述半导体衬底上，且对应排布在所述阱/体区的上表面。
本申请进一步设置为：所述单栅极结构包括第一氧化层以及第一多晶硅层，所述第一氧化层生长在所述单栅沟槽的槽壁上，所述第一多晶硅层沉积在所述第一氧化层上。
本申请进一步设置为：所述双栅极结构包括所述第一氧化层、所述第一多晶硅层以及第二氧化层和第二多晶硅层，所述第一氧化层生长在所述双栅沟槽的槽壁上，所述第一多晶硅层沉积在所述第一氧化层上，所述第二氧化层生长在所述双栅沟槽的槽壁上且覆盖所述第一多晶硅层，所述第二多晶硅层沉积在所述第二氧化层上。
本申请进一步设置为：所述单栅极结构的第一多晶硅层以及所述双栅极结构的第二多晶硅层上均沉积有层间介质层，所述层间介质层与所述半导体衬底的顶面平齐，且所述单栅极结构的第一氧化层和所述双栅极结构的第二氧化层与所述半导体衬底的顶面平齐。
本申请进一步设置为：还包括正面金属层以及背面金属层，所述正面金属层设于所述半导体衬底的顶面，且分别连接所述层间介质层、所述接触孔结构以及所述源极区，所述背面金属层设于所述半导体衬底背离所述正面金属层的一侧。
本申请进一步设置为：所述层间介质层的形成材料包括TEOS和BPSG材料。
本申请进一步设置为：所述阱/体区具有第一导电类型，所述源极区具有第二导电类型，所述第一导电类型包括P型，所述第二导电类型包括N型。
根据第二方面，采用的技术方案为：
一种SGT器件的制备方法，包括：
提供一半导体衬底，在所述半导体衬底上刻蚀得到单栅沟槽和双栅沟槽，所述双栅沟槽间隔排列于所述单栅沟槽的两侧；
先后通过扩散生长工艺和薄膜沉积工艺在所述单栅沟槽与所述双栅沟槽上形成第一氧化层，以及在所述半导体衬底上形成牺牲氧化层；
通过薄膜沉积工艺在所述单栅沟槽和所述双栅沟槽内沉积第一多晶硅层并一次回刻，得到所述单栅沟槽内的单栅极结构；
光刻并曝光所述双栅沟槽，刻蚀所述双栅沟槽内的所述第一多晶硅层至第一设定深度，以及湿法去除所述牺牲氧化层；
通过炉管热生长工艺在所述双栅沟槽上形成第二氧化层，所述第二氧化层覆盖所述双栅沟槽内的第一多晶硅层，在所述第二氧化层上沉积第二多晶硅层并二次回刻，得到所述双栅沟槽内的双栅极结构；
自对准所述单栅沟槽和所述双栅沟槽，通过离子注入并退火工艺先后形成阱/体区以及源极区；
三次回刻所述单栅沟槽的第一多晶硅层以及所述双栅沟槽的第二多晶硅层至第二设定深度后，沉积并高温回流平坦化形成层间介质层；
在所述半导体衬底上光刻曝光出接触孔图形，自对准所述单栅沟槽，对所述接触孔图形离子注入形成所述接触孔结构；
在所述接触孔结构内沉积金属材料形成金属引出层，以及在所述半导体衬底上沉积金属形成正面金属层以及背面金属层。
本申请进一步设置为：所述刻蚀得到单栅沟槽和双栅沟槽，具体包括：
在所述半导体衬底上沉积二氧化硅薄膜层；
以所述二氧化硅薄膜层为硬掩膜，光刻并曝光出沟槽图形；
通过所述沟槽图形在所述半导体衬底上干法刻蚀得到所述单栅沟槽和所述双栅沟槽；
去除所述二氧化硅薄膜层。
本申请进一步设置为：形成所述接触孔结构的离子注入类型与形成所述阱/体区的离子注入类型相同，所述阱/体区的结深大于所述第二设定深度。
综上所述，与现有技术相比，本申请公开了一种SGT器件及其制备方法，半导体衬底上开设有单栅沟槽和双栅沟槽，栅极组的单栅极结构设于单栅沟槽内，双栅极结构设于双栅沟槽内，且接触孔结构开设在半导体衬底上并对称连接在单栅极结构的侧边，阱/体区设于半导体衬底并位于双栅极结构的两侧，源极区设于半导体衬底上并对应排布在阱/体区的上表面。即通过上述设置，形成的双-单-双栅极的SGT器件提高了器件元胞密度，实现了降低器件Rsp的目的，并使器件Qgd有效降低。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见的，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实施例的第一种SGT器件的结构示意图；
图2是本实施例的第二种SGT器件的结构示意图；
图3是本实施例的第三种SGT器件的结构示意图；
图4是本实施例的第四种SGT器件的结构示意图；
图5是本实施例的第五种SGT器件的结构示意图；
图6是本实施例的第六种SGT器件的结构示意图；
图7是本实施例的第七种SGT器件的结构示意图；
图8是本实施例的SGT器件的平面结构示意图；
图9是本实施例的SGT器件的制备方法的流程图。
具体实施方式
这里将详细的对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性地包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
在本申请的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
如背景技术中所述，相关技术中的SGT器件，其沟槽深宽比通常较大，因沟槽、接触孔和台面间距（沟槽与接触孔的间距）的工艺技术限制，元胞尺寸相对受限，不符合不断要求降低Rsp（源-漏串联电阻）的应用需求，由此，本实施例公开了一种SGT器件及其制备方法。
参考图7和图8，SGT器件包括半导体衬底1、栅极组2、接触孔结构5、阱/体区6以及源极区7，其中，半导体衬底1上开设有单栅沟槽11和双栅沟槽12，双栅沟槽12间隔排列于单栅沟槽11的两侧，栅极组2则包括设于单栅沟槽11内的单栅极结构3，以及设于双栅沟槽12内的双栅极结构4，进一步的，接触孔结构5开设在半导体衬底1上，且对称连接在单栅极结构3的侧边，接触孔结构5沉积有金属引出层51，阱/体区6设于半导体衬底1上，且位于双栅极结构4的两侧，位于双栅极结构4一侧的阱/体区6延展至接触孔结构5，源极区7设于半导体衬底1上，且对应排布在阱/体区6的上表面。
本实施例的半导体衬底1的形成材料可以采用单晶硅、多晶硅、非晶硅或掺杂硅等材料，半导体衬底1的材料还可以是SiGe衬底，Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底，例如，可以在单晶硅中注入P原子形成N型导电的半导体衬底，也可以在单晶硅中注入B原子形成P型导电的半导体衬底，以提高材料的可选择性和针对实际生产环境的适应性。
在一些实施例中，半导体衬底1上可以形成依次层叠设置的埋层和外延层，此时半导体器件的功能层均可以形成于外延层上。
在具体实施过程中，基于单栅极结构3和双栅极结构4的结构设计，SGT器件的多晶硅栅完全埋在沟槽中，形成的双-单-双栅极结构布局增加了SGT器件元胞密度，实现了降低Rsp的目的。
进一步的，单栅极结构3可以包括第一氧化层31以及第一多晶硅层32，其中，第一氧化层31生长在单栅沟槽11的槽壁上，第一多晶硅层32沉积在第一氧化层31上。
而双栅极结构4可以包括第一氧化层31、第一多晶硅层32以及第二氧化层41和第二多晶硅层42，其中，第一氧化层31生长在双栅沟槽12的槽壁上，第一多晶硅层32沉积在第一氧化层31上，第二氧化层41生长在双栅沟槽12的槽壁上且覆盖第一多晶硅层32，第二多晶硅层42沉积在第二氧化层41上。
即双栅极结构4同单栅极结构3相比，具有双层的多晶硅结构，在本实施例的单栅沟槽11和双栅沟槽12的沟槽深度可以相同的设定下，双栅极结构4的由第二氧化层41分隔的第一多晶硅层32的沉积高度小于单栅极结构3的第一氧化层31。
进一步的，单栅极结构3的第一多晶硅层32以及双栅极结构4的第二多晶硅层42上均沉积有层间介质层8，层间介质层8与半导体衬底1的顶面平齐，且单栅极结构3的第一氧化层31和双栅极结构4的第二氧化层41与半导体衬底1的顶面平齐，由此保证SGT器件的多晶硅栅完全埋在沟槽中，且层间介质层8相对于半导体衬底1的平面化可以消除SGT器件源/体接触和多晶硅栅极之间的表面栅源介质隔离所占据的空间，提高元胞密度，亦可以减少栅源之间的串扰效应，最终降低器件Rsp。
在具体实施过程中，SGT器件还包括正面金属层9以及背面金属层13，正面金属层9设于半导体衬底1的顶面，且分别连接层间介质层8、接触孔结构5以及源极区7，用于SGT器件的表面防护和钝化以及为金属引出层51提供PAD，进而提供电气连接和信号传输，背面金属层13则设于半导体衬底1背离正面金属层9的一侧，用以发挥漏极作用。
需要说明的是，层间介质层8的形成材料包括TEOS和BPSG材料，TEOS（Tetraethylorthosilicate，正硅酸乙酯）具有良好的热稳定性和化学惰性，在层间介质层8的制备过程中，TEOS可以通过化学气相沉积（CVD）或物理气相沉积（PVD）等方法沉积形成致密的二氧化硅（SiO2）层，BPSG则是一种掺杂了硼和磷的SiO2材料，可通过熔融法沉积在SGT器件上，以便于提供更好的平面化效果，并具有较低的介电常数，有利于减少电容和串扰效应。
其中，本实施例SGT器件的阱/体区6具有第一导电类型，源极区7具有第二导电类型，第一导电类型可以包括P型，第二导电类型可以包括N型，由此形成SGT器件的P-N结。
基于上述SGT器件，本实施例还公开了一种SGT器件的制备方法，参考图9，该制备方法具体包括：
S101，提供一半导体衬底1，在半导体衬底1上刻蚀得到单栅沟槽11和双栅沟槽12，双栅沟槽12间隔排列于单栅沟槽11的两侧。
在本步骤中，参考图1，刻蚀得到单栅沟槽11和双栅沟槽12，具体可包括：在半导体衬底1上沉积二氧化硅薄膜层1a；以二氧化硅薄膜层1a为硬掩膜，光刻并曝光出沟槽图形；通过沟槽图形在半导体衬底1上干法刻蚀得到单栅沟槽11和双栅沟槽12；在得到单栅沟槽11和双栅沟槽12后，去除二氧化硅薄膜层1a。
在一些实施例中，可通过薄膜沉积工艺在半导体衬底1上形成500-5000Å厚度的二氧化硅薄膜层1a。
在一些实施例中，刻蚀得到的单栅沟槽11和双栅沟槽12的沟槽深度可以为0.5um-6um。
S102，先后通过扩散生长工艺和薄膜沉积工艺在单栅沟槽11与双栅沟槽12上形成第一氧化层31，以及在半导体衬底1上形成牺牲氧化层31a。
在本步骤中，参考图2，可通过扩散生长工艺在单栅沟槽11与双栅沟槽12的内壁上形成第一氧化层31，此第一氧化层31的厚度可以为200-3000Å。
进一步的，通过薄膜沉积工艺在半导体衬底1的表层形成牺牲氧化层31a，此牺牲氧化层31a的厚度可以为500-5000Å，则沟槽内的第一氧化层31和半导体衬底1表层的牺牲氧化层31a连接为一体。
S103，通过薄膜沉积工艺在单栅沟槽11和双栅沟槽12内沉积第一多晶硅层32并一次回刻，得到单栅沟槽11内的单栅极结构3。
在本步骤中，参考图3，通过薄膜沉积工艺沉积的第一多晶硅层32的厚度可以为6000-12000Å，第一多晶硅层32形成之后，通过刻蚀或者CMP（化学研磨法）将多余的多晶硅回刻掉，使得第一多晶硅层32与半导体衬底1的顶面平齐。
则单栅极结构3可以包括第一氧化层31以及第一多晶硅层32，其中，第一氧化层31生长在单栅沟槽11的槽壁上，第一多晶硅层32沉积在第一氧化层31上。
S104，光刻并曝光双栅沟槽12，刻蚀双栅沟槽12内的第一多晶硅层32至第一设定深度，以及湿法去除牺牲氧化层31a。
在本步骤中，设定第一设定深度为H1，则H1可以为0.05-3um。
S105，通过炉管热生长工艺在双栅沟槽12上形成第二氧化层41，第二氧化层41覆盖双栅沟槽12内的第一多晶硅层32，在第二氧化层41上沉积第二多晶硅层42并二次回刻，得到双栅沟槽12内的双栅极结构4。
在本步骤中，参考图4，炉管热生长工艺形成的第二氧化层41的厚度可以为200-1000Å，而基于第二氧化层41，沉积的第二多晶硅层42的厚度可以为2000-8000Å，而在第二多晶硅层42形成之后，通过刻蚀或者CMP（化学研磨法）将多余的多晶硅回刻掉，使得第二多晶硅层42与半导体衬底1的顶面平齐。
则双栅极结构4可以包括第一氧化层31、第一多晶硅层32以及第二氧化层41和第二多晶硅层42，其中，第一氧化层31生长在双栅沟槽12的槽壁上，第一多晶硅层32沉积在第一氧化层31上，第二氧化层41生长在双栅沟槽12的槽壁上且覆盖第一多晶硅层32，第二多晶硅层42沉积在第二氧化层41上。
可以理解的是，第二氧化层41覆盖双栅沟槽12内的第一多晶硅层32后，可以延展覆盖半导体衬底1的表层，以便于沉积第二多晶硅层42的进行，而在二次回刻第二多晶硅层42后，可以湿法去除部分的半导体衬底1表层的第二氧化层41。
S106，自对准单栅沟槽11和双栅沟槽12，通过离子注入并退火工艺，以先后形成阱/体区6以及源极区7。
在本步骤中，参考图5，阱/体区6和源极区7的形成基于对单栅沟槽11和双栅沟槽12的自对准工艺，针对阱/体区6的形成可以使用P型杂质，例如采用硼离子注入到衬底中，而针对源极区7的形成可以使用N型杂质，如采用磷或砷离子注入到衬底中，从而改变其导电性质。
其中，阱/体区6形成于双栅极结构4的两侧以及单栅极结构3和双栅极结构4间，源极区7则对应排布在阱/体区6的上表面。
S107，三次回刻单栅沟槽11的第一多晶硅层32以及双栅沟槽12的第二多晶硅层42至第二设定深度后，沉积并高温回流平坦化形成层间介质层8。
在本步骤中，设定第二设定深度为H2，则H2可以为0.05-2.8um，其中，针对第一多晶硅层32和第二多晶硅层42的回刻同步进行。
需要说明的是，阱/体区6的结深大于第二设定深度H2。
其中，层间介质层8的形成材料包括TEOS和BPSG材料，并高温回流平坦化，通过刻蚀或者CMP（化学研磨法）处理层间介质层8，使得层间介质层8与半导体衬底1的顶面平齐。
S108，在半导体衬底1上光刻曝光出接触孔图形，自对准单栅沟槽11，对接触孔图形离子注入形成接触孔结构5。
参考图6，接触孔结构5对称连接在单栅极结构3的侧边，且位于双栅极结构4一侧的阱/体区6和源极区7延展至接触孔结构5，其中，形成接触孔结构5的离子注入类型与形成阱/体区6的离子注入类型相同。
S109，在接触孔结构5内沉积金属材料形成金属引出层51，以及在半导体衬底1上沉积金属形成正面金属层9以及背面金属层13。
在本步骤中，参考图7，形成金属引出层51的金属材料可以包括Ti、TiN或W中的一种或多种，正面金属层9的形成材料可以包括Al。
在一些实施例中，形成金属引出层51的金属材料还可以包括Co。
其中，在正面金属层9形成之后，还可以在正面金属层9上配合金属引出层51开孔。
可以理解的是，在SGT器件中，Rsp代表源-漏串联电阻（Source-Drain On-Resistance），是指在器件导通状态下，源极和漏极之间的电阻，较小的Rsp值表示较低的导通电阻，而Qgd代表栅-源电荷（Gate-Source Charge），是指在开关过程中栅极电荷的变化量，较大的Qgd值可能会导致开关速度变慢，而FOM作为一个性能指标，为Qgd和Rsp的乘积，用于评估器件开关速度和导通电阻方面的综合性能。
通过此SGT器件的制备方法形成的SGT器件，半导体衬底1上开设有单栅沟槽11和双栅沟槽12，栅极组2的单栅极结构3设于单栅沟槽11内，双栅极结构4设于双栅沟槽12内，且自对准单栅沟槽11离子注入形成的接触孔结构5开设在半导体衬底1上并对称连接在单栅极结构3的侧边，自对准单栅沟槽11和双栅沟槽12离子注入形成的阱/体区6设于半导体衬底1并位于双栅极结构4的两侧，源极区7设于半导体衬底1上并对应排布在阱/体区6的上表面，且单栅极结构3和双栅极结构4上的层间介质层8与半导体衬底1的顶面平齐，由此形成的双-单-双栅极的SGT器件提高了器件元胞密度，进而实现了降低器件Rsp的目的，并使器件Qgd有效降低，也进一步优化了SGT器件的FOM（FOM=Qgd*Rsp）。
以上对本申请进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种SGT器件，其特征在于，包括：
半导体衬底，所述半导体衬底上开设有单栅沟槽和双栅沟槽，所述双栅沟槽间隔排列于所述单栅沟槽的两侧；
栅极组，所述栅极组包括设于所述单栅沟槽内的单栅极结构，以及设于所述双栅沟槽内的双栅极结构；
接触孔结构，所述接触孔结构开设在所述半导体衬底上，且对称连接在所述单栅极结构的侧边，所述接触孔结构沉积有金属引出层；
阱/体区，所述阱/体区设于所述半导体衬底上，且位于所述双栅极结构的两侧，位于所述双栅极结构一侧的所述阱/体区延展至所述接触孔结构；
源极区，所述源极区设于所述半导体衬底上，且对应排布在所述阱/体区的上表面。
2.如权利要求1所述的SGT器件，其特征在于，所述单栅极结构包括第一氧化层以及第一多晶硅层，所述第一氧化层生长在所述单栅沟槽的槽壁上，所述第一多晶硅层沉积在所述第一氧化层上。
3.如权利要求2所述的SGT器件，其特征在于，所述双栅极结构包括所述第一氧化层、所述第一多晶硅层以及第二氧化层和第二多晶硅层，所述第一氧化层生长在所述双栅沟槽的槽壁上，所述第一多晶硅层沉积在所述第一氧化层上，所述第二氧化层生长在所述双栅沟槽的槽壁上且覆盖所述第一多晶硅层，所述第二多晶硅层沉积在所述第二氧化层上。
4.如权利要求3所述的SGT器件，其特征在于，所述单栅极结构的第一多晶硅层以及所述双栅极结构的第二多晶硅层上均沉积有层间介质层，所述层间介质层与所述半导体衬底的顶面平齐，且所述单栅极结构的第一氧化层和所述双栅极结构的第二氧化层与所述半导体衬底的顶面平齐。
5.如权利要求4所述的SGT器件，其特征在于，还包括正面金属层以及背面金属层，所述正面金属层设于所述半导体衬底的顶面，且分别连接所述层间介质层、所述接触孔结构以及所述源极区，所述背面金属层设于所述半导体衬底背离所述正面金属层的一侧。
6.如权利要求4所述的SGT器件，其特征在于，所述层间介质层的形成材料包括TEOS和BPSG材料。
7.如权利要求1所述的SGT器件，其特征在于，所述阱/体区具有第一导电类型，所述源极区具有第二导电类型，所述第一导电类型包括P型，所述第二导电类型包括N型。
8.一种SGT器件的制备方法，其特征在于，包括：
提供一半导体衬底，在所述半导体衬底上刻蚀得到单栅沟槽和双栅沟槽，所述双栅沟槽间隔排列于所述单栅沟槽的两侧；
先后通过扩散生长工艺和薄膜沉积工艺在所述单栅沟槽与所述双栅沟槽上形成第一氧化层，以及在所述半导体衬底上形成牺牲氧化层；
通过薄膜沉积工艺在所述单栅沟槽和所述双栅沟槽内沉积第一多晶硅层并一次回刻，得到所述单栅沟槽内的单栅极结构；
光刻并曝光所述双栅沟槽，刻蚀所述双栅沟槽内的所述第一多晶硅层至第一设定深度，以及湿法去除所述牺牲氧化层；
通过炉管热生长工艺在所述双栅沟槽上形成第二氧化层，所述第二氧化层覆盖所述双栅沟槽内的第一多晶硅层，在所述第二氧化层上沉积第二多晶硅层并二次回刻，得到所述双栅沟槽内的双栅极结构；
自对准所述单栅沟槽和所述双栅沟槽，通过离子注入并退火工艺先后形成阱/体区以及源极区；
三次回刻所述单栅沟槽的第一多晶硅层以及所述双栅沟槽的第二多晶硅层至第二设定深度后，沉积并高温回流平坦化形成层间介质层；
在所述半导体衬底上光刻曝光出接触孔图形，自对准所述单栅沟槽，对所述接触孔图形离子注入形成所述接触孔结构；
在所述接触孔结构内沉积金属材料形成金属引出层，以及在所述半导体衬底上沉积金属形成正面金属层以及背面金属层。
9.如权利要求8所述的SGT器件的制备方法，其特征在于，所述刻蚀得到单栅沟槽和双栅沟槽，具体包括：
在所述半导体衬底上沉积二氧化硅薄膜层；
以所述二氧化硅薄膜层为硬掩膜，光刻并曝光出沟槽图形；
通过所述沟槽图形在所述半导体衬底上干法刻蚀得到所述单栅沟槽和所述双栅沟槽；
去除所述二氧化硅薄膜层。
10.如权利要求8所述的SGT器件的制备方法，其特征在于，形成所述接触孔结构的离子注入类型与形成所述阱/体区的离子注入类型相同，所述阱/体区的结深大于所述第二设定深度。
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