JP2014179373A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】p型ベース層4が半導体基板1の上面側に設けられている。n+型エミッタ領域5が半導体基板1の凸部2に設けられている。p+型コンタクト領域6が半導体基板1の凹部3に設けられている。ゲート電極9がn+型エミッタ領域5及びp型ベース層4を貫通するゲートトレンチ7内に設けられている。ダミーゲート電極11がp+型コンタクト領域6及びp型ベース層4を貫通するダミートレンチ8内に設けられている。エミッタ電極14がn+型エミッタ領域5及びp+型コンタクト領域6に接続されている。半導体基板1の下面側にp型コレクタ層15とコレクタ電極16が設けられている。ゲートトレンチ7とダミートレンチ8の深さ方向の長さは同じであり、ダミートレンチ8の下端部がゲートトレンチ7の下端部より下にある。
【選択図】図1
Description
図1は、本発明の実施の形態1に係る半導体装置を示す断面図である。この半導体装置はnチャネルIGBTである。半導体基板1は上面に凸部2と凹部3を有し、ここではn−型の単結晶シリコンからなる。p型ベース層4がn−型の半導体基板1の上面側に設けられている。n+型エミッタ領域5が凸部2においてp型ベース層4上に設けられている。p+型コンタクト領域6が凹部3においてp型ベース層4上に設けられている。
図9は、本発明の実施の形態2に係る半導体装置を示す断面図である。コレクタ電流が定格電流を超えて飽和電流付近の高電流が流れる時はMOS部の電子電流が支配的になるため、n+型エミッタ領域5にコレクタ電流の大部分が流れる。そこで、本実施の形態では、p+型コンタクト領域6とエミッタ電極14との接合部をn+型エミッタ領域5とエミッタ電極14との接合部から分離する層間絶縁膜17を設けている。これにより、p+型コンタクト領域6の電位が上昇するため、ラッチアップを防止できる。この結果、素子のラッチアップ耐量を大きくしてRBSOAを広くすることができる。
Claims (7)
- 上面に凸部と凹部を有する半導体基板と、
前記半導体基板の上面側に設けられたp型ベース層と、
前記凸部において前記p型ベース層上に設けられたn+型エミッタ領域と、
前記凹部において前記p型ベース層上に設けられたp+型コンタクト領域と、
前記n+型エミッタ領域及び前記p型ベース層を貫通するゲートトレンチと、
前記p+型コンタクト領域及び前記p型ベース層を貫通するダミートレンチと、
前記ゲートトレンチ内に絶縁膜を介して設けられたゲート電極と、
前記ダミートレンチ内に絶縁膜を介して設けられたダミーゲート電極と、
前記n+型エミッタ領域及び前記p+型コンタクト領域に接続されたエミッタ電極と、
前記半導体基板の下面側に設けられたp型コレクタ層と、
前記p型コレクタ層に接続されたコレクタ電極とを備え、
前記ゲートトレンチと前記ダミートレンチの深さ方向の長さは同じであり、前記ダミートレンチの下端部が前記ゲートトレンチの下端部より下にあることを特徴とする半導体装置。 - 前記p+型コンタクト領域と前記p型ベース層の接合部が、前記n+型エミッタ領域と前記p型ベース層の接合部より深いことを特徴とする請求項1に記載の半導体装置。
- 前記p+型コンタクト領域の不純物濃度は前記n+型エミッタ領域より高いことを特徴とする請求項1又は2に記載の半導体装置。
- 複数並んで配置された前記ダミートレンチ間において前記半導体基板と前記エミッタ電極を絶縁させる第1の層間絶縁膜を更に備えることを特徴とする請求項1〜3の何れか1項に記載の半導体装置。
- 前記ダミーゲート電極は前記エミッタ電極に接続されていることを特徴とする請求項1〜4の何れか1項に記載の半導体装置。
- 前記p+型コンタクト領域と前記エミッタ電極との接合部を前記n+型エミッタ領域と前記エミッタ電極との接合部から分離する第2の層間絶縁膜を更に備えることを特徴とする請求項1〜5の何れか1項に記載の半導体装置。
- 半導体基板の上面側にp型ベース層を形成する工程と、
前記p型ベース層上にn+型エミッタ領域を形成する工程と、
前記n+型エミッタ領域以外の領域において前記半導体基板の上面をエッチングして凹部を形成する工程と、
前記凹部において前記p型ベース層上にp+型コンタクト領域を形成する工程と、
前記n+型エミッタ領域及び前記p型ベース層を貫通するゲートトレンチと、前記p+型コンタクト領域及び前記p型ベース層を貫通するダミートレンチとを同時に形成する工程と、
前記ゲートトレンチ内に絶縁膜を介してゲート電極を形成する工程と、
前記ダミートレンチ内に絶縁膜を介してダミーゲート電極を形成する工程と、
前記n+型エミッタ領域及び前記p+型コンタクト領域に接続されたエミッタ電極を形成する工程と、
前記半導体基板の下面側にp型コレクタ層を形成する工程と、
前記p型コレクタ層に接続されたコレクタ電極を形成する工程とを備え、
前記ゲートトレンチと前記ダミートレンチの深さ方向の長さは同じであり、前記ダミートレンチの下端部が前記ゲートトレンチの下端部より下にあることを特徴とする半導体装置の製造方法。
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