CN108780809A - Rc-igbt及其制造方法 - Google Patents

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Abstract

本发明提供具有晶体管部和二极管部的RC‑IGBT。所述RC‑IGBT具有晶体管部；二极管部；还具备：半导体基板；第一导电型的漂移区，其设置于半导体基板的上表面侧；第二导电型的基区，其设置于漂移区的上方；第一导电型的源区，其设置于基区的上方；以及2个以上的沟槽部，其以从源区的上端侧贯穿源区和基区的方式设置，二极管部具备：源区；接触沟槽，其在2个以上的沟槽部中的相邻的2个沟槽部之间设置于半导体基板的上表面侧；以及第二导电型的接触层，其设置于接触沟槽的下方，且浓度比基区的浓度高。

Description

RC-IGBT及其制造方法
技术领域
本发明涉及RC-IGBT及其制造方法。
背景技术
以往，为了抽出沟槽间的空穴，已知有设置高浓度的P型层的方法(例如参照专利文献1)。另外，已知在具有晶体管部和二极管部的RC-IGBT中，在二极管部设置减少空穴从阳极的注入的高浓度的N型层(例如参照专利文献2)。
专利文献1：日本特开2013-065724号公报
专利文献2：日本特开2015-135954号公报
发明内容
技术问题
然而，在现有的半导体装置中，无法充分降低二极管部的反向恢复特性。
技术方案
在本发明的第一方式中，可以提供一种RC-IGBT，其具备：晶体管部；二极管部；半导体基板；第一导电型的漂移区，其设置于半导体基板的上表面侧；第二导电型的基区，其设置于漂移区的上方；第一导电型的源区，其设置于基区的上方；以及2个以上的沟槽部，其以从源区的上端侧贯穿源区和基区的方式设置。二极管部可以具备：源区；接触沟槽，其在2个以上的沟槽部中的相邻的2个沟槽部之间设置于半导体基板的上表面侧；以及第二导电型的接触层，其设置于接触沟槽的下方，且浓度比基区的浓度高。
接触层的下端可以比源区的下端浅。
源区可以在二极管部中与接触沟槽接触。
晶体管部可以具备：接触沟槽，其在2个以上的沟槽部中的相邻的2个沟槽部之间设置于半导体基板的上表面侧；以及第二导电型的接触层，其设置于晶体管部的接触沟槽的下方，且浓度比基区的浓度高。二极管部的接触沟槽的宽度可以比晶体管部的接触沟槽的宽度窄。
二极管部的接触沟槽的深宽比可以高于晶体管部的接触沟槽的深宽比。
二极管部的接触沟槽的下端可以比晶体管部的接触沟槽的下端深。
二极管部的接触层的下端可以比晶体管部的接触层的下端浅。
二极管部的接触层中的掺杂浓度的峰的个数可以比晶体管部的接触层中的掺杂浓度的峰的个数少。
二极管部的接触层的掺杂浓度可以比晶体管部的接触层的掺杂浓度低。
RC-IGBT还可以具备：第一导电型的第一积累区，其掺杂浓度比漂移区的掺杂浓度高；第一导电型的第二积累区，其形成得比第一积累区深，且掺杂浓度比漂移区的掺杂浓度高。另外，第一积累区和第二积累区可以形成于晶体管部。
第一积累区和第二积累区还可以形成于二极管部。
在本发明的第二方式中，可以提供一种RC-IGBT的制造方法，其是具有晶体管部和二极管部的RC-IGBT的制造方法，所述RC-IGBT的制造方法包括：在半导体基板的上表面侧形成第一导电型的漂移区、第二导电型的基区、第一导电型的源区以及贯穿源区和基区的2个以上的沟槽部的步骤；在二极管部中，在2个沟槽部之间的靠半导体基板的上表面侧的部位形成接触沟槽的步骤；以及在二极管部中，在接触沟槽的下方形成浓度比基区的浓度高的第二导电型的接触层的步骤。
所述RC-IGBT的制造方法还可以包括：在晶体管部中，在2个沟槽部之间的靠半导体基板的上表面侧的部位形成接触沟槽的步骤；以及在晶体管部中，在接触沟槽的下方形成第二导电型的接触层的步骤。另外，可以通过2个步骤的离子注入形成晶体管部的接触层，通过1个步骤的离子注入形成二极管部的接触层。
应予说明，上述的发明内容未列举本发明的所有特征。另外，这些特征群的子组合也能够成为发明。
附图说明
图1A是表示实施例1的半导体装置100的一个例子的俯视图。
图1B是表示实施例1的半导体装置100的a-a'截面的一个例子的图。
图2表示接触层28的周边的放大图的一个例子。
图3表示接触层28的周边的掺杂浓度分布的一个例子。
图4表示更具体的半导体装置100的结构的一个例子。
图5A是表示比较例1的半导体装置500的一个例子的俯视图。
图5B是表示比较例1的半导体装置500的a-a'截面的一个例子的图。
图5C是表示比较例1的半导体装置500的b-b'截面的一个例子的图。
图6是表示实施例1和比较例2、3的内置电位ΔVbi的图表。
图7A是表示实施例2的半导体装置100的一个例子的俯视图。
图7B是表示实施例2的半导体装置100的a-a'截面的一个例子的图。
图7C是表示实施例2的半导体装置100的b-b'截面的一个例子的图。
图8表示实施例3的半导体装置100的构成的一个例子。
图9表示半导体装置100的制造方法的一个例子。
图10A是表示实施例4的半导体装置100的一个例子的俯视图。
图10B是表示实施例4的半导体装置100的a-a'截面的一个例子的图。
图11表示更具体的实施例4的半导体装置100的结构的一个例子。
图12是表示实施例5的半导体装置100的a-a'截面的一个例子的图。
图13表示更具体的实施例5的半导体装置100的结构的一个例子。
图14A是表示实施例6的半导体装置100的一个例子的俯视图。
图14B是表示实施例6的半导体装置100的a-a'截面的一个例子的图。
图15A是表示实施例7的半导体装置100的一个例子的俯视图。
图15B是表示实施例7的半导体装置100的a-a'截面的一个例子的图。
符号说明
10：半导体基板，12：源区，14：基区，15：接触区，16：积累区，17：阱区，18：漂移区，20：缓冲区，22：集电区，24：集电电极，26：层间绝缘膜，27：接触沟槽，28：接触层，30：虚拟沟槽部，32：绝缘膜，34：虚拟导电部，40：栅沟槽部，42：绝缘膜，44：栅导电部，50：栅金属层，52：发射电极，55：接触孔，56：接触孔，57：接触孔，60：发射沟槽部，62：绝缘膜，64：发射导电部，70：晶体管部，80：二极管部，82：阴极区，93：注入区，94：注入区，100：半导体装置，500：半导体装置
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求的发明。另外，实施方式中说明的特征的所有组合并不限定为发明的解决方案所必须的。
[实施例1]
图1A是表示实施例1的半导体装置100的一个例子的俯视图。图1B是表示实施例1的半导体装置100的a-a'截面的一个例子的图。本例的半导体装置100是具有包含IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等晶体管的晶体管部70和包含FWD(Free WheelDiode：续流二极管)等二极管的二极管部80的半导体芯片。在图1A中示出芯片端部周边的芯片表面，省略其他区域。
应予说明，在本说明书中，将与半导体基板10的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。“上”和“下”不限于重力方向。将连结发射电极与集电电极的方向称为深度方向。另外，在各实施例中，示出使第一导电型为N型，使第二导电型为P型的例子，但是基板、层、区域等的导电型可以是分别相反的极性。
本例的半导体装置100在芯片的上表面侧具有源区12、接触区15、阱区17、接触沟槽27、虚拟沟槽部30、栅沟槽部40、栅金属层50、发射电极52、接触孔55、56、57和发射沟槽部60。应予说明，在本说明书中，在简称为沟槽部的情况下，是指虚拟沟槽部30、栅沟槽部40和发射沟槽部60。
半导体基板10是由硅等半导体形成的基板。半导体基板10可以由碳化硅和氮化镓等化合物半导体形成。本例的半导体基板10是N+型。半导体基板10包括源区12、基区14、接触区15、积累区16、阱区17、漂移区18、缓冲区20、集电区22和阴极区82。另外，在半导体基板10的上表面形成有栅金属层50和发射电极52，在下表面形成有集电电极24。在发射电极52和栅金属层50与半导体基板10的上表面之间形成有层间绝缘膜，但是在本例中省略图示。
漂移区18形成于半导体基板10的上表面侧。半导体基板10的上表面侧可以是半导体基板10的上表面的上方，也可以是半导体基板10的内部中的上表面附近。漂移区18形成于积累区16的背面侧。本例的漂移区18是N-型。
基区14形成在漂移区18的上方。基区14可以通过从漂移区18的上表面侧注入掺杂剂而形成。基区14形成在被各沟槽部所夹的台面部。台面部是指相邻的沟槽部彼此之间的区域。基区14的掺杂浓度比阱区17的掺杂浓度低。本例的基区14是P-型。
源区12形成在基区14的上方。另外，源区12以沿着沟槽部的延伸方向延伸的方式形成。本例的源区12形成在多个沟槽部中的相邻的2个沟槽部之间的台面部。源区12可以通过从基区14的上表面侧注入掺杂剂而形成。本例的源区12是N+型。应予说明，在本说明书中，沟槽部的延伸方向是Y轴方向，沟槽部的排列方向是X轴方向。半导体装置100的深度方向是Z轴方向。
接触沟槽27形成在半导体基板10的上表面侧。接触沟槽27形成在相邻的沟槽部之间，并且与源区12邻接地设置。在一个例子中，接触沟槽27是通过对源区12进行蚀刻而形成。可以通过与发射电极52相同的工艺，向接触沟槽27填入导电性的材料。
接触层28设置在接触沟槽27的下方。另外，接触层28以在2个沟槽部之间沿着2个沟槽部的延伸方向延伸的方式形成。接触层28可以通过介由接触沟槽27进行掺杂剂的注入而形成。例如，接触层28是通过硼(B)或氟化硼(BF2)的注入而形成。接触层28可以通过利用2个步骤以上的注入来形成2种以上的掺杂剂。本例的接触层28是P+型。接触层28通过抽出空穴来抑制闩锁。
另外，接触层28中的掺杂浓度的峰比源区12的下端浅。即，本例的接触层28中的掺杂浓度的峰与决定阈值电压Vth的基区14的侧壁分开地形成。由此，即使在微细化的情况下，本例的接触层28对阈值电压Vth造成的影响也较小。另外，接触层28可以具有掺杂浓度的多个峰。优选接触层28中的多个峰中的最大的峰位置比源区12的下端浅。
缓冲区20形成在漂移区18的背面侧。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20作为防止从基区14的背面侧扩展的耗尽层到达集电区22和阴极区82的场截止层发挥功能。本例的缓冲区20是N-型。
接触区15形成在基区14的上方。接触区15的掺杂浓度比基区14的掺杂浓度高。接触区15可以通过从基区14的上表面侧注入掺杂剂而形成。本例的接触区15是P+型。
积累区16形成在漂移区18与基区14之间。积累区16形成为掺杂浓度比半导体基板10的掺杂浓度高。另外，积累区16的掺杂浓度比漂移区18的掺杂浓度高。在一个例子中，积累区16的掺杂浓度为1E16cm-3以上且1E18cm-3以下。例如，积累区16是通过从半导体基板10的上表面侧注入磷等N型掺杂剂而形成。应予说明，E是指10的幂，例如1E16cm-3是指1×1016cm-3。
另外，积累区16形成在相邻的沟槽部之间。例如，积累区16在晶体管部70中形成在虚拟沟槽部30与栅沟槽部40之间。积累区16可以以覆盖虚拟沟槽部30和栅沟槽部40之间的整个区域的方式设置。通过设置积累区16，从而在导通状态下从集电区22注入到漂移区18的空穴向基区14的流入得到抑制，因此从源区12向基区14的电子的注入增强提高。由此，降低半导体装置100的导通电压。
但是，在半导体装置100具有积累区16的情况下，因载流子的注入增强(Injection-Enhancement，IE)效应而使载流子密度上升，有时容易发生闩锁。由于本例的半导体装置100在关断时通过接触层28来抽出空穴，所以能够抑制闩锁。因此，半导体装置100能够降低导通电压，且能够抑制闩锁。
集电区22在晶体管部70中形成于缓冲区20的背面侧。阴极区82在二极管部80中形成于缓冲区20的背面侧。另外，在集电区22和阴极区82的背面设置有集电电极24。集电电极24由铝、金、银等金属材料形成。
接触孔55、56、57以贯穿形成于半导体基板10的上方的层间绝缘膜的方式形成。接触孔55将栅金属层50与栅导电部44连接。接触孔56将发射电极52与虚拟导电部34连接。接触孔57将发射电极52与发射导电部64连接。形成接触孔55、56、57的位置不特别受本例限定。
发射电极52通过接触孔56、57与半导体基板10接触。发射电极52由包含金属的材料形成。在一个例子中，发射电极52的至少一部分区域由铝形成。发射电极52可以具有由包含钨的材料形成的区域。
栅金属层50通过接触孔55与半导体基板接触。栅金属层50由包含金属的材料形成。在一个例子中，栅金属层50的至少一部分区域由铝形成。栅金属层50可以具有由包含钨的材料形成的区域。本例的栅金属层50由与发射电极52相同的材料形成。其中，栅金属层50也可以由与发射电极52不同的材料形成。
在半导体基板10的上表面侧形成有2个以上的栅沟槽部40、2个以上的虚拟沟槽部30和2个以上的发射沟槽部60。沟槽部的排列顺序不限于本例。
虚拟沟槽部30和栅沟槽部40以从源区12的上端侧贯穿源区12、基区14和积累区16的方式形成。另外，虚拟沟槽部30和栅沟槽部40在半导体基板10的上表面上以沿着预定的延伸方向延伸的方式形成。虚拟沟槽部30在晶体管部70的区域中沿着预定的排列方向，与栅沟槽部40隔着预定的间隔排列有1个以上。本例的虚拟沟槽部30和栅沟槽部40以沿着与排列方向垂直的方向延伸的方式形成。虚拟沟槽部30和栅沟槽部40的延伸方向的端部均可以具有环形。
本例的栅沟槽部40和虚拟沟槽部30在预定的排列方向上交替地配置。另外，各沟槽部可以以一定的间隔配置。其中，各沟槽的配置不限于上述的例子。可以在2个虚拟沟槽部30之间配置多个栅沟槽部40。另外，设置于各个虚拟沟槽部30之间的栅沟槽部40的个数可以不恒定。
发射沟槽部60以从源区12的上端侧贯穿源区12、基区14和积累区16的方式形成。发射沟槽部60设置于二极管部80的区域。发射沟槽部60以沿着预定的延伸方向延伸的方式而形成在半导体基板10的上表面上。本例的发射沟槽部60的间隔可以与虚拟沟槽部30以及栅沟槽部40的间隔相同，但也可以不同。应予说明，在虚拟沟槽部30、栅沟槽部40和发射沟槽部60的延伸方向的端部形成有P+型的阱区17。
栅沟槽部40具有形成在半导体基板10的上表面侧的绝缘膜42和栅导电部44。栅导电部44包括至少与相邻的基区14对置的区域。如果介由栅金属层50对栅导电部44施加预定的电压，则在基区14中的与栅沟槽部40接触的界面的表层形成沟道。本例的栅导电部44由多晶硅等导电材料形成。栅导电部44是沟槽导电部的一个例子。绝缘膜42可以通过将栅沟槽的内壁的半导体氧化或氮化而形成，以覆盖栅导电部44的周围。
虚拟沟槽部30具有形成在半导体基板10的上表面侧的绝缘膜32和虚拟导电部34。虚拟导电部34可以利用与栅导电部44相同的材料而形成。例如，虚拟导电部34由多晶硅等导电材料形成。虚拟导电部34是沟槽导电部的一个例子。绝缘膜32可以通过将虚拟沟槽的内壁的半导体氧化或氮化而形成，以覆盖虚拟导电部34的周围。
二极管部80设置于与晶体管部70邻接的区域。二极管部80与晶体管部70具有相同层的基区14、积累区16、漂移区18和缓冲区20。在二极管部80的缓冲区20的背面侧设置有阴极区82。应予说明，在本说明书中，在有源区域中，将与阴极区82一致的下表面的区域作为二极管部80。或者，可以将阴极区82沿着与半导体基板10的下表面垂直的方向投影到半导体基板10的上表面，将此时的投影区域作为二极管部80。另外，可以在有源区域中，将集电区22沿着与半导体基板10的下表面垂直的方向投影到半导体基板10的上表面时的投影区域且包括源区12和接触区15的预定的单位构成规则配置的区域作为晶体管部70。
在二极管部80中，阴极区82可以位于与源区12和在Y轴方向上最外端的接触区15的半导体基板10的上表面中的边界位置相比，远离与接触区15分开的朝向(在图1A中为Y轴方向的+Y的朝向)的位置。另外，阴极区82还可以位于与接触沟槽27中的Y轴方向的端部相比，远离与该端部分开的朝向(在图1A中为Y轴方向的+Y的朝向)的位置。由此，能够抑制来自接触区15的空穴的过量的注入。
发射沟槽部60以从基区14的上表面侧贯穿基区14和积累区16，并到达漂移区18的方式形成。各个发射沟槽部60具备绝缘膜62和发射导电部64。绝缘膜62可以覆盖发射导电部64的周围，通过将发射极沟槽的内壁的半导体氧化或氮化而形成。
图2表示接触层28的周边的放大图的一个例子。在本例中，示出了虚拟沟槽部30与栅沟槽部40之间的台面部，但是对于虚拟沟槽部30、栅沟槽部40和发射沟槽部60的任意之间的台面部也可以设置相同的结构。
台面宽度WM是指台面部的X轴方向上的宽度。本例的台面宽度WM是虚拟沟槽部30与栅沟槽部40之间的台面部的台面宽度。本例的台面宽度WM为0.7μm。
空穴抽出宽度WH为源区12的下端的X轴方向上的宽度。即，空穴抽出宽度WH是从沟槽部的侧壁到接触层28的距离。空穴抽出宽度WH与通过沟槽部的侧壁的空穴流动到接触层28为止的距离相对应。通过缩短空穴抽出宽度WH，从而用于抽出空穴的路径的电阻值变低，因此在关断时容易抽出空穴。如果容易抽出空穴，则NPN的寄生晶体管难以动作，因此抑制闩锁。
在一个例子中，空穴抽出宽度WH为台面宽度WM的10％以上且30％以下的大小。如本例所示在相邻的沟槽部之间形成有2个源区12的情况下，空穴抽出宽度WH是指任一个源区12的下端的宽度。即，在台面部的两端形成有源区12的情况下，空穴抽出宽度WH占据台面宽度WM的20％～60％。例如，空穴抽出宽度WH为0.05μm以上且0.25μm以下。本例的空穴抽出宽度WH为0.1μm。
接触宽度WC以台面宽度WM中的空穴抽出宽度WH以外的区域的X轴方向上的宽度。即，接触宽度WC是指在与源区12的下端相同的深度中的接触层28的X轴方向上的宽度。在一个例子中，接触宽度WC占据台面宽度WM的40％～80％。例如，接触宽度WC为0.2μm以上且0.6μm以下。本例的接触宽度WC为0.5μm。
接触沟槽宽度WCT是接触沟槽27的X轴方向上的宽度。在一个例子中，接触沟槽宽度WCT为0.1μm以上且0.4μm以下。本例的接触沟槽宽度WCT为0.3μm。另外，接触沟槽27的深度D2是从半导体基板10的上端起算为0.3μm。接触沟槽宽度WCT和深度D2可以根据所需要的接触电阻来确定。另外，接触沟槽宽度WCT可以根据由穿过接触沟槽27进行的离子注入所形成的接触层28的大小来确定。
源区12的下端比接触沟槽27的下端深。并且，接触层28的掺杂浓度的峰位置形成得比源区12的下端浅。由此，即使在微细化的情况下，接触层28对阈值电压Vth造成的影响也小。应予说明，源区12的下端比虚拟导电部34和栅导电部44的上端深。本例的源区12的下端的深度D1为从半导体基板10的上端起算为0.45μm。
接触层28的上端比源区12的下端浅。另外，接触层28的下端比源区12的下端深。通过将接触层28形成得厚，从而空穴容易被抽出，因此容易抑制闩锁。在一个例子中，接触层28的下端可以与基区14的下端的深度相等。此时，由于接触层28的下端远离源区12，所以空穴的抽出效果变得更显著。例如，接触层28的深度方向的厚度D3为0.1μm以上且1.0μm以下。本例的接触层28的深度方向的厚度D3为0.5μm。
应予说明，对于接触层28而言，接触层28的下端可以形成得比基区14的一半厚度的位置浅。通过将接触层28形成得浅，能够减少用于形成接触层28的离子注入的次数。并且，半导体装置100的制造成本降低。
另外，在接触沟槽27的下方，接触层28的掺杂浓度可以大于相同深度的源区12的掺杂浓度。即，接触沟槽27的下方的区域是通过注入高浓度的掺杂剂而N+型的源区12变化为P+型的接触层28的区域。应予说明，点O和点O'是指图3所示的掺杂浓度的图表的原点。
图3表示接触层28的周边的掺杂浓度分布的一个例子。纵轴表示掺杂浓度，横轴表示从接触沟槽27的下端起向深度方向上的距离。实线表示从点O起在深度方向上的接触层28和基区14的掺杂浓度。虚线表示从点O'起在深度方向上的源区12的掺杂浓度。即，本例的掺杂浓度分布的图表重叠地表示不同的从2个点O和点O'起算的深度方向的掺杂浓度。点O和点O'的深度与接触沟槽27的下端的深度相对应。
源区12是通过从基区14的上表面侧进行砷(As)的离子注入而形成。源区12的掺杂浓度在接触沟槽27的下端的点O'处约为1E18cm-3。
接触层28是通过穿过接触沟槽27分2个步骤进行氟化硼和硼的离子注入而形成。接触层28的第一个峰P1约为1E20cm-3。接触层28的第一个峰P1形成在比源区12的下端浅的位置。本例的第二个峰P2形成在比源区12的下端深的位置。其中，第二个峰P2可以形成得比源区12的下端浅。
另外，接触层28也可以具有3个以上的峰。此时，可以是所有的峰均形成得比源区12的下端浅，也可以是部分峰形成得比源区12的下端深。即，接触层28的掺杂浓度的峰中的至少1个形成得比源区12的下端浅即可。另外，可以使接触层28的掺杂浓度的峰中的最大的峰形成得比源区12的下端浅。
应予说明，本例的掺杂浓度的分布仅是一个例子。为了实现本申请说明书公开的半导体装置100，可以适当改变峰的个数和深度等。
图4表示半导体装置100的更具体的结构的一个例子。在本例中，没有省略层间绝缘膜26而示出。
层间绝缘膜26形成于半导体基板10的上方。本例的层间绝缘膜26是BPSG(BoronPhosphorus Silicon Glass：硼磷硅玻璃)膜。层间绝缘膜26可以具有由不同的材料形成的多个层。层间绝缘膜26在距离源区12的上端为厚度D1的层中，下端的开口宽度为W1，上端的开口宽度为W2。
接触沟槽27具有锥形。本例的接触沟槽27具有上端的宽度比下端的宽度大那样的锥形。通过使接触沟槽27具有锥形，从而向接触沟槽27的侧壁注入掺杂剂也变得容易。
接触层28通过穿过具有锥形的接触沟槽27而形成。由此，在接触沟槽27的侧壁的至少一部分形成接触层28。例如，本例的接触层28以从接触沟槽27的下端起与侧壁接触地向上侧延伸的方式形成。另外，接触宽度WC根据BPSG膜的下端的开口宽度W2变化。即，空穴抽出宽度WH也根据BPSG膜的下端的开口宽度W2变化。本例的BPSG膜的上端的开口宽度W1为0.45μm，BPSG膜的下端的开口宽度W2为0.3μm。
另外，接触层28可以形成为与积累区16接触。此时，L1＝L2成立。距离L1表示源区12的下端与积累区16的上端之间的深度方向的距离。距离L2表示源区12的下端与接触层28的下端之间的深度方向的距离。另外，接触层28的下端可以设置在比积累区16的上端与源区12的下端之间的距离的一半还深的位置。此时，L1/2＜L2成立。
应予说明，在接触沟槽27和开口的层间绝缘膜26可以形成多层的膜作为发射电极52。在一个例子中，发射电极52可以具有层叠了钛/氮化钛(Ti/TiN)、钨和铝而得的结构。
[比较例1]
图5A是表示比较例1的半导体装置500的一个例子的俯视图。图5B是表示比较例1的半导体装置500的a-a'截面的一个例子的图。图5C是表示比较例1的半导体装置500的b-b'截面的一个例子的图。
本例的半导体装置500不具有接触沟槽27和接触层28。空穴抽出宽度WH0表示沿着沟槽部的侧壁流动的载流子流动到接触区15为止的距离。在半导体装置500中，空穴在源区12的下部，穿过栅沟槽部40的侧壁，之后从栅沟槽部40的侧壁朝向接触区15流动。
在此，沟槽部的延伸方向上的空穴抽出宽度WH0有时比沟槽部的排列方向上的空穴抽出宽度大。此时，半导体装置500的空穴抽出宽度WH0比半导体装置100的空穴抽出宽度WH大。即，空穴的抽出变差，在半导体装置500中，难以抑制闩锁。特别是，如果进行微细化，则台面部中的电流密度上升，因此在关断时半导体装置500容易发生闩锁。
图6是表示实施例1和比较例2、3的内置电位ΔVbi的图表。纵轴表示内置电位ΔVbi的相对值，横轴表示空穴抽出宽度WH、WH0的相对值。实施例1和比较例2为1.9μm间距的情况。比较例3为2.3μm间距的情况。间距是指从一个沟槽部的中心到与该沟槽部在排列方向上相邻的另一沟槽部的中心为止的距离。如果内置电位ΔVbi的相对值为2，则产生闩锁。
实施例1的空穴抽出宽度WH随着因微细化使间距变小而变小。另一方面，虽然因微细化而使间距变小，但比较例2和3的空穴抽出宽度WH0未必变小。因此，如果因微细化而使间距变小，则空穴抽出宽度WH与空穴抽出宽度WH0相比相对变小。例如，在将实施例1的空穴抽出宽度WH设为1时，比较例2和3的空穴抽出宽度WH为实施例的5倍～17倍左右的大小。
另外，在比较例2和3中，如果使间距微细化到2.3μm～1.9mm，则内置电位ΔVbi上升。如果内置电位ΔVbi上升，则半导体装置500容易发生闩锁。另一方面，在实施例1的情况下，由于空穴抽出宽度WH短，容易抽出空穴，所以即使实施了微细化的情况下也能够抑制闩锁。然而，在实施例1的情况下，由于在排列方向上抽出空穴，所以间距越小，空穴抽出宽度WH越短。
[实施例2]
图7A是表示实施例2的半导体装置100的一个例子的俯视图。图7B是表示实施例2的半导体装置100的a-a'截面的一个例子的图。图7C是表示实施例2的半导体装置100的b-b'截面的一个例子的图。本例的源区12和接触区15在晶体管部70中的沟槽部的延伸方向上交替地设置。
源区12和接触区15形成在半导体基板10的上表面侧。源区12和接触区15从相邻的一个沟槽部形成到另一个沟槽部，之后，接触沟槽27以跨越源区12和接触区15的方式沿着沟槽部的延伸方向形成。由此，源区12和接触区15分别沿着沟槽部的侧壁在沟槽部的延伸方向上交替设置。应予说明，在本例的二极管部80中，与实施例1的情况同样地，在相邻地发射沟槽部60之间形成有源区12。
在二极管部80中，阴极区82可以位于与源区12和在Y轴方向上最外端的接触区15的半导体基板10的上表面中的边界位置相比，远离与接触区15分开的朝向(在图7A中为Y轴方向的+Y的朝向)的位置。另外，阴极区82还可以位于与接触沟槽27中的Y轴方向的端部相比，远离与该端部分开的朝向(在图7A中为Y轴方向的+Y的朝向)的位置。由此，能够抑制来自接触区15的空穴的过量的注入。
由于本例的半导体装置100与实施例1的半导体装置100同样地具有形成于接触沟槽27的下方的接触层28，所以通过空穴的抽出能够抑制闩锁。另外，本例的半导体装置100交替地设置源区12与接触区15。由此能够抑制饱和电流，能够进一步抑制闩锁。
[实施例3]
图8表示实施例3的半导体装置100的构成的一个例子。本例的接触层28通过以多个步骤注入掺杂剂而形成。例如，接触层28通过三个步骤的注入工序而形成。
接触层28以层间绝缘膜26为掩模，注入掺杂剂。另外，本例的层间绝缘膜26具有锥形。因此，对于接触层28而言，因掺杂剂的注入位置不同而作为掩模的层间绝缘膜26的厚度不同。在层间绝缘膜26形成得厚的区域中，掺杂剂的注入深度变浅。因此，对于接触层28而言，在接触沟槽27的中心附近，掺杂剂被注入得深，在接触沟槽27的端部，掺杂剂被注入得浅。
由此，接触层28的下端的宽度比接触层28的上端的宽度窄。即，本例的接触层28具有从上侧向下侧逐渐变窄的形状。在此，在接触层28的宽度不是逐渐变窄的形状而是中途宽度变厚的形状的情况下，电场可能集中于接触层28的端部。另一方面，由于本例的接触层28具有逐渐变窄的形成，所以在耗尽层扩展的情况下，电场不易集中于接触层28的端部。
图9表示半导体装置100的制造方法的一个例子。在本例中，对实施例3的半导体装置100的制造方法进行特别说明。在该图中，示出一个单元的截面图，但是对于其他单元，也可以同样地形成。
首先，准备半导体基板10。半导体基板10是具有漂移区18的硅基板。本例的漂移区18的掺杂浓度例如为3.0E+13cm-3以上且2.0E+14cm-3以下。漂移区18的厚度因半导体装置100的耐压等级不同而不同。
接下来，在步骤S300中，在半导体基板10的表面形成源区12、基区14和栅沟槽部40。首先，在半导体基板10的表面设置预定图案的蚀刻掩模，形成栅沟槽部40的槽部。在栅沟槽部40的槽部的内壁形成栅极绝缘膜。然后，使高浓度地掺杂了N型掺杂剂的多晶硅堆积在沟槽部内，形成栅导电部44。由此，形成栅沟槽部40。
接下来，在半导体基板10的上表面未形成基区14和源区12的区域形成氧化膜。然后，从半导体基板10的表面侧选择性地注入P型掺杂剂，在1100℃左右的温度进行2小时左右的热处理。由此，在半导体基板10的整个表面形成P-型的基区14。P型掺杂剂可以是硼。以2.5E+13cm-2的掺杂浓度对P-型的基区14掺杂P型掺杂剂。基区14以与栅沟槽部40接触的方式形成，与栅沟槽部40接触的区域作为沟道发挥功能。
接下来，从半导体基板10的上表面侧作为用于形成源区12的N型掺杂剂进行砷或磷等的离子注入。源区12形成在形成有基区14的区域的整个表面。可以以5.0E+19cm-2的掺杂浓度对源区12掺杂N型掺杂剂。在离子注入后，进行热处理等而形成源区12。源区12也可以与栅沟槽部40接触的方式形成。接下来，通过CVD法在半导体基板10的上表面形成层间绝缘膜26。
接着，在步骤S302中，在层间绝缘膜26的上表面形成抗蚀图案。通过RIE对在抗蚀图案的开口部露出的层间绝缘膜26进行蚀刻，使半导体基板10露出。接下来，对露出的半导体基板10的上表面进行蚀刻，以贯穿层间绝缘膜26并与源区12邻接的方式在2个沟槽部之间形成接触沟槽27。另外，接触沟槽27形成在形成为整个表面的源区12的内部。当通过在源区12的内部形成接触沟槽27，利用后续的工艺形成接触层28时，能够使接触层28的峰位置形成得比源区12的下端浅。
接着，在步骤S304中，对与接触沟槽27的下端邻接的注入区93进行硼等P型掺杂剂的离子注入。在本例中，P型掺杂剂的加速能量为30keV左右，剂量为1.0E+15cm-2以上且5.0E+15cm-2以下。
接下来，从接触沟槽27的下端向基区14的下方注入掺杂剂。例如，为了向比基区14靠近下方的位置注入硼等P型掺杂剂，从接触沟槽27的下端起垂直地进行离子注入。由此，在与接触沟槽27的下端对置的区域中，以掺杂浓度的峰位置比源区12的下端浅的方式形成接触层28。对于接触层28，可以分成多个步骤注入掺杂剂。本例的形成接触层28的步骤包括注入第一掺杂剂的步骤和注入第二掺杂剂的步骤。例如，注入硼作为第一掺杂剂，注入氟化硼作为第二掺杂剂。另外，P型掺杂剂的注入可以根据应该形成的接触层28的深度，分别使加速能量变化。通过P型掺杂剂的注入，从而在基区14的下方形成1个以上的注入区94。
接下来，为了使注入到注入区93和注入区94的P型掺杂剂活化，在步骤306中对半导体装置100进行热处理。优选以不使P型掺杂剂过度扩散的方式短时间地进行该热处理。作为一个例子，热处理的温度为950度左右，时间为30分钟以内。
由此，形成接触层28。在步骤S306之后形成发射电极52、集电电极24等，从而完成半导体装置100。应予说明，为了抑制发射电极52与半导体区域之间的相互扩散，优选在接触沟槽27的内壁，形成包含钛膜、氮化钛膜、钽膜或氮化钽膜等的势垒金属层。另外，为了提高发射电极52的平坦性，可以在形成发射电极52之前，在接触沟槽27的内部填充钨、钼或掺杂了掺杂剂的多晶硅等。
[实施例4]
图10A是表示实施例4的半导体装置100的一个例子的俯视图。图10B是表示实施例4的半导体装置100的a-a'截面的一个例子的图。本例的半导体装置100在晶体管部70和二极管部80具有结构不同的台面部。
晶体管部70在半导体基板10的上表面侧具备源区12、基区14、接触区15、积累区16、接触沟槽27和接触层28。晶体管部70在与二极管部80的边界侧的端部可以不具有积累区16。另外，晶体管部70在与二极管部80的边界侧的端部可以不具有源区12。本例的晶体管部70在从二极管部80的边界侧的端部计数第一个台面部中不具有积累区16，在第一个台面部和第二个台面部中不具有源区12。其中，晶体管部70在与二极管部80的边界侧的台面部中不具有积累区16和源区12。
二极管部80设置在与晶体管部70邻接的区域。本例的二极管部80在半导体基板10的上表面侧具备源区12、基区14、接触区15、接触沟槽27和接触层28。
接触沟槽27也形成在晶体管部70和二极管部80中的任一个区域。本例的接触沟槽27在晶体管部70和二极管部80中具有不同的结构。但是，接触沟槽27可以在晶体管部70和二极管部80中具有相同的结构。
在一个例子中，二极管部80的接触沟槽27的宽度比晶体管部70的接触沟槽27的宽度窄。当接触沟槽27的深度在二极管部80和晶体管部70中相等时，二极管部80的接触沟槽27的深宽比高于晶体管部70的接触沟槽27的深宽比。此时，由于为了形成接触层28而进行离子注入的区域窄，所以二极管部80的接触层28的宽度比晶体管部70的接触层28的宽度窄。即，在晶体管部70中，通过使接触层28的宽度变宽，从而在关断时容易抑制闩锁。另外，在二极管部80中，由于接触层28的宽度变窄，所以二极管部80中的接触层28的掺杂浓度的总量降低，因此反向恢复特性提高。
接触层28还形成在晶体管部70和二极管部80中的任一区域。本例的接触层28在晶体管部70和二极管部80具有不同的结构。即使当接触沟槽27的结构在晶体管部70和二极管部80中为相同时，也可以通过改变掺杂剂的离子注入的次数等而使接触层28的结构在晶体管部70和二极管部80中不同。
在一个例子中，二极管部80的接触层28的下端比源区12的下端浅。在二极管部80中，为了提高反向恢复特性，优选接触层28被形成得浅。另一方面，晶体管部70的接触层28的下端可以比源区12的下端深。在晶体管部70中，为了在关断时抽出空穴，而优选使接触层28比源区12深。
在此，半导体装置100可以在晶体管部70和二极管部80中具有相同的结构。相同的结构是指接触沟槽27和接触层28的形状、尺寸、掺杂浓度等在晶体管部70和二极管部80中相同。例如此时，半导体装置100在晶体管部70不发生闩锁的范围内将接触沟槽27的宽度设定得窄。半导体装置100可以是加深接触沟槽27的深度而为高深宽比的形状。
图11表示更具体的实施例4的半导体装置100的结构的一个例子。该图分别示出晶体管部70的台面部和二极管部80的台面部。晶体管部70和二极管部80的台面宽度WM相等。
源区12与接触沟槽27接触。源区12可以通过与接触沟槽27接触而电连接。例如，在源区12与接触沟槽27分开的情况下，源区12成为浮置状态。如果源区12成为浮置状态，则还存在电位不稳定而导致空穴积累的情况。由于本例的源区12与接触沟槽27接触，所以能够抑制空穴的积累。应予说明，源区12的下端的深度D1在晶体管部70和二极管部80中相等。
接触沟槽27在晶体管部70和二极管部80中具有相同的深度D2。其中，二极管部80的接触沟槽宽度WCT比晶体管部70的接触沟槽宽度WCT窄。即，在二极管部80中，源区12的下端的宽度变宽。在此，在晶体管部70中，由于需要抽出空穴来抑制闩锁，所以优选使源区12的下端的宽度变窄。另一方面，在二极管部80中，由于没有闩锁的问题，所以无需使源区12的下端的宽度变窄。
就接触层28而言，在晶体管部70和二极管部80中掺杂剂的注入次数不同。在本例中，用于形成二极管部80的接触层28的离子注入的次数比用于形成晶体管部70的接触层28的离子注入的次数少。即，二极管部80的接触层28中的掺杂浓度的峰的个数比晶体管部70的接触层28中的掺杂浓度的峰的个数少。例如，二极管部80中的接触层28具有1个掺杂浓度的峰。另一方面，晶体管部70中的接触层28具有多个掺杂浓度的峰。本例的晶体管部70的接触层28的深度方向的厚度D3比二极管部80的厚度D3厚。即，二极管部80的接触层28的下端比晶体管部70的接触层28的下端浅。
另外，二极管部80的接触层28的掺杂浓度可以比晶体管部70的接触层28的掺杂浓度低。例如，二极管部80的掺杂浓度比晶体管部70的掺杂浓度低是指被注入到二极管部80中的1个台面部的掺杂剂的总量比被注入到晶体管部70中的1个台面部的掺杂剂的总量少。另外，还可以指二极管部80的被进行离子注入的掺杂剂浓度比晶体管部70的被进行离子注入的掺杂剂浓度低。
由此，在二极管部80中，掺杂浓度降低而反向恢复特性提高。另外，在晶体管部70中，通过接触层28被形成得更深，从而在关断时抽出空穴变得容易，能够抑制闩锁。在二极管部80中，由于闩锁不成问题，所以无需高浓度地形成接触层28。
另外，由于本例的半导体装置100不仅在晶体管部70具有N+型的源区12，在二极管部80也具有N+型的源区12，所以能够实质上降低二极管部80中的接触层28的掺杂浓度。因此，本例的半导体装置100容易进一步降低二极管部80中的接触层28的掺杂浓度。这样，本例的半导体装置100通过分别使接触层28的浓度在晶体管部70和二极管部80中最佳化，从而抑制闩锁且提高反向恢复特性。
应予说明，本例的半导体装置100的制造方法与实施例3的半导体装置100的制造方法中的流程基本上可以为相同的流程。其中，在晶体管部70的结构与二极管部80的结构不同的情况下，可以使晶体管部70的掩模与二极管部80的掩模不同。特别是，将用于形成接触层28的离子注入的次数在晶体管部70和二极管部80中设为不同的情况下，在晶体管部70和二极管部80中使用不同的掩模。由此，能够利用2个步骤的离子注入形成晶体管部70的接触层28，且能够利用1个步骤的离子注入形成二极管部的接触层28。此时，可以使用不对二极管部80进行离子注入而仅用于对晶体管部70进行离子注入的掩模。
图12是表示实施例5的半导体装置100的a-a'截面的一个例子的图。本例的半导体装置100的俯视图与图10A中示出的实施例4的半导体装置100的俯视图相对应。即，本例的a-a'截面与图10A的a-a'截面相对应。
本例的半导体装置100在晶体管部70中具备积累区16a和积累区16b。其中，晶体管部70在与二极管部80的边界侧的端部可以不具有积累区16a。另一方面，半导体装置100在二极管部80中仅具备积累区16b。
积累区16a和积累区16b是深度不同的积累区16的一个例子。积累区16a形成得比积累区16b浅。积累区16a和积累区16b的掺杂浓度可以相同。应予说明，积累区16a是第一积累区的一个例子。积累区16b是第二积累区的一个例子。
图13表示更具体的实施例5的半导体装置100的结构的一个例子。本例的晶体管部70与图12的不同点在于，在与二极管部80的边界侧的端部具备积累区16a和积累区16b。另外，二极管部80与图12的不同点在于，具备积累区16a和积累区16b。
二极管部80的接触沟槽27的下端形成得比晶体管部70的接触沟槽27的下端深。即，二极管部80的接触沟槽27的深度D2大于晶体管部70的接触沟槽27的深度D2。另外，二极管部80的接触沟槽宽度WCT比晶体管部70的接触沟槽宽度WCT短。换言之，二极管部80的接触沟槽27的深宽比高于晶体管部70的接触沟槽27的深宽比。
另外，二极管部80的接触层28形成得比晶体管部70的接触层28浅。例如，二极管部80的接触层28的下端(即，D2+D3)比晶体管部70的接触层28的下端浅。另外，二极管部80的接触层28的厚度(即，D3)比晶体管部70的接触层28的厚度薄。
通过使本例的二极管部80的接触沟槽27比晶体管部70的接触沟槽27深，能够使接触层28低浓度化。这样，能够加深二极管部80的接触沟槽27，因此在使接触层28低浓度化的情况下，接触层28不易变为N。本例的半导体装置100通过使二极管部80的接触层28低浓度化，从而能够改善反向恢复特性。应予说明，源区12的下端的深度D1可以在晶体管部70和二极管部80中相同。另外，晶体管部70和二极管部80的台面宽度WM可以相等。
图14A是表示实施例6的半导体装置100的一个例子的俯视图。本例的半导体装置100的接触沟槽27的配置与实施例1的半导体装置100不同。
本例的接触沟槽27的Y轴方向的端部在俯视时设置于接触区15的内部。即，接触沟槽27在俯视时以从源区12延伸到接触区15的内部的方式设置。另外，接触沟槽27的Y轴方向的端部可以设置为与接触区15接触。本例的接触沟槽27在Y轴方向的端部能够容易地抽出外侧的载流子。由此，半导体装置100的关断耐量和反向恢复耐量提高。
另外，本例的晶体管部70在设置于最靠近二极管部80侧的台面部中，在半导体基板10的正面没有形成源区12。但是，晶体管部70在设置于最靠近二极管部80侧的台面部中也可以形成源区12。
图14B是表示实施例6的半导体装置100的a-a'截面的一个例子的图。在本例的半导体装置100中，接触层28的配置方法与实施例1的半导体装置100不同。本例的半导体装置100在晶体管部70和二极管部80中改变了接触层28的配置。
例如，本例的半导体装置100在晶体管部70中具有接触层28，但是在二极管部80中，可以形成比晶体管部70的接触层28浅且掺杂浓度比晶体管部70的接触层28低的接触层28。此时，在二极管部80中，接触层28的第一个峰P1和基区14可以与接触沟槽27的底面直接接触。由此，能够抑制空穴从接触区15过量的注入。
图15A是表示实施例7的半导体装置100的一个例子的俯视图。本例的半导体装置100的接触沟槽27的配置与实施例2的半导体装置100不同。
本例的接触沟槽27的Y轴方向的端部在俯视时设置于接触区15的内部。即，接触沟槽27在俯视时以从源区12延伸到接触区15的内部的方式设置。另外，接触沟槽27的Y轴方向的端部可以设置为与接触区15接触。本例的接触沟槽27在Y轴方向的端部中能够容易地抽出外侧的载流子。由此，半导体装置100的关断耐量和反向恢复耐量提高。
另外，本例的晶体管部70在设置于最靠近二极管部80侧的台面部中，在半导体基板10的正面没有形成源区12。但是，晶体管部70在设置于最靠近二极管部80侧的台面部中也可以形成源区12。
图15B是表示实施例7的半导体装置100的a-a'截面的一个例子的图。在本例的半导体装置100中，接触层28的配置方法与实施例2的半导体装置100不同。本例的半导体装置100在晶体管部70和二极管部80中改变了接触层28的配置。
例如，本例的半导体装置100在晶体管部70中具有接触层28，但是在二极管部80中，可以形成比晶体管部70的接触层28浅且掺杂浓度比晶体管部70的接触层28低的接触层28。此时，在二极管部80中，接触层28的第一个峰P1和基区14可以与接触沟槽27的底面直接接触。由此，能够抑制空穴从接触区15过量的注入。
如上所述，本说明书的半导体装置100通过在二极管部80形成源区12、接触沟槽27和接触层28，从而提高二极管部80的反向恢复特性。另外，本例的半导体装置100通过在晶体管部70形成接触沟槽27和接触层28来抑制闩锁。这样，本说明书的半导体装置100通过共同的工艺就能够形成抑制闩锁的晶体管部70和反向恢复特性优异的二极管部80。
以上，使用实施方式说明了本发明，但本发明的技术的范围不限于上述实施方式中记载的范围。对上述实施方式进行各种变更或改良对于本领域技术人员而言也是显而易见的。根据权利要求书的记载可知对其进行了各种变更或改良的方式也包括在本发明的技术方案内。
应当注意的是，只要权利要求书、说明书和附图中所示的装置和方法中的动作、顺序、工序和步骤等各处理的执行顺序只要没有特别明确“在……之前”，“……以前”等，且未在后续处理中使用之前处理的结果，都可以按任意顺序实现。方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”，“接下来”等进行说明，也不表示一定要按照该顺序实施。

Claims (13)

1.一种RC-IGBT，其特征在于，具有晶体管部和二极管部，所述RC-IGBT具备：
半导体基板；
第一导电型的漂移区，其设置于所述半导体基板的上表面侧；
第二导电型的基区，其设置于所述漂移区的上方；
第一导电型的源区，其设置于所述基区的上方；以及
2个以上的沟槽部，其以从所述源区的上端侧贯穿所述源区和所述基区的方式设置，
所述二极管部具备：
所述源区；
接触沟槽，其在所述2个以上的沟槽部中的相邻的2个沟槽部之间设置于所述半导体基板的上表面侧；以及
第二导电型的接触层，其设置于所述接触沟槽的下方，且浓度比所述基区的浓度高。
2.根据权利要求1所述的RC-IGBT，其特征在于，所述接触层的下端比所述源区的下端浅。
3.根据权利要求1或2所述的RC-IGBT，其特征在于，所述源区在所述二极管部中与所述接触沟槽接触。
4.根据权利要求1～3中任一项所述的RC-IGBT，其特征在于，所述晶体管部具备：
接触沟槽，其在所述2个以上的沟槽部中的相邻的2个沟槽部之间设置于所述半导体基板的上表面侧；以及
第二导电型的接触层，其设置于所述晶体管部的所述接触沟槽的下方，且浓度比所述基区的浓度高，
所述二极管部的所述接触沟槽的宽度比所述晶体管部的所述接触沟槽的宽度窄。
5.根据权利要求4所述的RC-IGBT，其特征在于，所述二极管部的所述接触沟槽的深宽比高于所述晶体管部的所述接触沟槽的深宽比。
6.根据权利要求4或5所述的RC-IGBT，其特征在于，所述二极管部的所述接触沟槽的下端比所述晶体管部的所述接触沟槽的下端深。
7.根据权利要求4～6中任一项所述的RC-IGBT，其特征在于，所述二极管部的所述接触层的下端比所述晶体管部的所述接触层的下端浅。
8.根据权利要求4～7中任一项所述的RC-IGBT，其特征在于，所述二极管部的所述接触层中的掺杂浓度的峰的个数比所述晶体管部的所述接触层中的掺杂浓度的峰的个数少。
9.根据权利要求4～7中任一项所述的RC-IGBT，其特征在于，所述二极管部的所述接触层的掺杂浓度比所述晶体管部的所述接触层的掺杂浓度低。
10.根据权利要求1～9中任一项所述的RC-IGBT，其特征在于，所述RC-IGBT还具备：
第一导电型的第一积累区，其掺杂浓度比所述漂移区的掺杂浓度高；以及
第一导电型的第二积累区，其形成得比所述第一积累区深，且掺杂浓度比所述漂移区的掺杂浓度高，
所述第一积累区和所述第二积累区形成于所述晶体管部。
11.根据权利要求10所述的RC-IGBT，其特征在于，所述第一积累区和所述第二积累区还形成于所述二极管部。
12.一种RC-IGBT的制造方法，其特征在于，是具有晶体管部和二极管部的RC-IGBT的制造方法，所述RC-IGBT的制造方法包括：
在半导体基板的上表面侧形成第一导电型的漂移区、第二导电型的基区、第一导电型的源区、以及贯穿所述源区和所述基区的2个以上的沟槽部的步骤；
在所述二极管部中，在2个沟槽部之间的靠所述半导体基板的上表面侧的部位形成接触沟槽的步骤；以及
在所述二极管部中，在所述接触沟槽的下方形成浓度比所述基区的浓度高的第二导电型的接触层的步骤。
13.根据权利要求12所述的RC-IGBT的制造方法，其特征在于，所述RC-IGBT的制造方法还包括：
在所述晶体管部中，在2个沟槽部之间的靠所述半导体基板的上表面侧的部位形成接触沟槽的步骤；以及
在所述晶体管部中，在所述接触沟槽的下方形成第二导电型的接触层的步骤，
通过2个步骤的离子注入形成所述晶体管部的所述接触层，通过1个步骤的离子注入形成所述二极管部的所述接触层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117637829A (zh) * 2023-11-20 2024-03-01 海信家电集团股份有限公司 半导体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524396B (zh) * 2017-09-20 2023-05-12 株式会社东芝 半导体装置
WO2019097836A1 (ja) * 2017-11-16 2019-05-23 富士電機株式会社 半導体装置
JP7001104B2 (ja) * 2017-12-14 2022-01-19 富士電機株式会社 半導体装置
JP7279356B2 (ja) * 2018-12-19 2023-05-23 富士電機株式会社 半導体装置
KR102510937B1 (ko) 2019-04-16 2023-03-15 후지 덴키 가부시키가이샤 반도체 장치 및 제조 방법
CN113053991A (zh) * 2019-12-26 2021-06-29 株洲中车时代半导体有限公司 逆导型igbt的元胞结构及逆导型igbt
US11296213B2 (en) * 2020-03-20 2022-04-05 Infineon Technologies Austria Ag Reverse-conducting igbt having a reduced forward recovery voltage
JP7384274B2 (ja) * 2020-04-16 2023-11-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2022016842A (ja) 2020-07-13 2022-01-25 富士電機株式会社 半導体装置
JP7468786B2 (ja) 2021-05-19 2024-04-16 富士電機株式会社 半導体装置および製造方法
CN117099215A (zh) * 2021-10-15 2023-11-21 富士电机株式会社 半导体装置
CN114899147B (zh) * 2022-07-12 2022-10-21 深圳芯能半导体技术有限公司 一种rc-igbt器件及其制备方法
KR102646516B1 (ko) * 2023-10-24 2024-03-11 주식회사 더블유알지코리아 전력 반도체 소자 및 그 제조방법

Citations (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
US20010020719A1 (en) * 1997-10-22 2001-09-13 Kim Tae-Hoon Insulated gate bipolar transistor
JP2005536868A (ja) * 2001-11-20 2005-12-02 ゼネラル セミコンダクター，インク． 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法
JP2006032676A (ja) * 2004-07-16 2006-02-02 Toyota Central Res & Dev Lab Inc 半導体装置
CN101000911A (zh) * 2006-01-10 2007-07-18 株式会社电装 具有igbt和二极管的半导体器件
JP2007214541A (ja) * 2006-01-10 2007-08-23 Denso Corp 半導体装置
US20070267663A1 (en) * 2006-05-19 2007-11-22 Mitsubishi Electric Corporation Semiconductor device having improved insulated gate bipolar transistor and method for manufacturing the same
US20090114947A1 (en) * 2007-11-07 2009-05-07 Denso Corporation Semiconductor device and inverter circiut having the same
CN101452952A (zh) * 2008-10-31 2009-06-10 电子科技大学 一种沟槽绝缘栅双极型晶体管
US20100013010A1 (en) * 2008-07-16 2010-01-21 Kabushiki Kaisha Toshiba Power semiconductor device
JP2010147381A (ja) * 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
JP2010147380A (ja) * 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
CN101853852A (zh) * 2010-04-29 2010-10-06 苏州硅能半导体科技股份有限公司 单胞中集成肖特基二极管的沟槽mos器件及制造方法
JP2010267863A (ja) * 2009-05-15 2010-11-25 Denso Corp 半導体装置
CN102376709A (zh) * 2010-08-17 2012-03-14 株式会社电装 半导体器件
JP2012059873A (ja) * 2010-09-08 2012-03-22 Renesas Electronics Corp 半導体装置
JP2012174989A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体装置の製造方法
CN103383966A (zh) * 2012-02-24 2013-11-06 英飞凌科技奥地利有限公司 具有改善的鲁棒性的半导体器件
JP2014030050A (ja) * 2013-10-07 2014-02-13 Rohm Co Ltd 半導体装置
CN203553172U (zh) * 2013-08-29 2014-04-16 英飞凌科技奥地利有限公司 半导体器件
JP2014179373A (ja) * 2013-03-13 2014-09-25 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2014212358A (ja) * 2014-08-22 2014-11-13 ローム株式会社 半導体装置および半導体装置の製造方法
CN204257660U (zh) * 2013-07-15 2015-04-08 英飞凌科技股份有限公司 Igbt和半导体器件
WO2016009714A1 (ja) * 2014-07-14 2016-01-21 トヨタ自動車株式会社 半導体装置
CN105322021A (zh) * 2014-08-04 2016-02-10 瑞萨电子株式会社 半导体器件及其制造方法
JP2016063004A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置及びその製造方法
CN105633077A (zh) * 2014-11-21 2016-06-01 三菱电机株式会社 反向导通型半导体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3204792B2 (ja) * 1993-04-27 2001-09-04 株式会社東芝 半導体装置
JP2008160039A (ja) 2006-12-26 2008-07-10 Nec Electronics Corp 半導体装置及びその製造方法
JP4840482B2 (ja) * 2008-10-14 2011-12-21 株式会社デンソー 半導体装置
CN102414818B (zh) 2009-04-30 2013-03-20 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
JP5526811B2 (ja) * 2010-01-29 2014-06-18 富士電機株式会社 逆導通形絶縁ゲート型バイポーラトランジスタ
JP5556799B2 (ja) * 2011-01-12 2014-07-23 株式会社デンソー 半導体装置
WO2012124784A1 (ja) * 2011-03-16 2012-09-20 富士電機株式会社 半導体装置およびその製造方法
JP5562917B2 (ja) 2011-09-16 2014-07-30 株式会社東芝 半導体装置及びその製造方法
JP2013235891A (ja) * 2012-05-07 2013-11-21 Denso Corp 半導体装置
JP5501539B1 (ja) 2012-09-13 2014-05-21 パナソニック株式会社 半導体装置
JP6421570B2 (ja) 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
JP6302767B2 (ja) * 2014-06-27 2018-03-28 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
DE102014226161B4 (de) 2014-12-17 2017-10-26 Infineon Technologies Ag Halbleitervorrichtung mit Überlaststrombelastbarkeit
DE102014119543B4 (de) 2014-12-23 2018-10-11 Infineon Technologies Ag Halbleitervorrichtung mit transistorzellen und anreicherungszellen sowie leistungsmodul

Patent Citations (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
US20010020719A1 (en) * 1997-10-22 2001-09-13 Kim Tae-Hoon Insulated gate bipolar transistor
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
JP2005536868A (ja) * 2001-11-20 2005-12-02 ゼネラル セミコンダクター，インク． 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法
JP2006032676A (ja) * 2004-07-16 2006-02-02 Toyota Central Res & Dev Lab Inc 半導体装置
JP2007214541A (ja) * 2006-01-10 2007-08-23 Denso Corp 半導体装置
CN101000911A (zh) * 2006-01-10 2007-07-18 株式会社电装 具有igbt和二极管的半导体器件
US20070267663A1 (en) * 2006-05-19 2007-11-22 Mitsubishi Electric Corporation Semiconductor device having improved insulated gate bipolar transistor and method for manufacturing the same
US20090114947A1 (en) * 2007-11-07 2009-05-07 Denso Corporation Semiconductor device and inverter circiut having the same
US20100013010A1 (en) * 2008-07-16 2010-01-21 Kabushiki Kaisha Toshiba Power semiconductor device
JP2010027719A (ja) * 2008-07-16 2010-02-04 Toshiba Corp 電力用半導体装置
CN101452952A (zh) * 2008-10-31 2009-06-10 电子科技大学 一种沟槽绝缘栅双极型晶体管
JP2010147381A (ja) * 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
JP2010147380A (ja) * 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
JP2010267863A (ja) * 2009-05-15 2010-11-25 Denso Corp 半導体装置
CN101853852A (zh) * 2010-04-29 2010-10-06 苏州硅能半导体科技股份有限公司 单胞中集成肖特基二极管的沟槽mos器件及制造方法
CN102376709A (zh) * 2010-08-17 2012-03-14 株式会社电装 半导体器件
JP2012059873A (ja) * 2010-09-08 2012-03-22 Renesas Electronics Corp 半導体装置
JP2012174989A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体装置の製造方法
CN103383966A (zh) * 2012-02-24 2013-11-06 英飞凌科技奥地利有限公司 具有改善的鲁棒性的半导体器件
JP2014179373A (ja) * 2013-03-13 2014-09-25 Mitsubishi Electric Corp 半導体装置及びその製造方法
CN204257660U (zh) * 2013-07-15 2015-04-08 英飞凌科技股份有限公司 Igbt和半导体器件
CN203553172U (zh) * 2013-08-29 2014-04-16 英飞凌科技奥地利有限公司 半导体器件
JP2014030050A (ja) * 2013-10-07 2014-02-13 Rohm Co Ltd 半導体装置
WO2016009714A1 (ja) * 2014-07-14 2016-01-21 トヨタ自動車株式会社 半導体装置
CN105322021A (zh) * 2014-08-04 2016-02-10 瑞萨电子株式会社 半导体器件及其制造方法
JP2014212358A (ja) * 2014-08-22 2014-11-13 ローム株式会社 半導体装置および半導体装置の製造方法
JP2016063004A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置及びその製造方法
CN105633077A (zh) * 2014-11-21 2016-06-01 三菱电机株式会社 反向导通型半导体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HAO FENG，WENTAO YANG等: "A Low Recovery Loss Reverse-Conducting IGBT with Metal/P-body Schottky Junctions for Hard-Switching Applications", 《JOURNAL OF SOLID STATE SCIENCE AND TECHNOLOGY》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117637829A (zh) * 2023-11-20 2024-03-01 海信家电集团股份有限公司 半导体装置

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Publication number Publication date
JPWO2018052099A1 (ja) 2018-12-27
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