CN114600252A - 具有受控阳极注入的逆导型igbt - Google Patents

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Abstract

在此描述了一种半导体器件，其包括形成在衬底上的第一元件部分(126)和形成在衬底上的第二元件部分(128)，第一元件部分是绝缘栅双极型晶体管(IGBT)的操作区域，第二元件部分是二极管的操作区域。第一元件部分包括第二导电类型的第一集电极区域(104)、位于第一集电极区域上方并由半导体衬底形成的第一导电类型的漂移区域(108)、位于漂移区域上方的第一导电类型的第一本体区域(110)、位于漂移区域上方的第二导电类型的第二本体区域(112)、位于第二本体区域上方并且与第一本体区域相比具有更高掺杂浓度的第一导电类型的至少一个第一接触区域(116)、与至少一个第一接触区域侧向相邻的第二导电类型的至少一个第二接触区域(114)，至少一个第二接触区域比第二本体区域具有更高掺杂浓度、第一多个沟槽(124)，其从表面穿过第二导电类型的第二本体区域延伸至漂移区域中。第一多个沟槽中的第一沟槽与第一多个沟槽中的第二沟槽侧向间隔开第一距离(X)。第二元件部分包括第一导电类型的第二集电极区域(120)、位于第二集电极区域上方的第一导电类型的漂移区域(108)、位于漂移区域上方的第二导电类型的第三本体区域(112)、从表面穿过第三本体区域延伸至漂移区域中的第二多个沟槽(118)。第二多个沟槽中的第一沟槽与第二多个沟槽中的第二沟槽侧向间隔开第二距离(X’)，并且第一距离(X)大于第二距离(X’)。该半导体器件还包括第一终端接触件(130)，其电连接到第一导电类型的至少一个第一接触区域和第二导电类型的本体区域；以及第二终端接触件(102)，其电连接到第一集电极区域和第二集电极区域。

Description

具有受控阳极注入的逆导型IGBT
技术领域
本公开涉及半导体器件，特别地但不排他地，涉及逆导型绝缘栅双极型晶体管(RC-IGBT)。
背景技术
在逆导型绝缘栅双极型晶体管(RC-IGBT)中，IGBT和二极管并联集成在同一半导体芯片上。用于提高二极管反向恢复性能的传统方法(包括阳极掺杂)通常会降低IGBT的性能。
US2016/0211257涉及一种具有IGBT部分和二极管部分的半导体器件，其中二极管部分中的沟槽比IGBT部分中的沟槽更窄。
US 8299496涉及一种在IGBT部分和二极管部分之间具有分开区域的半导体器件。
US8168999、US6639295、US7952143和US7456484还涉及具有IGBT单元区域和二极管单元区域的半导体器件。
发明内容
根据本公开的一个方面，提供了一种半导体器件，其包括：
第一元件部分，其形成在衬底上，第一元件部分为绝缘栅双极型晶体管(IGBT)的操作区域；以及
第二元件部分，其形成在衬底上，第二元件部分是二极管的操作区域，
其中，第一元件部分包括：
第二导电类型的第一集电极区域；
第一导电类型的漂移区域，其位于第一集电极区域上方并由半导体衬底形成。
第一导电类型的第一本体区域，其位于漂移区域上方；
第二导电类型的第二本体区域，其位于漂移区域上方；
第一导电类型的至少一个第一接触区域，其位于第二本体区域上方并且与第一本体区域相比具有更高掺杂浓度；
第二导电类型的至少一个第二接触区域，其与至少一个第一接触区域侧向相邻，该至少一个第二接触区域比第二本体区域具有更高掺杂浓度；
第一多个沟槽，其从表面穿过第二导电类型的第二本体区域延伸至漂移区域中，其中，至少一个第一接触区域邻接多个沟槽中的至少一个沟槽，使得在使用中，沟道区域沿着第一多个沟槽中的所述至少一个沟槽形成并且形成在第二导电类型的本体区域内，并且其中，第一多个沟槽中的第一沟槽与第一多个沟槽中的第二沟槽侧向间隔开第一距离；以及
其中，第二元件部分包括：
第二导电类型的第二集电极区域；
第一导电类型的漂移区域，其位于第二集电极区域上方；
第二导电类型的第三本体区域，其位于漂移区域上方；
第二多个沟槽，其从表面穿过第三本体区域延伸到漂移区域中，其中第二多个沟槽中的第一沟槽与第二多个沟槽中的第二沟槽侧向间隔第二距离，并且其中第一距离大于第二距离；以及
其中，半导体器件还包括：
第一终端接触件，其中，第一终端接触件电连接到第一导电类型的至少一个第一接触区域和第二导电类型的本体区域；以及
第二终端接触件，其中，第二终端接触件电连接到第一集电极区域和第二集电极区域。
与现有技术的器件相比，本公开的器件在不降低IGBT性能的情况下具有改进的二极管反向恢复性能。二极管的阳极注入通过相对于IGBT区域增加二极管区域中的沟槽单元密度来控制。
第一多个沟槽中的第一沟槽可以是与第一多个沟槽中的第二沟槽相邻的沟槽。第二多个沟槽中的第一沟槽可以是与第二多个沟槽中的第二沟槽相邻的沟槽。换句话说，半导体器件具有彼此反并联集成的二极管和IGBT，其中在器件的二极管侧具有紧密辅助沟槽。
第一终端接触件可以是发射极接触件，而第二终端接触件可以是集电极接触件。
第一多个沟槽可以是有源沟槽并且第二多个沟槽可以是辅助沟槽。
第一多个沟槽可以占据第一元件部分的区部的第一分数，并且第二多个沟槽可以占据第二元件部分的区部的第二分数，并且第二分数可以大于第一分数。由于二极管区部内的沟槽占据了二极管区部的更大部分数，因此二极管区部中具有减少的阳极注入。
第二多个沟槽可以占据第二元件部分的区部的至少50％。第二多个沟槽可以占据第二元件部分的区区部的至少75％。第二多个沟槽可以占据第二元件部分的区部的50％和75％之间。
第一元件部分内的沟槽数量密度可以给定为m，并且第二元件部分内的沟槽数量密度可以给定为n，并且m可以基本上小于n。换句话说，二极管区域的沟槽密度高于IBGT区域。增加的沟槽密度允许在二极管区部中形成增强的n阱，可达5倍，而不会影响(击穿电压)BV性能。二极管中的沟槽紧密性提供了电屏蔽，使得可以在更大程度上增强n阱掺杂而不会使BV劣化(减小BV)。
第一距离可以介于2μm和4μm之间，并且第二距离可以小于2μm。
第二元件部分可以包括位于漂移区域上方的第一导电类型(或n阱层)的第四本体区域。第四本体区域可以位于第二多个沟槽的第一沟槽和第二多个沟槽的第二沟槽之间。换言之，二极管区部可以在p阳极下方具有n阱层。
第四本体区域可以比第二本体区域具有更高掺杂浓度。二极管p阳极下方的n阱层的掺杂可以高于器件的IGBT部分中p阱下方的n阱。二极管p阳极(或发射极接触件)下方的n阱的掺杂可以增加到高于IGBT区部中存在的水平。增加的沟槽单元密度(换句话说，二极管区部中相邻沟槽的紧密度)意味着器件的二极管侧中的掺杂n阱区域可以被富集，而不会降低击穿性能。因此，二极管侧的高沟槽密度(或更接近沟槽)和增强的n阱层的组合可实现二极管的阳极注入优化(以实现更低的二极管反向恢复电流(Irr)、二极管反向恢复电荷(Qrr))和二极管反向恢复能量(Erec))而不影响RC-IGBT性能。这降低了对RC-TIGBT(逆导型沟槽绝缘栅双极型晶体管)寿命控制的要求并有助于保持RC-IGBT的良好性能。
第四本体区域的掺杂浓度可以大于5x1016cm-3。第四本体区域的掺杂浓度可以大于1x1017cm-3。掺杂浓度可以在介于5x1016和3x1017cm-3之间。
半导体器件还可以包括从表面穿过第一和第二集电极区域延伸到漂移层的一个或多个额外沟槽。换句话说，与第一和第二多个沟槽相比，额外沟槽是倒置的，使得额外沟槽从集电极接触件延伸到漂移层。
一个或多个额外沟槽可以定位成使得一个或多个额外沟槽部分地位于第一元件部分内并且部分地位于第二元件部分内。
一个或多个额外沟槽的深度可以介于15μm和20μm之间。
换言之，器件可以在IGBT集电极侧具有深度为15-20μm的深沟槽。这减少了IGBT特征的回弹。回弹是二极管I-V特征中的一个负电阻区域，并且如果存在，其会在开关过程中引起振荡。因此减少回弹是有利的。额外沟槽可以形成在器件背面的IGBT/二极管过渡区域(部分在第一元件部分内，并且部分在第二元件部分内)中，并在IGBT导电模式期间限制电子仅流入背侧的P+区域(第一个集电极区域)以防止回弹。这提高了RC-IGBT的设计灵活性。
第二元件部分可以包括第二导电类型的至少一个第三接触区域(或p+接触区域)。至少一个第三接触区域可以比第三本体区域具有更高掺杂浓度。第三接触区域可以位于第二多个沟槽的第一沟槽和第二多个沟槽的第二沟槽之间。
第二多个沟槽中的第一沟槽和第二多个沟槽中的第二沟槽可以在第一维度(或水平方向或X方向)上侧向间隔开，并且在使用中，电流可以在器件的第二元件部分中沿基本上横向于第一维度的第二维度(或竖直方向或Y方向)流动，并且第二多个沟槽中的第一沟槽和第二多个沟槽中的第二沟槽可以各自在器件的第三维度(或Z方向)上延伸。
第三接触区域可以形成在器件的第三维度中。
第三本体区域在第三维度上包括多个部分，其中这些部分被成形为使得在两个部分之间形成至少一个空间。这些部分可以是物理上分开的或者可以是由多个部分形成的单件，该单件成形为使得在部分之间存在空间。
第三接触区域可以在第三维度上包括多个部段，每个部段可以位于形成在第三本体区域的两个部分之间的空间内。
换言之，器件可以具有分布在二极管区部中的相邻沟槽之间朝向器件的顶表面的额外浅p+植入(第三高掺杂接触区域)。分布的p+区域调整了二极管导通电压降(Vf)与二极管反向恢复能量(Erec)和二极管反向恢复电流(Irr)的权衡性能。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：
形成被形成于衬底上的第一元件部分，第一元件部分是绝缘栅双极型晶体管(IGBT)的操作区域；以及
形成被形成于衬底上的第二元件部分，第二元件部分是二极管的操作区域，
其中，形成第一元件部分包括：
形成第二导电类型的第一集电极区域；
形成第一导电类型的漂移区域，其位于第一集电极区域上方且由半导体衬底形成；
形成第一导电类型的第一本体区域，其位于漂移区域上方；
形成第二导电类型的第二本体区域，其位于漂移区域上方；
形成第一导电类型的至少一个第一接触区域，其位于第二本体区域上方并且与第一本体区域相比具有更高掺杂浓度；
形成第二导电类型的至少一个第二接触区域，其与至少一个第一接触区域侧向相邻，所述至少一个第二接触区域比第二本体区域具有更高掺杂浓度；
形成第一多个沟槽，其从表面穿过第二导电类型的第二本体区域延伸至漂移区域中，其中，至少一个第一接触区域邻接多个沟槽中的至少一个沟槽，使得在使用中，沟道区域沿着第一多个沟槽中的所述至少一个沟槽并在第二导电类型的本体区域内形成，并且其中，第一多个沟槽中的第一沟槽与第一多个沟槽中的第二沟槽侧向间隔开第一距离；以及
其中，形成第二元件部分包括：
形成第二导电类型的第二集电极区域；
形成第一导电类型的漂移区域，其位于第二集电极区域上方；
形成第二导电类型的第三本体区域，其位于漂移区域上方；
形成第二多个沟槽，其从表面穿过第三本体区域延伸至漂移区域中，其中，第二多个沟槽中的第一沟槽与第二多个沟槽中的第二沟槽侧向间隔第二距离，并且其中，第一距离大于第二距离；以及
其中，该方法还包括：
形成第一终端接触件，其中，第一终端接触件电连接至第一导电类型的至少一个第一接触区域以及第二导电类型的本体区域；和
形成第二终端接触件，其中，第二终端接触件电连接到第一集电极区域和第二集电极区域。
根据本公开的另一方面，提供了一种制造半导体器件的方法，该半导体器件具有形成在衬底上的第一元件部分，该第一元件部分是绝缘栅双极型晶体管(IGBT)的操作区域；以及形成在衬底上的第二元件部分，该第二元件部分是二极管的操作区域，
其中，第一元件部分和第二元件部分中的每一个均包括第一导电类型的本体区域以及从表面延伸穿过第一本体区域的至少一个沟槽，以及
其中，第二元件部分的第一导电类型的本体区域比第一元件部分的第一导电类型的本体区域具有更高掺杂浓度，以及
其中，该方法包括：
对彼此侧向间隔开的沟槽执行蚀刻过程；
在每个沟槽的下部沉积第一导电类型的高掺杂区域；
在第一元件部分的沟槽上方提供掩模；
在第二元件部分的沟槽的下部中沉积附加的第一导电类型的高掺杂区域；
去除掩模；
执行额外蚀刻过程以扩展沟槽的深度。
该方法允许制造在二极管p阳极下方的n阱层中具有比器件的IGBT部分中的n阱层更高的掺杂水平的半导体器件。可以使用与制造器件的IGBT部分相同的过程来制造器件的二极管部分中的增强n阱层，包括使用单个或多个高能n阱植入的掩埋n阱过程。有利地，该制造过程可用于同时在IGBT部分和二极管部分中形成沟槽。
该方法还可以包括在沟槽内沉积填充材料。
附图说明
参考附图，将更全面地并且通过示例理解本公开，其中：
图1示出了根据本公开的实施例的半导体器件的示意性截面图；
图2示出了根据本公开的替代实施例的在器件的背侧上具有沟槽的半导体器件的示意性截面图；
图3示出了根据本公开的替代实施例的半导体器件的示意性截面图，该半导体器件在半导体器件的二极管部分中的相邻沟槽之间具有分布的p+接触区域；
图4示出了根据本公开的任何实施例的示例性半导体器件的p阱区域、n阱区域和增强n阱区域的掺杂轮廓；
图5示出了根据本公开实施例的示例半导体器件的反向恢复性能；和
图6(a)至6(e)示出了根据本公开实施例的示例性制造方法中的步骤。
具体实施方式
图1示出了根据本公开实施例的半导体器件100的示意性截面图。该器件被竖直切割线A-A'分成两个横截面。尽管在本实施例中示出为位于同一平面中，但两个横截面可以不必放置在同一平面中。位于竖直切割线左手侧的区部126被称为器件的第一元件部分并操作为IGBT。切割线右手侧的区部128被称为第二元件部分并且操作为二极管。IGBT区部126和二极管区部128并联集成在同一硅芯片上。
在该实施例中，器件100包括位于p+集电极层104(位于IGBT区部126中)和n+集电极层120(位于二极管区部128中)上方的n型电压维持区域或n基极(或漂移区域)108。集电极p+层104例如是背侧上的p型扩散，其在导通状态下为双极传导供应空穴。集电极n+层120例如是背侧上的n型扩散，其在导通状态下为双极传导供应电子。
集电极层104、120形成在集电极终端金属接触件102上方并且电连接至集电极终端金属接触件102。n缓冲区域106位于集电极区域104、120和n漂移区域108之间并与其平行。n基极区域108、缓冲区域106和集电极金属接触件102延伸跨越IGBT区部126和二极管区部128两者。
在器件的IGBT区部126内，两个有源沟槽124从器件的上表面向下延伸到n基极108中。有源沟槽124用作沟槽栅极，在导通状态中通过施加正电压沿沟槽栅极形成MOS沟道。有源沟槽124彼此分开距离X。在n基极108内并且在有源沟槽124之间并且与有源沟槽124相邻，提供p阱或p本体(或本体区域)112。在p本体112的p基极内，形成发射极的n+接触区域116。
在图1的实施例中，形成与有源沟槽124侧向间隔开的发射极金属接触件130。发射极接触件130形成在两个有源沟槽124之间，向下延伸到有源沟槽124的表面下方。发射极p+接触层(或第二接触区域)114形成在p基极(p阱层)112上方。p+接触层114形成在发射极接触件130下方。发射极金属接触件130在所有操作模式中通常接地。
在p基极(p阱层)112下方并与p基极112和n基极层108接触，存在形成于IGBT区部126中的n阱层110。该n阱层110充当电荷存储(CS)层。
在器件的二极管区部128内，多个辅助(或伪)沟槽118形成在二极管区部128中并且从器件的上表面向下延伸到n基极108中。二极管区部128中的辅助沟槽118彼此分开距离X'。
每个沟槽118、124包括竖直侧壁以及位于竖直侧壁之间的底表面。有源和辅助沟槽118、124可以是在侧壁上具有氧化物区域的掺杂多晶硅沟槽。有源沟槽124也可以是在沟槽124内具有栅极金属电极的电介质填充沟槽。辅助沟槽118不是有源的并且被偏压在接地电势。
二极管区部128中相邻沟槽118之间的间距X'小于IGBT区部126中相邻沟槽124之间的间距X。因此，二极管区部128内的沟槽数量密度大于IGBT区部126内的沟槽数量密度。二极管区部中这种增加的沟槽单元密度允许控制二极管的阳极注入。
在二极管区部128中，在p阱层112下方，形成增强n阱层122。增强n阱层112比IGBT区部126中的n阱110具有更高掺杂浓度。二极管区部128中增加的沟槽单元密度(沟槽紧密度)意味着可以富集器件的二极管侧128上的掺杂n阱层122而不劣化击穿性能。因此，二极管p阳极112下方的n阱层122内的掺杂水平可以增加到比器件的IGBT区部126中可能的水平更高的水平。二极管侧128中的高沟槽密度(或更接近沟槽)和增强n阱层122的组合能够实现二极管的阳极注入优化(以实现更低的二极管反向恢复电流(Irr)、二极管反向恢复电荷(Qrr)和二极管反向恢复能量(Erec))而不影响IGBT性能。
图2示出了根据本公开的替代实施例的在器件100的背侧上具有额外沟槽232的半导体器件100的示意性横截面。在本实施例中，深沟槽232形成于器件的集电极终端102侧并且穿过p+集电极区域104和n+集电极区域120延伸至漂移区域108。额外深沟槽232的深度可为15μm至20μm并且形成在竖直切割线A-A'或器件的两个元件部分之间的边界上方。因此，额外深沟槽232部分地位于器件100的二极管区部128内并且部分地位于器件100的IGBT区部126内。
额外深沟槽232通过在IGBT导电模式期间限制电子仅流入器件的背侧中的p+集电极区域104以防止回弹来帮助防止IGBT特征中的回弹。如果没有额外深沟槽，则电子可以流入二极管阳极并导致从二极管对空穴的额外注入，这会导致电流在IGBT区部的外围拥挤。这会产生热点并使IGBT反向偏压安全操作区部(RBSOA)劣化。因此，使用额外深沟槽改善了IGBT反向偏压安全操作区部。
图3示出了根据本公开的替代实施例的半导体器件100的示意性截面图，该半导体器件100在半导体器件100的二极管部分128中的相邻沟槽118之间具有分布的p+接触区域334。p+接触区域(或第三接触区域)332位于器件100的二极管区部128中的p阱112上方。p+接触区域332分布在p阱区域112之间，在第三维度上彼此间隔开。高浓度n阱的存在提高了二极管反向恢复性能(Erec/Irr)，但代价是二极管导通电压降(Vf)。沟槽之间的p+接触区域332调整了Vf/Erec/Irr的折衷性能。
图4示出了根据本公开的任何实施例的示例性半导体器件的p阱区域、n阱区域和增强n阱区域的掺杂轮廓。这显示了掺杂浓度对与器件的顶表面距离的对数。这说明二极管区部的增强n阱区域比器件的IGBT区部中的n阱区域具有更高掺杂浓度。
图5示出了根据本公开实施例的示例性半导体器件的反向恢复性能。这表明使用本公开的该半导体器件，反向恢复电流峰值减小，这表明与常规器件相比Qrr减小并且导致Erec减小。
图6(a)至6(e)示出了根据本公开实施例的示例性制造方法中的步骤。虽然该实例显示了两个沟槽，但其可以用于制造多于两个沟槽并且不必是彼此相邻的沟槽。该方法可用于同时制造沟槽。
图6(a)示出了制造具有n阱层的沟槽和具有增强n阱层的沟槽的第一步骤，具体如下：
(a)步骤1
·执行蚀刻过程以形成彼此侧向间隔开的两个沟槽124、118。在沟槽底部和侧壁上以及沟槽之间的台面区域中沉积绝缘层(诸如氧化物)124。
图6(b)示出了制造具有n阱层的沟槽和具有增强n阱层的沟槽的第二步骤，具体如下：
(b)步骤2
·朝每个沟槽118、124的底部沉积或植入高掺杂浓度第一n掺杂区域636。
图6(c)示出了制造具有n阱层的沟槽和具有增强n阱层的沟槽的第三步骤，具体如下：
(c)步骤3
·在器件的IGBT区部的沟槽124中和上方提供掩模640。
·然后在二极管区部的沟槽118中沉积或植入高掺杂浓度第二n掺杂区域642。IGBT区部的沟槽124中的掩模防止在IGBT区部的沟槽中形成高掺杂浓度第二n掺杂区域。
图6(d)示出了制造具有n阱层的沟槽和具有增强n阱层的沟槽的第四步骤，具体如下：
(d)步骤4
·去除掩模。
·执行另一蚀刻过程以蚀刻沟槽118、124两者并使沟槽118、124两者延伸到更大深度。蚀刻过程可以是使用RIE(反应离子蚀刻)的硅蚀刻。
图6(e)示出了制造具有n阱层的沟槽和具有增强n阱层的沟槽的第五步骤，具体如下：
(e)步骤5
·在沟槽侧壁上在沟槽的在步骤4中蚀刻的区域中生长或沉积氧化物层。
·在沟槽118、124两者中沉积填充材料(诸如掺杂多晶硅)644并执行平坦化蚀刻。
该方法还可能包括在介于900-1100℃(通常在氮气中)之间的温度处理，以消除因磷(n阱)的高能植入以及扩散到期望深度而引起的对硅的任何损坏。在为二极管p阳极区域植入硼(p阱)之后，可能需要进一步的退火步骤。晶圆的正侧和背侧上的IGBT和二极管区域都可以使用公共或单独的金属化层。
本领域技术人员将理解，在前述描述和所附权利要求中，参考半导体器件的概念说明做出诸如“上方”、“重叠”、“下方”、“侧向”、“竖直”等位置术语，诸如示出标准截面透视图的半导体器件和附图中所示的半导体器件。使用这些术语是为了便于参考，但不具有限制性。因此，这些术语应被理解为指的是处于如附图所示定向的晶体管。
应当理解，上述所有掺杂极性都可以颠倒，所得器件仍然符合本发明。可以理解的是，发射极、集电极和沟槽栅极(有源沟槽)可以被设置为平面外或不同地对齐，使得载流子的方向与上述不完全相同，所得器件仍然符合本发明。
虽然本公开已经根据上述优选实施例进行了描述，但是应当理解这些实施例仅是说明性的并且权利要求不限于这些实施例。鉴于本公开，本领域技术人员将能够进行修改和替换，这些修改和替换被认为落入所附权利要求的范围内。本说明书中公开或图示的每个特征可以单独或与本文公开或示出的任何其他特征的任何适当组合并入本公开。

Claims (19)

1.一种半导体器件，包括：
第一元件部分，其形成在衬底上，所述第一元件部分为绝缘栅双极型晶体管(IGBT)的操作区域；和
第二元件部分，其形成在所述衬底上，所述第二元件部分是二极管的操作区域，
其中，所述第一元件部分包括：
第二导电类型的第一集电极区域；
第一导电类型的漂移区域，其位于所述第一集电极区域上方并由半导体衬底形成；
第一导电类型的第一本体区域，其位于所述漂移区域上方；
第二导电类型的第二本体区域，其位于所述漂移区域上方；
第一导电类型的至少一个第一接触区域，其位于所述第二本体区域上方并且与所述第一本体区域相比具有更高掺杂浓度；
第二导电类型的至少一个第二接触区域，其与所述至少一个第一接触区域侧向相邻，所述至少一个第二接触区域比所述第二本体区域具有更高掺杂浓度；
第一多个沟槽，其从表面穿过第二导电类型的所述第二本体区域延伸至所述漂移区域中，其中，所述至少一个第一接触区域邻接多个沟槽中的至少一个沟槽，使得在使用中，沟道区域沿着所述第一多个沟槽中的所述至少一个沟槽并且在第二导电类型的所述本体区域内形成，并且其中，所述第一多个沟槽中的第一沟槽与所述第一多个沟槽中的第二沟槽侧向间隔开第一距离；以及
其中，所述第二元件部分包括：
第二导电类型的第二集电极区域；
第一导电类型的漂移区域，其位于所述第二集电极区域上方；
第二导电类型的第三本体区域，其位于所述漂移区域上方；
第二多个沟槽，其从表面穿过所述第三本体区域延伸到所述漂移区域中，其中，所述第二多个沟槽中的第一沟槽与所述第二多个沟槽中的第二沟槽侧向间隔第二距离，并且其中，所述第一距离大于所述第二距离；以及
其中，所述半导体器件还包括：
第一终端接触件，其中，所述第一终端接触件电连接到第一导电类型的所述至少一个第一接触区域以及第二导电类型的所述本体区域；以及
第二终端接触件，其中，所述第二终端接触件电连接到所述第一集电极区域和所述第二集电极区域。
2.根据权利要求1所述的半导体器件，其中，所述第一多个沟槽占据所述第一元件部分的区部的第一分数，并且其中，所述第二多个沟槽占据所述第二元件部分的区部的第二分数，并且其中，所述第二分数大于所述第一分数。
3.根据权利要求1或2中任一项所述的半导体器件，其中，所述第二多个沟槽占据所述第二元件部分的所述区部的50％和75％之间。
4.根据权利要求1、2或3中任一项所述的半导体器件，其中，所述第一元件部分内的沟槽数量密度给定为m，并且其中，所述第二元件部分内的沟槽数量密度给定为n，其中，m基本上小于n。
5.根据前述权利要求中任一项所述的半导体器件，其中，所述第一距离介于2μm和4μm之间，并且其中，所述第二距离小于2μm。
6.根据前述权利要求中任一项所述的半导体器件，其中，所述第二元件部分包括位于所述漂移区域上方的第一导电类型的第四本体区域，并且其中，所述第四本体区域位于所述第二多个沟槽的所述第一沟槽与所述第二多个沟槽的所述第二沟槽之间。
7.根据权利要求6所述的半导体器件，其中，所述第四本体区域比所述第二本体区域具有更高掺杂浓度。
8.根据权利要求7所述的半导体器件，其中，所述第四本体区域的掺杂浓度大于1×1017cm-3。
9.根据前述权利要求中任一项所述的半导体器件，其中，所述半导体器件还包括一个或多个额外沟槽，所述一个或多个额外沟槽从表面穿过所述第一集电极区域和所述第二集电极区域延伸到所述漂移区域。
10.根据权利要求9所述的半导体器件，其中，所述一个或多个额外沟槽被定位成使得所述一个或多个额外沟槽部分地位于所述第一元件部分内并且部分地位于所述第二元件部分内。
11.根据权利要求9或10中任一项所述的半导体器件，其中，所述一个或多个额外沟槽的深度介于15μm和20μm之间。
12.根据前述权利要求中任一项所述的半导体器件，其中，所述第二元件部分包括第二导电类型(p+)的至少一个第三接触区域，所述至少一个第三接触区域比所述第三本体区域具有更高掺杂浓度，以及
其中，所述第三接触区域位于所述第二多个沟槽的所述第一沟槽和所述第二多个沟槽的所述第二沟槽之间。
13.根据权利要求12所述的半导体器件，其中，所述第二多个沟槽的所述第一沟槽和所述第二多个沟槽的所述第二沟槽在第一维度上侧向间隔开，并且
其中，在使用中，电流沿基本上横向于所述第一维度的第二维度在所述器件的所述第二元件部分中流动，并且
其中，所述第二多个沟槽中的所述第一沟槽和所述第二多个沟槽中的所述第二沟槽各自沿所述所述器件的第三维度延伸。
14.根据权利要求13所述的半导体器件，其中，所述第三接触区域形成在所述器件的所述第三维度中。
15.根据权利要求14所述的半导体器件，其中，所述第三本体区域在所述第三维度上包括多个部分，其中，所述部分被成形为使得在两个部分之间形成至少一空间。
16.根据权利要求15的半导体器件，其中，所述第三接触区域在所述第三维度上包括多个部段，每个部段均位于形成在所述第三本体区域的两个部分之间的空间内。
17.一种制造半导体器件的方法，包括：
形成被形成于衬底上的第一元件部分，所述第一元件部分是绝缘栅双极型晶体管(IGBT)的操作区域；以及
形成被形成于所述衬底上的第二元件部分，所述第二元件部分是二极管的操作区域，
其中，形成所述第一元件部分包括：
形成第二导电类型的第一集电极区域；
形成第一导电类型的漂移区域，其位于所述第一集电极区域上方且由半导体衬底形成；
形成第一导电类型的第一本体区域，其位于所述漂移区域上方；
形成第二导电类型的第二本体区域，其位于漂移区域上方；
形成第一导电类型的至少一个第一接触区域，其位于所述第二本体区域上方并且与所述第一本体区域相比具有更高掺杂浓度；
形成第二导电类型的至少一个第二接触区域，其与所述至少一个第一接触区域侧向相邻，所述至少一个第二接触区域比所述第二本体区域具有更高掺杂浓度；
形成第一多个沟槽，其从表面穿过第二导电类型的所述第二本体区域延伸至所述漂移区域中，其中，所述至少一个第一接触区域邻接多个沟槽中的至少一个沟槽，使得在使用中，沟道区域沿着所述第一多个沟槽中的所述至少一个沟槽并在第二导电类型的所述本体区域内形成，并且其中，所述第一多个沟槽中的第一沟槽与所述第一多个沟槽中的第二沟槽侧向间隔开第一距离(相邻的沟槽)；和
其中，形成所述第二元件部分包括：
形成第二导电类型的第二集电极区域；
形成第一导电类型的漂移区域，，其位于所述第二集电极区域上方；
形成第二导电类型的第三本体区域，其位于所述漂移区域上方；
形成第二多个沟槽，其从表面穿过所述第三本体区域延伸至所述漂移区域中，其中，所述第二多个沟槽中的第一沟槽与所述第二多个沟槽中的第二沟槽侧向间隔开第二距离，并且其中，所述第一距离大于所述第二距离；以及
其中，所述方法还包括：
形成第一终端接触件，其中，所述第一终端接触件电连接至第一导电类型的所述至少一个第一接触区域以及第二导电类型的所述本体区域；以及
形成第二终端接触件，其中，所述第二终端接触件电连接到所述第一集电极区域和所述第二集电极区域。
18.一种半导体器件的制造方法，所述半导体器件具有形成在衬底上的第一元件部分，所述第一元件部分是绝缘栅双极型晶体管(IGBT)的操作区域；以及
形成在所述衬底上的第二元件部分，所述第二元件部分是二极管的操作区域，
其中，所述第一元件部分和所述第二元件部分中的每个均包括第一导电类型的本体区域以及从表面延伸穿过第一本体区域的至少一个沟槽，以及
其中，所述第二元件部分的第一导电类型的所述本体区域比所述第一元件部分的第一导电类型的所述本体区域具有更高掺杂浓度，以及
其中，所述方法包括：
对彼此侧向间隔开的沟槽执行蚀刻过程；
在所述沟槽中的每个沟槽的下部中沉积第一导电类型的高掺杂区域；
在所述第一元件部分的沟槽上方提供掩模；
在所述第二元件部分的沟槽的下部中沉积第一导电类型的额外高掺杂区域；
去除掩模；
执行额外蚀刻过程以扩展所述沟槽的深度。
19.根据权利要求18的方法，其中，所述方法还包括在所述沟槽内沉积填充材料。
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