CN109219888B - 半导体装置 - Google Patents

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Abstract

在仅存在一层蓄积层的情况下，与存在多层蓄积层的情况相比，存在导通电压(Von)变高的问题。相对于此，在存在多层蓄积层的情况下，与仅存在一层蓄积层的情况相比，存在因载流子过于积存于蓄积层所以关断损耗(Eoff)增加的问题。在具有半导体基板的半导体装置中，半导体基板具备沿预先设定的方向延伸的两个沟槽部、设置在两个沟槽部之间的台面部、以及漂移层，台面部具有发射区、接触区以及在比发射区及接触区靠下方的位置沿深度方向并列地设置的多个蓄积层，至少一个蓄积层设置在发射区的至少一部分之下，但不设置在接触区的一部分区域的下方。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知具有载流子蓄积层的绝缘栅双极型晶体管(IGBT)(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2007-311627号公报
发明内容
技术问题
载流子蓄积层也称为蓄积层。在仅有一层蓄积层的情况下，与有多层蓄积层的情况相比，存在IGBT导通时的作为集电极-发射极间电压的导通电压(Von)变高的问题。相对于此，在有多层蓄积层的情况下，与仅有一层蓄积层的情况相比，存在因为在蓄积层积存过多的载流子所以关断损耗(Eoff)增加的问题。
技术方案
在本发明的第一方式中，提供半导体装置。半导体装置可以具有半导体基板。半导体基板可以具备两个沟槽部、台面部以及漂移层。两个沟槽部可以沿预先设定的方向延伸。台面部可以设置在两个沟槽部之间。漂移层可以设置在台面部的下方。漂移层可以是第一导电型。台面部可以具有发射区、接触区以及多个蓄积层。发射区的掺杂浓度可以高于漂移层的掺杂浓度。另外，发射区的至少一部分可以位于半导体基板的上表面。而且，发射区可以是第一导电型。接触区的至少一部分可以位于半导体基板的上表面。另外，接触区可以是第二导电型。多个蓄积层可以在比发射区及接触区靠下方的位置沿半导体基板的深度方向并列地设置。深度方向可以是从半导体基板的上表面朝向下表面的方向。多个蓄积层可以具有比漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。多个蓄积层中的至少一个蓄积层可以设置在发射区的至少一部分之下，但不设置在接触区的一部分区域的下方。
发射区和接触区可以在预先设定的方向上交替地设置。
至少一个蓄积层可以不设置在多个接触区中的各接触区的一部分区域的下方。
至少一个蓄积层可以是岛状蓄积层。岛状蓄积层可以包含多个蓄积区。多个蓄积区可以具有比漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。多个蓄积区可以在与深度方向垂直的平面上各自离散地设置。多个蓄积区可以分别设置在发射区的至少一部分之下，但不设置在接触区的一部分区域的下方而各自分离。除在深度方向上最接近上表面的蓄积层以外的所有蓄积层可以是岛状蓄积层。
台面部可以还具有基区。基区可以具有比接触区低的第二导电型的掺杂浓度。发射区可以具有底部区域。底部区域可以在半导体基板的内部，不与接触区直接相接，并且与基区直接相接。多个蓄积区各自在预先设定的方向上的长度可以比底部区域在预先设定的方向上的长度长。取而代之，多个蓄积区各自在预先设定的方向上的长度可以比底部区域在预先设定的方向上的长度短。
在将多个蓄积区各自在预先设定的方向上的长度设为LCHS，并且将发射区的底部区域在预先设定的方向上的长度设为L0的情况下，LCHS及L0可以满足0.5≤LCHS/L0≤2。
在本发明的第二方式中，提供半导体装置。半导体装置可以具有半导体基板。半导体基板可以含有晶体管区域。半导体基板可以在所述晶体管区域中具备多个沟槽部、台面部以及漂移层。多个沟槽部可以沿预先设定的方向延伸。台面部可以分别设置在多个沟槽部中的相邻的两个沟槽部之间。漂移层可以设置在台面部的下方。漂移层可以是第一导电型。多个沟槽部可以含有栅极沟槽部和虚设沟槽部。栅极沟槽部可以具有栅极导电部。可以向栅极导电部供给栅极电位。虚设沟槽部可以具有虚设沟槽导电部。可以向虚设沟槽导电部供给发射极电位。台面部可以具有发射区、接触区以及蓄积层。发射区的掺杂浓度可以比漂移层的掺杂浓度高。发射区的至少一部分可以位于半导体基板的上表面。发射区可以是第一导电型。接触区的至少一部分可以位于半导体基板的上表面。接触区可以是第二导电型。蓄积层可以设置在比发射区及接触区靠下方的位置。蓄积层可以具有比漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。在与栅极沟槽部邻接的台面部中沿深度方向设置的蓄积层的数量可以比在两个虚设沟槽部间的台面部中沿深度方向设置的蓄积层的数量多。深度方向可以是从半导体基板的上表面向下表面的方向。
在两个虚设沟槽部之间的台面部可以不设置蓄积层。取而代之，在两个虚设沟槽部之间的台面部可以设置有一个蓄积层。
台面部可以还具有高浓度接触区。高浓度接触区可以包含上部和下部。高浓度接触区的上部可以位于半导体基板的上表面。高浓度接触区的下部可以与接触区相接。高浓度接触区可以具有比接触区高的第二导电型的掺杂浓度。
半导体装置可以具备晶体管部、二极管部以及边界部。边界部可以设置在晶体管部中与二极管部邻接的一部分区域。二极管部可以在深度方向上具备一个以上的蓄积层。深度方向可以是从上表面朝向下表面的方向。
二极管部可以具备接触区。二极管部中的多个蓄积层中的至少一个蓄积层可以设置在接触区的至少一部分之下。
二极管部的多个蓄积层各自在预先设定的方向上的长度可以比二极管部的接触区在预先设定的方向上的长度长。
应予说明，上述发明的概要没有列举本发明的全部必要特征。另外，这些特征组的子组合也可以另外成为发明。
附图说明
图1是局部表示第一实施方式的半导体装置100的上表面的图。
图2是表示图1的A-A截面的一例的立体图。
图3是表示图1的B-B截面的一例的截面图。
图4是表示图1的C-C截面的一例的截面图。
图5的(A)、图5的(B)及图5的(C)分别是比较例1、比较例2及第一实施方式的Y轴方向上的单位结构长度的立体图。
图6A是表示低电流导通时的Vge及Vce的模拟的图。
图6B是表示具备第一蓄积层62、第二蓄积层64及第三蓄积层66的半导体装置100的导通时的电子电流及位移电流的图。
图6C是表示导通时的集电极电流Ic的波形例的图。
图7的(A)及图7的(B)是表示图2的YZ面的图。
图8的(A)是表示相对于LCHS/L0的Von的模拟结果。图8的(B)是表示相对于LCHS/L0的dV/dt的模拟结果。图8的(C)是表示相对于LCHS/L0的Eoff的模拟结果。
图9是表示相对于Vce的Eoff的模拟结果。
图10是表示半导体装置100的制造方法的一例的流程图。
图11A是表示第一变形例中的图2的YZ面的图。
图11B是表示第二变形例中的图2的YZ面的图。
图11C是表示第三变形例中的图2的YZ面的图。
图12是第二实施方式中的与图1的A-A截面对应的立体图。
图13是局部表示第三实施方式的半导体装置100的上表面的图。
图14是表示第三实施方式的D-D截面的一例的立体图。
图15A是局部表示第四实施方式的半导体装置100的上表面的图。
图15B是表示图15A的E-E截面的一例的截面图。
图16是表示图15B的a-a截面及b-b截面的掺杂浓度分布的一例的图。
图17是表示图15B的a-a截面及b-b截面的掺杂浓度分布的其他例的图。
图18是局部表示第四实施方式的第一变形例的半导体装置100的上表面的图。
图19是表示图18的F-F截面处的立体图的图。
图20是局部表示第四实施方式的第二变形例的半导体装置100的上表面的图。
图21是表示图20的G-G截面处的立体图的图。
图22是表示图20中的二极管部80的台面部19-4的一部分的图。
图23是第五实施方式中的与图1的A-A截面对应的立体图。
图24是第五实施方式中的与图1的B-B截面对应的截面图。
图25是第五实施方式中的与图1的C-C截面对应的截面图。
图26是表示图23的YZ面的图。
符号说明
10半导体基板、11阱区、12发射区、14基区、15接触区、16高浓度接触区、18漂移层、19台面部、20缓冲层、21连接部、22集电层、24集电电极、25连接部、30虚设沟槽部、32虚设沟槽绝缘膜、33虚设沟槽、34虚设沟槽导电部、38层间绝缘膜、40栅极沟槽部、42栅极绝缘膜、43栅极沟槽、44栅极导电部、48栅极流道、49接触孔、50栅极金属层、52发射电极、54、56接触孔、60多个蓄积层、62第一蓄积层、62R第一蓄积区、64第二蓄积层、64R第二蓄积区、66第三蓄积层、66R第三蓄积区、67分离部、68高浓度层、70晶体管部、72寄生晶闸管、73阳极、74栅极、75阴极、76第一寄生晶体管、78第二寄生晶体管、80二极管部、82阴极层、87空穴高浓度区、92上表面、94下表面、100半导体装置、101、102、103、104波形
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但是，以下的实施方式不限定权利要求的发明。另外，实施方式中说明的特征的全部组合不一定是发明的解决手段所必须的。
图1是局部表示第一实施方式的半导体装置100的上表面的图。半导体装置100可以是反向导通IGBT(Reverse Conducting IGBT)。本例的半导体装置100具备半导体基板，所述半导体基板具有包含IGBT等晶体管的晶体管部70、向与晶体管部70相反的方向流通电流且包含FWD(Free WheelingDiode：续流二极管)等二极管的二极管部。应予说明，在图1中表示半导体基板的端部周边的上表面，省略其他区域。另外，在图1中，仅表示包含晶体管部70的有源区域的一部分。另外，半导体装置100可以是不含有反向导通的二极管的IGBT等晶体管。
在图1中表示有源区域，但是半导体装置100可以具有包围有源区域的边缘终端区域。在本例中，有源区域是指具有晶体管部70及二极管部的区域。边缘终端区域具有缓解半导体基板的上表面附近的电场集中的功能。边缘终端区域具有例如保护环、场板、降低表面电场结构及由它们组合而成的结构中的一种以上。
本例的半导体基板在晶体管部70中具备多个沟槽部和台面部19。晶体管部70可以是有源区域中将集电层对于半导体基板的上表面垂直地投影而成的假想区域，是将包含发射区12和接触区15的预定的单位构成规则地配置而成的区域。台面部19是设置于相邻的两个沟槽部之间的半导体基板的一部分区域。台面部19是位于比沟槽部的底部靠近上表面的区域的半导体基板的一部分。应予说明，在本说明书中，将与栅极沟槽部40邻接的台面部19设为台面部19-1，将两个虚设沟槽部30间的台面部19设为台面部19-2。在本例中，台面部19-1及台面部19-2在X轴方向上的长度相同。
应予说明，在本说明书中，有时将虚设沟槽部30及栅极沟槽部40统称为沟槽部。沟槽部可以沿预先设定的方向延伸。在本例中，沟槽部所延伸的预先设定的方向是与Y轴平行的方向。有时为了便于说明而将该方向称为沟槽部的延伸方向。
另外，沟槽部可以在与延伸方向垂直的方向上以预先设定的间隔进行排列。在本例中，沟槽部排列的方向是与X轴平行的方向。在本说明书中，有时将该方向称为沟槽部的排列方向。
在本例中，X轴与Y轴是在与半导体基板的上表面平行的面内彼此垂直的轴。另外，将垂直于X轴及Y轴的轴称为Z轴。应予说明，在本说明书中，将从半导体基板的上表面朝向下表面的方向称为深度方向。深度方向是与Z轴平行的方向。
应予说明，在本说明书中，“上”、“下”、“上方”及“下方”的用语不限于重力方向上的上下方向。这些用语不过是针对预先设定的轴的相对的方向而已。
在本例中，栅极沟槽部40及虚设沟槽部30沿排列方向交替设置。栅极沟槽部40及虚设沟槽部30分别具有沿延伸方向延伸的长边部。本例的栅极沟槽部40具有两个长边部、和连接这两个长边部的短边部。短边部的至少一部分优选被设为曲线状。通过连接栅极沟槽部40的两个长边部的端部，能够缓解长边部的端部处的电场集中。栅极流道48可以在栅极沟槽部40的短边部处与栅极导电部连接。
在晶体管部70，虚设沟槽部30可以设置在栅极沟槽部40的长边部之间。在本例中，一个虚设沟槽部30在与半导体基板的上表面平行的平面，设置在由长边部和短边部连续设置而成的栅极沟槽部40中的两个长边部之间。
半导体基板的台面部19可以具有从上表面设置到各自预先设定的深度的发射区12、基区14、接触区15、多个蓄积层60及阱区11。多个蓄积层60可以具有一个以上蓄积层。两个以上的蓄积层可以沿深度方向并列地设置。在本例中，多个蓄积层60具有第一蓄积层62、第二蓄积层64及第三蓄积层66。多个蓄积层60设置在比发射区12及接触区15靠下方的位置。因此，在图1中，以虚线表示第一蓄积层62，以虚斜线表示第二蓄积层64及第三蓄积层66。
在本例中，在位于栅极沟槽部40的长边部与虚设沟槽部30的长边部之间的台面部19-1设置有多个蓄积层60。但是，在台面部19-2仅设置有第一蓄积层62。多个蓄积层60中的几层可以在沟槽部的延伸方向上连续地设置。在本例中，第一蓄积层62从最靠近阱区11的接触区15起，在沟槽部的延伸方向上连续地设置。
相对于此，多个蓄积层60中的至少一个蓄积层可以虽然设置在发射区12的至少一部分之下，但是不设置在接触区15的一部分区域的下方。该至少一个蓄积层可以不设置在沿沟槽部的延伸方向设置的各接触区15的一部分区域的下方。在本例中，第二蓄积层64及第三蓄积层66在沟槽部的延伸方向上以在接触区15的正下方中断的方式断续地设置。应予说明，本例的第二蓄积层64及第三蓄积层66在与半导体基板的上表面平行的XY平面上设置在相同的范围。
在本例中，在多个蓄积层60中，第一蓄积层62在深度方向上设置在最靠近半导体基板的上表面的位置。也就是说，第一蓄积层62在深度方向上设置在最浅的位置。相对于此，第三蓄积层66在深度方向上设置在最深的位置。第二蓄积层64在深度方向上设置在第一蓄积层62与第三蓄积层66之间。
由此，在本例中，第一蓄积层62设置在比第二蓄积层64及第三蓄积层66广的范围。也就是说，在本例中，在从上表面观察半导体基板的情况下，本例的第一蓄积层62覆盖第二蓄积层64及第三蓄积层66。
本例的半导体装置100还具备设置于半导体基板的上表面的上方的栅极金属层50及发射电极52。栅极金属层50及发射电极52彼此分离地设置。虽然在发射电极52及栅极金属层50与半导体基板的上表面之间设置有层间绝缘膜，但是在图1中省略了层间绝缘膜。本例的层间绝缘膜具有接触孔49、54、56。本例的接触孔49、54、56贯通该层间绝缘膜而设置。在图1中，对接触孔49、54、56标注圆点而进行表示。
发射电极52可以经由接触孔54与半导体基板的上表面的发射区12及接触区15接触。另外，发射电极52可以经由接触区15与基区14电连接。另外，发射电极52可以通过接触孔56与虚设沟槽部30内的虚设沟槽导电部连接。在发射电极52与虚设沟槽导电部之间可以设置由掺杂了杂质的多晶硅等具有导电性的材料形成的连接部21。连接部21可以分别隔着绝缘膜设置在半导体基板的上表面。
栅极金属层50可以经由接触孔49与栅极流道48接触。栅极流道48可以由掺杂了杂质的多晶硅等形成。栅极流道48可以在半导体基板的上表面与栅极沟槽部40内的栅极导电部连接。本例的栅极流道48不与虚设沟槽部30的虚设沟槽导电部连接。本例的栅极流道48从接触孔49的下方设置到栅极沟槽部40的短边部。在栅极沟槽部40的短边部，本例的栅极导电部在半导体基板的上表面露出，与栅极流道48接触。
发射电极52及栅极金属层50由包含金属的材料形成。例如，各电极的至少一部分区域由铝或铝-硅合金等形成。各电极可以在由铝等形成的区域的下层具有由钛或钛化合物等形成的势垒金属。通过设置势垒金属，能够降低铝原子向半导体基板扩散。
另外，在各电极与半导体基板之间的接触孔49、54、56内可以设置插塞。插塞可以具有与半导体基板相接的势垒金属、和以接触到该势垒金属上的方式埋入形成的钨。在插塞中，钨与势垒金属可以彼此接触。
发射电极52设置在阱区11、发射区12、基区14、接触区15及沟槽部的上方。本例的阱区11设置在从沟槽部的短边部的附近起到位于栅极流道48的外侧的栅极金属层50的外侧端部为止的预先设定的范围内。在半导体基板中，设置阱区11的深度可以比沟槽部的深度深。沟槽部的、接近栅极金属层50的一部分区域可以设置在阱区11。虚设沟槽部30及栅极沟槽部40的延伸方向的端部的底可以被阱区11覆盖。
本例的台面部19具有基区14。基区14可以是掺杂浓度比接触区15的掺杂浓度低的第二导电型。本例的基区14是P-型。应予说明，在本例中，将第一导电型设为N型，并将第二导电型设为P型。但是，在其他例子中，也可以将第一导电型设为P型，将第二导电型设为N型。
台面部19在基区14的上表面具有掺杂浓度比基区14的掺杂浓度高的第二导电型的接触区15。接触区15以至少一部分位于半导体基板的上表面的方式选择性地设置在半导体基板内。本例的接触区15是P+型。应予说明，在图1中，未图示位于接触区15下的基区14。
另外，台面部19在基区14的上表面具有与接触区15邻接设置的第一导电型的发射区12。发射区12也至少一部分位于半导体基板的上表面的方式选择性地设置在半导体基板内。本例的发射区12具有比半导体基板的漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。本例的发射区12是N+型。
多个蓄积层60具有比半导体基板的漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。在本例中，多个蓄积层60分别是N+型。多个蓄积层60分别在预先设定的深度位置具有掺杂浓度的峰位置，并且掺杂浓度以该峰位置为中心向上下方向逐渐减小。因此，各蓄积层能够被确定为在台面部19的深度方向上不同的层。
接触区15及发射区12分别从在X轴方向上彼此邻接的栅极沟槽部40起设置到虚设沟槽部30。本例的发射区12及接触区15沿沟槽部的延伸方向交替设置。
接触孔54设置在接触区15及发射区12的各区域的上方。接触孔54不设置在与图1所示的基区14及阱区11对应的区域。应予说明，阱区11是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。本例的阱区11是P+型的区域。
图2是表示图1的A-A截面的一例的立体图。应予说明，以容易理解为目的，在图2中，省略比半导体基板10的上表面92靠上或者比下表面94靠下的结构。在图2中，追加表示半导体基板10、漂移层18、缓冲层20及集电层22。
半导体基板10可以是硅基板、碳化硅基板、或氧化镓基板，也可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。第一导电型的漂移层18可以设置在台面部19的下方。应予说明，本例的漂移层18是N-型。在后面对缓冲层20及集电层22进行详细说明。
本例的台面部19-1从上表面92朝向下表面94依次具有N+型的发射区12及P+型的接触区15、P-型的基区14、多个蓄积层60(在本例中，是第一蓄积层62、第二蓄积层64及第三蓄积层66)。特别是，由于在台面部19-1的基区14与漂移层18之间设置有多个蓄积层60，所以能够提高载流子注入促进效果(Injection Enhancement效果：IE效果)，降低Von。应予说明，本例的台面部19-2从上表面92朝向下表面94依次具有P+型的接触区15、P-型的基区14及第一蓄积层62。
如上所述，本例的第一蓄积层62遍及各沟槽部之间而设置，并且沿沟槽部的延伸方向延伸地设置。相对于此，第二蓄积层64及第三蓄积层66遍及虚设沟槽部30与栅极沟槽部40之间而设置，并且在沟槽部的延伸方向上离散地设置。最接近上表面92的第一蓄积层62的上部可以与基区14相接。另外，最靠下表面94侧形成的第三蓄积层66的下部可以比沟槽部的底部的端部更接近上表面92侧。即，多个蓄积层60可以设置在比沟槽部的底部靠上表面92侧的台面部19。
在本例中，因为设置有多个蓄积层60，所以与仅设置第一蓄积层62的情况相比，能够降低Von。而且，在本例中，第二蓄积层64及第三蓄积层66以在接触区15的一部分区域的下方中断的方式断续地设置。由此，与多个蓄积层60全部如第一蓄积层62那样沿沟槽部的延伸方向连续的情况(全部沿延伸方向连续的情况)相比，能够更有效地向接触区15排出载流子(在本例中为空穴)。因此，与多个蓄积层60全部沿延伸方向连续的情况相比，能够减小作为IGBT的关断时的损耗的Eoff。由此，在本例中，能够改善Von及Eoff的权衡。
在接触区15的正下方不连续的至少一个蓄积层可以是岛状蓄积层。在本说明书中，岛状蓄积层是指，在与深度方向垂直的平面包含各自离散地设置的多个蓄积区的层。另外，在本说明书中，多个蓄积区是指，具有比漂移层18的N型掺杂浓度高的N型掺杂浓度的区域。设置为岛状的多个蓄积区分别设置在发射区12的至少一部分之下，但不设置在接触区15的一部分区域的下方而彼此分离。
在本例中，除第一蓄积层62以外的全部蓄积层是岛状蓄积层。也就是说，第二蓄积层64具有多个第二蓄积区64R，第三蓄积层66具有多个第三蓄积区66R。由此，与第二蓄积层64及第三蓄积层66沿延伸方向连续的情况相比，能够降低Eoff。
应予说明，如在后面在其他例中详细说明的那样，也可以第二蓄积层64沿延伸方向连续地设置，并且第一蓄积层62及第三蓄积层66是岛状蓄积层。也可以取而代之，第一蓄积层62及第二蓄积层64在延伸方向上连续地设置，并且第三蓄积层66是岛状蓄积层。而且，还可以取而代之，第一蓄积层62、第二蓄积层64及第三蓄积层66全部是岛状蓄积层。
连续设置的蓄积层及岛状蓄积层中的蓄积区的N型掺杂浓度可以是漂移层18的掺杂浓度的10倍以上、30倍以上、100倍以上或者300倍以上的N型掺杂浓度。例如，本例的第一蓄积层62、第二蓄积区64R及第三蓄积区66R可以是漂移层18的掺杂浓度的100倍以上的N型掺杂浓度。
另外，第三蓄积区66R中的N型掺杂浓度在深度方向上的峰值可以高于第一蓄积层62及第二蓄积区64R中的N型掺杂浓度在深度方向上的峰值。第一蓄积层62及第二蓄积区64R中的N型掺杂浓度在深度方向上的峰值可以是相同程度。深度方向上的峰浓度的位置能够通过进行N型杂质的离子注入时的加速能量而确定。
应予说明，漂移层18的掺杂浓度可以是在深度方向上沟槽部的下端与缓冲层20之间的掺杂浓度。漂移层18的掺杂浓度例如是在深度方向上沟槽部的下端与缓冲层20之间的中间位置处的净掺杂浓度。漂移层18的掺杂浓度可以是预先设定的深度范围内的掺杂浓度的平均值。在一例中，漂移层18的掺杂浓度可以是从比栅极沟槽部40的下端向下1μm的位置起、到比漂移层18与缓冲层20之间的边界向上1μm的位置为止的掺杂浓度的平均值。
在一个岛状蓄积层中，蓄积区之间的区域可以具有比蓄积区中的第一导电型的掺杂浓度低的第一导电型的掺杂浓度。例如，在第二蓄积层中，两个蓄积区64R之间的区域的N型掺杂浓度比第二蓄积区64R的N型掺杂浓度低。另外，在一个岛状蓄积层中，蓄积区之间的区域可以具有漂移层18中的第一导电型的掺杂浓度以上的掺杂浓度。例如，在第二蓄积层中，两个第二蓄积区64R之间的区域的N型掺杂浓度与漂移层18的N型掺杂浓度相同。因此，与载流子贯通蓄积区而从下方向上方前进的情况相比，能够更容易贯通两个蓄积区之间的区域而从下方向上方前进。
另外，与栅极沟槽部40邻接的台面部19-1中的蓄积层的数量可以比两个虚设沟槽部30之间的台面部19-2中的蓄积层的数量多。在本例中，台面部19-1的蓄积层的数量为三个(第一蓄积层62、第二蓄积层64及第三蓄积层66)。相对于此，台面部19-2中的蓄积层的数量为一个(仅第一蓄积层62)。
由此，与台面部19-2中的蓄积层的数量为台面部19-1的蓄积层的数量以上的情况相比，能够在关断时更有效地从各虚设沟槽部30间的接触区15抽出载流子。由此，能够减小Eoff。
应予说明，在其他例中，台面部19-2也可以不具有蓄积层。由此，与在台面部19-2设置一个蓄积层的情况相比，能够在关断时更有效地抽出载流子。
在漂移层18的下表面设置有N+型的缓冲层20。缓冲层20的掺杂浓度可以高于漂移层18的掺杂浓度。本例的缓冲层20在深度方向上包含具有多个掺杂浓度的峰的N+型的掺杂剂注入区域。缓冲层20可以作为防止从基区14的下表面扩展的耗尽层到达P+型的集电层22的场截止层而发挥作用。
虚设沟槽部30及栅极沟槽部40从半导体基板10的上表面92贯通基区14而达到漂移层18。在俯视半导体基板10的上表面92时，在设置有发射区12、接触区15、蓄积层及蓄积区中的至少任一个的区域中，虚设沟槽部30及栅极沟槽部40贯通这些区域而到达漂移层18。应予说明，所谓沟槽部贯通掺杂剂注入区域，不限定于以在形成掺杂剂注入区域后再形成沟槽部的顺序进行制造的情况。在形成沟槽部后，在沟槽部之间形成掺杂剂注入区域的情况也包含在沟槽部贯通掺杂剂注入区域的情况中。
栅极沟槽部40具有设置于半导体基板10的栅极沟槽43、栅极绝缘膜42、和栅极导电部44。栅极绝缘膜42覆盖栅极沟槽43的内壁而设置。栅极绝缘膜42可以通过将栅极沟槽43的内壁的半导体氧化或氮化而形成。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44在栅极沟槽43的内部设置在比栅极绝缘膜42靠内侧的位置。栅极导电部44由多晶硅等导电材料形成。从栅极金属层50向栅极导电部44供给栅极电位。
栅极导电部44的一部分在排列方向上与基区14相对。基区14中的与栅极导电部44相对的部分可以作为沟道形成区域而发挥作用。如果向栅极导电部44施加预先设定的电压，则在基区14中的与栅极沟槽43相接的界面的表层形成沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽导电部34可以在深度方向上具有与栅极导电部44相同的长度。虚设沟槽部30具有设置于半导体基板10的虚设沟槽33、虚设沟槽绝缘膜32、和虚设沟槽导电部34。虚设沟槽绝缘膜32覆盖虚设沟槽33的内壁而设置。虚设沟槽绝缘膜32将虚设沟槽导电部34与半导体基板10绝缘。虚设沟槽导电部34设置在虚设沟槽33的内部，并且设置在比虚设沟槽绝缘膜32靠内侧的位置。虚设沟槽导电部34可以由与栅极导电部44相同的材料形成。可以从发射电极52向虚设沟槽导电部34供给发射极电位。
图3是表示图1的B-B截面的一例的截面图。B-B截面是通过发射区12的XZ截面。在图3中，追加表示层间绝缘膜38、发射电极52及集电电极24。在图3中，栅极沟槽部40及虚设沟槽部30在半导体基板10的上表面92被层间绝缘膜38覆盖。层间绝缘膜38将栅极导电部44及虚设沟槽导电部34与发射电极52电绝缘。应予说明，如上所述，虚设沟槽导电部34经由设置于层间绝缘膜38的接触孔56与发射电极52电连接。
发射电极52接触到半导体基板10的上表面92上及层间绝缘膜38上。集电电极24接触到半导体基板10的下表面94下。发射电极52及集电电极24由金属等导电材料形成。
图4是表示图1的C-C截面的一例的截面图。C-C截面是通过台面部19-1的接触区15且通过两个第二蓄积区64R之间的区域及两个第三蓄积区66R之间的区域的XZ截面。因此，在C-C截面中，仅表示第一蓄积层62，不表示第二蓄积层64及第三蓄积层66。
图5的(A)、图5的(B)及图5的(C)分别是比较例1、比较例2及第一实施方式的Y轴方向上的单位结构长度的立体图。图5对应于第一实施方式的A-A截面(图2)。也就是说，在图5中，表示相邻的两个虚设沟槽部30和一个栅极沟槽部40。
图5的(A)表示仅具有第一蓄积层62的比较例1。相对于此，图5的(B)表示多个蓄积层60具有三个蓄积层，并且多个蓄积层60全部沿延伸方向连续的比较例2。并且，图5的(C)表示作为第一实施方式的本例。
Y轴方向的单位结构长度可以是Y轴方向上的发射区12的长度与接触区15的长度之和的一半长度。在本例中，Y轴方向的单位结构长度是1.4[μm]。本例的Y轴方向的单位结构长度仅是一例而已，当然可以根据设计及规格进行各种变更。应予说明，图5的(C)中的(LCHS)/2是指本例的蓄积区的Y轴方向上的长度的一半。
图6A是表示低电流导通时的Vge及Vce的模拟的图。纵轴的左侧是Vce[V]，纵轴的右侧是Vge[V]。横轴是时间[s]。Vge是栅极金属层50与发射电极52之间的电位差，Vce是集电电极24与发射电极52之间的电位差。在本例中，发射电极52接地。
以点线表示图5的(A)(即，比较例1)中的Vge及Vce，以虚线表示图5的(B)(即，比较例2)中的Vge及Vce。另外，以实线表示图5的(C)(即，本例)中的Vge及Vce。应予说明，在本例中，表示LCSH/2＝0.2[μm](本例1)、0.6[μm](本例2)、1.0[μm](本例3)的情况。
如图6A所示，在时间1.00E-5[s]时，向栅极金属层50施加了正电位。比较例1中的Vge在上升到约8.0[V]后，直到时间1.03E-5[s]时稳定在7[V]左右。以下，将Vge这样瞬间增加的情形称为“瞬增(rapid spike)”。比较例1中的Vge保持约7[V]直到时间1.04E-5[s]，在时间1.04E-5[s]后，电位逐渐上升。应予说明，虽然比较例1的Vge暂时稳定在约7[V]的恒定值，但是将该Vge为恒定值的期间称为米勒平台。
比较例1中的Vce的电压减小率dV/dt的大小(绝对值)从时间1.01E-5[s]到时间1.02E-5[s]为约23000[V/μs]。Vce维持大致该dV/dt，直到低于40[V]。
比较例2中的Vge在暂时瞬增到约8.0[V]后，稳定在约7[V]直到时间1.03E-5[s]。但是，比较例2中的Vge的瞬增值低于比较例1。另外，在比较例2中，Vce为200[V]以下时的dV/dt是约8800[V/μs]，为比较例1的1/3以下。
本例中的Vge也在暂时瞬增到约8.0[V]后，稳定在约7[V]直到时间1.03E-5[s]。但是，在本例中，Vce的dV/dt在从电压以最大的减小率开始下降的约1.015E-5[s]到约1.02E-5[s]时分别是接近于比较例2的值。之后，dV/dt的大小逐渐减小。
由此，在本例及比较例2中，与比较例1相比，能够抑制dV/dt。dV/dt的绝对值越大，在半导体装置100中产生的电磁噪声越大。在本例及比较例2中，在能够降低因dV/dt引起的电磁噪声这一点上，与比较例1相比也是有利的。
低电流导通时的初期的电流主体不是空穴电流而是电子电流。低电流导通时的初期是指，从栅极电压Vge即将达到阈值电压前起直到进入米勒平台前为止的期间，米勒平台是Vge恒定为大致阈值电压的值的期间。如果Vge接近阈值电压，则开始在基区14中形成沟道，电子开始向漂移层18注入。因此，如果Vge接近阈值电压，则Vce开始急剧下降。
如果注入到漂移层18的电子到达集电层22，则空穴开始从集电层22注入到缓冲层20及漂移层18。空穴聚集在栅极沟槽部40和虚设沟槽部30各自的下端。其中，因为虚设沟槽导电部34与发射电极52是相同电位，所以空穴特别聚集在虚设沟槽部30的附近。也就是说，在虚设沟槽部30的附近形成有空穴的反转层。
空穴从虚设沟槽部30向栅极沟槽部40的下端蓄积。起因于该空穴分布，在低电流导通时，位移电流向栅极沟槽部40的下端附近流通。
因空穴的蓄积而引起的位移电流对栅极导电部44进行充电。认为该栅极导电部44的充电引起Vge的瞬增。该位移电流越大，栅极导电部44越快速被充电，所以栅极导电部44的电位上升得越快。其结果是，栅极导电部44的电位瞬间超过栅极阈值。由此，开始注入大量的电子和空穴，集电极-发射极间电流增加。
对应于由集电极-发射极间电流的增加而引起的电流变化率，Vce的电压减小率(dV/dt)增加。位移电流越大，电流变化率越大。由此，dV/dt变大。
在比较例1中，与比较例2及本例相比，蓄积层的数量少。但是，如上所述，载流子充分蓄积于虚设沟槽部30的结果是，在比较例1、比较例2及本例三者中，比较例1的位移电流最大。因此，比较例1的dV/dt在该三者中是最大的。另外，虽然为了抑制dV/dt也考虑使栅极电阻Rg增加，但是在使Rg增加的情况下，因为导通损耗Eon变大，所以并不优选。
相对于此，比较例2及本例的蓄积层遍及从基区14的正下方到虚设沟槽部30的底部附近设置多个。由此，与比较例1相比，能够抑制空穴在虚设沟槽部30的侧部密集。应予说明，在虚设沟槽部30的底部附近，与比较例1同样地，空穴密集。但是，在比较例2及在本例中，聚集在虚设沟槽部30的底部及侧部的载流子的数量少于比较例1。其结果是，在比较例2及本例中，流入于栅极导电部44的位移电流小于比较例1很多。由此，在比较例2及本例中，与比较例1相比，能够减小dV/dt。
比较例2在台面部19-1及19-2中沿沟槽部的延伸方向连续地具有蓄积层。相对于此，在本例的台面部19-1，虚设沟槽部30的侧部相对于栅极沟槽部40露出。也就是说，在比较例2中，利用连续的多个蓄积层60而蓄积的载流子能够形成位移电流，在本例中露出的虚设沟槽部30的侧部能够形成位移电流。虽然在后面进行详细说明，但是通过调整本例的LCHS的长度，存在相比于比较例2能够减小dV/dt的情况。
在此基础上，在本例中，在台面部19-1中的接触区15的一部分的正下方，第二蓄积层64及第三蓄积层66离散地设置。因此，在关断时，载流子通过相邻的两个第二区域64R间、以及相邻的两个第三区域66R间，与比较例2相比，载流子更多地从台面部19-1向接触区15排出。另外，与比较例2相比，载流子更多地从台面部19-2向接触区15排出。因此，本例与比较例2相比，能够降低Eoff。
应予说明，本例的台面部19-2仅具有第一蓄积层62作为蓄积层或蓄积区。但是，在其他例中，台面部19-2可以具有个数比台面部19-1少的蓄积层及蓄积区，或者具有个数比台面部19-1少的蓄积层或者蓄积区。例如，在如本例那样台面部19-1具有一个蓄积层和两个蓄积区的情况下，台面部19-2可以具有一个蓄积层和一个蓄积区。
图6B是表示具备第一蓄积层62、第二蓄积层64及第三蓄积层66的半导体装置100中的导通时的电子电流及位移电流的图。通过了沟道的电子在第一蓄积层62中沿排列方向(X轴方向)行进。其中，在本例中，在第一蓄积层62的下方设置有第二蓄积层64及第三蓄积层66。
在本例中，从第一蓄积层62直接流向第二蓄积层64的路径中的对于电子电流而言的阻抗低于从第一蓄积层62的中央附近向栅极沟槽部40附近返回而流向第二蓄积层64的路径中的对于电子电流而言的阻抗。同样地，从第二蓄积层64直接流向第三蓄积层66的路径中的对于电子电流而言的阻抗低于从第二蓄积层64的中央附近返回栅极沟槽部40附近而流向第三蓄积层66的路径中的对于电子电流而言的阻抗。
在第一蓄积层62与第二蓄积层64之间以及第二蓄积层64与第三蓄积层66之间中，空穴容易蓄积在与栅极沟槽部40邻接的空穴高浓度区87。另外，通过使电子电流不在栅极沟槽部40的附近流通而在台面部19中央附近流通，来促进空穴向空穴高浓度区87蓄积。因此，促进电子电流流向台面部19中央附近。在图6B中，示意地表示蓄积有空穴的空穴高浓度区87，但是空穴高浓度区87也可以仅存在于栅极沟槽部40与半导体基板10之间的边界附近。
如上所述，本例的电子电流不返回栅极沟槽部40附近，而在被栅极沟槽部40和虚设沟槽部30夹着的台面部19的中央附近向下方前进。也就是说，本例的电子电流不在栅极沟槽部40附近流通，而在台面部19的中央附近流通。该电子电流在台面部19的中央附近流通的效果是通过将第一蓄积层62、第二蓄积层64及第三蓄积层66沿深度方向排列而产生。
如果电子电流在台面部19的中央附近流通，则台面部19的底部附近的空穴分布在台面部19中央附近间断。因此，比电子电流的路径靠虚设沟槽部30侧的空穴不向栅极沟槽部40侧流通。该台面部19中央部处的空穴分布的间断会抑制栅极沟槽部40的下端处的空穴的蓄积。其结果是，能够减小位移电流。因为能够减小位移电流，所以栅极导电部44的充电也变小，还抑制栅极电压Vge的瞬间增加。由此，也能够抑制集电电极24与发射电极52之间的电压减小率(dV/dt)。
认为图6B的例子中的空穴分布是因栅极沟槽部40及虚设沟槽部30之间的空穴分布被电子电流间断而引起的。另外，因该空穴分布，在导通时，能够减小从虚设沟槽部30的下端附近流向栅极沟槽部40的下端附近的位移电流。
应予说明，第二蓄积层64及第三蓄积层66可以不与虚设沟槽部30相接。在该情况下，空穴能够存在于从虚设沟槽部30的下端起直到虚设沟槽部30的侧部处的第一蓄积层62的正下方为止的范围。在第二蓄积层64及第三蓄积层66不与虚设沟槽部30相接的情况下，能够促进关断时向发射电极52抽出空穴。
图6C是表示导通时的集电极电流Ic的波形例的图。波形103表示第一蓄积层62、第二蓄积层64及第三蓄积层66均未设置的情况下的集电极电流Ic。波形104表示未设置第二蓄积层64及第三蓄积层66而设置有第一蓄积层62的情况下的集电极电流Ic。因为第一蓄积层62设置在基区14的附近，所以使栅极-集电极间的负电容增加。因此，导通时的集电极电流Ic的di/dt增加。由于未设置第二蓄积层64及第三蓄积层66而设置第一蓄积层62，所以能够改善导通电压与关断损耗的权衡。但是，在仅设置第一蓄积层62的情况下，与设置第一蓄积层62、第二蓄积层64及第三蓄积层66的情况相比，导通时的di/dt增大。但是，如果要为了应对于此而通过增大栅极电阻来抑制di/dt增加，则会导致导通损耗增大。
波形101表示未设置第二蓄积层64而设置有第一蓄积层62及第三蓄积层66的情况下的集电极电流Ic。因为第三蓄积层设置在与基区14分离的位置，所以使栅极-集电极间的电容增加。因此，导通时的集电极电流Ic的di/dt减小。因此，能够改善导通电压与关断损耗的权衡，并且减小导通损耗。
波形102表示设置有第一蓄积层62、第二蓄积层64及第三蓄积层66的情况下的集电极电流Ic。通过设置第二蓄积层64，栅极-集电极间的电容进一步增大。因此，能够改善导通电压与关断损耗的权衡，并且进一步减小导通损耗。
图7的(A)及图7的(B)是表示图2的YZ面的图。在图7的(A)及图7的(B)中，发射区12的底部区域在沟槽部的延伸方向上的长度L0与多个蓄积区各自在该延伸方向上的长度LCHS之间的关系不同。应予说明，本例的发射区12的底部区域是指，在半导体基板10的内部，不与接触区15直接相接且与基区14直接相接的区域。
另外，在本例中，将在半导体基板10的内部不与发射区12直接相接且与基区14直接相接的区域设为接触区15的底部区域。在本例中，将接触区15的底部区域在Y轴方向上的长度记载为L1。应予说明，虽然在一个例子中，L0＝1.1[μm]，L1＝1.7[μm]，但是当然也可以根据设计及规格对L0及L1的值进行各种变更。
在图7的(A)中，蓄积区的长度LCHS比底部区域的长度L0长。也就是说，在从下表面94朝向上表面92的方向上，第二蓄积区64R及第三蓄积区66R覆盖发射区12。在图7的(A)的例子中，LCHS/L0大于1。因为越增大LCHS/L0则越容易蓄积载流子，所以能够减小Von。
相对于此，在图7的(B)中，蓄积区的长度LCHS比底部区域的长度L0短。也就是说，在从上表面92朝向下表面94的深度方向上，发射区12覆盖第二蓄积区64R及第三蓄积区66R。在图7的(B)的例子中，LCHS/L0小于1。因为越减小LCHS/L0则越容易向接触区15排出载流子，所以能够减小Eoff。应予说明，如图7所示，第二蓄积区64R及第三蓄积区66R的延伸方向(Y方向)的端部可以是球面等曲面状。如上所述，第二蓄积层64及第三蓄积层66是通过选择性地进行n型的掺杂剂的离子注入而形成的。在该离子注入中，被抗蚀剂掩模遮蔽的端部的掺杂浓度分布是按照高斯分布的。因此，被抗蚀剂掩模遮蔽的端部可以不是矩形状而是曲面。
图8的(A)是表示相对于LCHS/L0的Von的模拟结果。图8的(B)是表示相对于LCHS/L0的dV/dt的模拟结果。图8的(C)是表示相对于LCHS/L0的Eoff的模拟结果。图8的(A)、图8的(B)及图8的(C)的横轴是共用的，是LCHS/L0。图8的(A)的纵轴是Von[V]。图8的(B)的纵轴是以LCHS＝0(即，上述的比较例1)的情况下的dV/dt的值分别进行了标准化的dV/dt的值。图8的(C)的纵轴是Eoff[mJ]。
应予说明，LCHS/L0＝0相当于上述比较例1，LCHS/L0＝2.55相当于上述比较例2。两者之间对应于上述本例。如图8的(A)所示，LCHS/L0越大，则Von越小。其原因可从LCHS/L0越增加则一个蓄积层中的蓄积区的面积越大来理解。
如图8的(B)所示，在LCHS/L0＝0时，dV/dt最高。认为这是因上述位移电流而引起的。相对于此，随着LCHS/L0变大，dV/dt变小。但是，在LCHS/L0＝2.55时dV/dt稍微上升。LCHS/L0＝2.55时的dV/dt与LCHS/L0＝1.82时的dV/dt大致相同。也就是说，定量地知晓与比较例2相比，如本例那样至少具有一层在接触区15的正下方分离的蓄积层能够减小dV/dt。
另外，如图8的(C)所示，LCHS/L0越小，则Eoff越小。这是因为，LCHS/L0越小，则载流子的蓄积效果越弱，因此关断时的尾电流减小，由此关断时的损耗减小。
本例的LCHS/L0可以是0.36以上，也可以是0.4以上。另外，LCHS/L0可以是2.5以下，也可以是2.2以下。应予说明，LCHS/L0可以小于{1+(L1/L0)}。在一个例子中，LCHS/L0可以满足0.5≤LCHS/L0≤2。由此，与比较例1相比，能够减小Von及dV/dt，与比较例2相比，能够减小Eoff。
而且，LCHS/L0可以满足1.45＜LCHS/L0＜2.54，也可以满足1.82≤LCHS/L0＜2.54。由此，除了与比较例1相比而得的Von及dV/dt的优势性和与比较例2相比而得的Eoff的优势性以外，与比较例2相比，也能够减小dV/dt。
图9表示相对于Vce的Eoff的模拟结果。横轴表示IGBT导通时的集电极-发射极间的饱和电压Vce(sat.)[V]。纵轴表示Eoff[mJ]。图9中的各点对应于图5的(A)～图5的(C)的各点。在图9中位于最下方的点对应于比较例1(图5的(A)、LCHS/L0＝0)。在图9中位于最上方的点对应于比较例2(图5的(B)、LCHS/L0＝2.54)。
位于对应于比较例1的点与对应于比较例2的点之间的六个点对应于本例(图5的(C))。在本例的六个点中，按照从下至上的顺序，图8所示的LCHS/L0变大。应予说明，通过各点的线段是在各例中通过使集电层22的浓度变化而使Vce(sat.)变化的情况下的Eoff的计算值。
通常，Vce(sat.)与Eoff存在权衡关系。例如在比较例1中，虽然Eoff相对较低，但是Vce(sat.)相对较高。相对于此，在比较例2中，虽然Vce(sat.)相对较低，但是Eoff相对较高。在本例中，通过适当减小Vce(sat.)及Eoff，能够改善两者的权衡。
图10是表示半导体装置100的制造方法的一例的流程图。首先，在工序S100中，形成半导体基板10的上表面92附近的上表面结构。工序S100包含形成发射区12及基区14的掺杂剂注入区域形成步骤。基区14可以通过注入磷等掺杂剂而形成。另外，工序S100包含在掺杂剂注入区域形成步骤后形成各沟槽部的沟槽部形成步骤。另外，工序S100包含形成覆盖各沟槽部的层间绝缘膜38的层间绝缘膜形成步骤。
接着，在工序S110中，在半导体基板10及层间绝缘膜38的整个上方形成势垒金属。接着，在工序S120中，从半导体基板10的上表面92注入质子或磷而形成第二蓄积层64及第三蓄积层66。在S120中，使注入质子的射程不同而多次注入质子。所注入的质子的一部分施主化而形成第二蓄积层64及第三蓄积层66。在该情况下，在第二蓄积层64及第三蓄积层66含有氢作为掺杂剂。另外，在工序S120中，也可以从半导体基板10的下表面94注入质子。
与磷离子等相比，质子能够更容易注入到深的位置，注入位置的波动小。通过使用质子，与使用磷的情况相比，能够更容易地形成蓄积层。另外，因为能够将蓄积层的掺杂浓度分布的峰形成得陡峭，所以能够容易地形成具有狭窄的深度宽度的蓄积层。另外，通过在形成势垒金属后从半导体基板10的上表面92注入质子，能够抑制质子或氢从半导体基板10的上表面92抽出的情形。
接着，在工序S122中，在半导体基板10的上表面92涂布抗蚀剂并将该抗蚀剂图案形成为预先设定的形状。接着，在工序S124中，为了形成第一蓄积层62，在半导体基板10注入质子或磷。在本例中，注入质子。接着，在工序S126中，在磷的情况下，在800℃到1000℃左右的温度下进行退火而将磷活化，在质子的情况下，在350℃到450℃左右的温度下进行退火而将质子活化。在本例中，在与质子对应的范围的温度下进行退火。
接着，在工序S130中，形成发射电极52。发射电极52可以通过溅射而形成。在溅射时，可以将半导体基板10的温度设为350℃到450℃左右。因此，也可以省略质子注入后的退火，取而代之，在形成发射电极52时使质子活化。应予说明，可以调换工序S120及工序S130的顺序。通过在形成发射电极52后注入质子，能够进一步抑制质子从半导体基板10的上表面抽出的。另外，在形成发射电极52后，可以向半导体基板10照射氦离子或电子束而调整载流子寿命。
接着，在工序S140中，磨削半导体基板10的与上表面92相反侧的面，调整半导体基板10的厚度。根据半导体装置100应具有的耐压来设定半导体基板10的厚度。
接着，在工序S150中，形成半导体基板10的下表面94附近的下表面结构。下表面结构是指例如集电层22。接着，在工序S160中，从半导体基板10的下表面94注入质子，形成缓冲层20。接着，在工序S170中，对半导体基板10进行退火，使注入到了缓冲层20的质子活化。
可以向缓冲层20以深度位置不同的方式多次注入质子。由此，在缓冲层20的深度方向上的掺杂浓度分布形成多个峰。在缓冲层20的掺杂浓度分布中，从半导体基板10的下表面94观察时最深位置的峰值大于第二深位置的峰值。通过这样的方法，能够制造半导体装置100。
在其他制造方法的例子中，可以将第一蓄积层62的掺杂剂设为磷。在该情况下，在工序S100中，可以注入掺杂剂而形成第一蓄积层62。因为第一蓄积层62形成在较浅的位置，所以能够通过磷形成。相对于此，第二蓄积层64及第三蓄积层66形成在较深的位置。通过将第二蓄积层64及第三蓄积层66的掺杂剂设为氢，能够容易地形成第二蓄积层64及第三蓄积层66，另外，能够缩窄深度方向的宽度。
另外，在其他制造方法中，可以使用磷作为第二蓄积层64及第三蓄积层66中的至少一者的掺杂剂。例如，将最靠近第一蓄积层62的第二蓄积层64的掺杂剂设为磷。在该情况下，在工序S100中，可以向第二蓄积层64的位置注入掺杂剂。在工序S100中，在向基区14注入了磷后，可以进行1000℃以上且1200℃以下、例如1150℃左右的退火3小时左右。
接着，向第一蓄积层62及第三蓄积层66的位置注入磷。此时，可以进一步提高注入到更深位置的磷离子的价。由此，即使并没有使加速电压那么提高，也能够向深的位置注入磷离子。在注入了磷后，与基区14的退火相比，进行低温且短时间的退火。在900℃以上且1100℃以下、例如1000℃左右进行30分钟左右的退火。其他工序与图10所示的工序相同。
图11A是表示第一变形例中的图2的YZ面的图。在本例中，第二蓄积层64在沟槽部的延伸方向上连续地设置。这一点与第一实施方式不同。
图11B是表示第二变形例中的图2的YZ面的图。在本例中，虽然第一蓄积层62及第三蓄积层66设置在发射区12的至少一部分之下，但是不设置在接触区15的一部分区域的下方。由此，在本例中，第一蓄积层62是包含多个第一蓄积区62R的岛状蓄积层。另外，在本例中，第二蓄积层64在沟槽部的延伸方向上连续地设置。这一点与第一实施方式不同。
图11C是表示第三变形例中的图2的YZ面的图。在本例中，虽然第一蓄积层62、第二蓄积层64及第三蓄积层66设置在发射区12的至少一部分之下，但是不设置在接触区15的一部分区域的下方。由此，在本例中，所有的蓄积层都是包含多个蓄积区的岛状蓄积层。
在图11A～图11C的例子中，能够享有图1～图10中说明的有利的效果。应予说明，在各蓄积区62R、64R、66R的底部区域具有上述LCHS的长度的情况下，可以获得与上述LCHS/L0的数值范围下的模拟结果相同的结果。另外，在图11A～图11C中，表示了蓄积层的数量为三个的例子，但是也可以应用在蓄积层的数量为三个以上的情况。
图12是第二实施方式中的与图1的A-A截面对应的立体图。在本例中，在晶体管部70中的两个虚设沟槽部30之间的台面部19-2未设置蓄积层。也就是说，在本例的晶体管部70的台面部19-2，不仅没有设置第二蓄积层64及第三蓄积层66，也没有设置第一蓄积层62。由此，与在台面部19-2设置第一蓄积层62的第一实施方式相比，在IGBT的关断时能够更有效地抽出载流子。由此，能够进一步降低Eoff。本例在其他方面与第一实施方式相同，能够享有与第一实施方式相同的有利的效果。
图13是局部表示第三实施方式中的半导体装置100的上表面的图。本例的发射区12包含与延伸方向平行地延伸的条纹形状部分、以及沿排列方向延伸的部分。该沿排列方向延伸的部分在延伸方向上分离地以等间隔设置多个。由此，多个接触区15在延伸方向上彼此分离地以等间隔设置。虽然本例在这一方面与第一实施方式不同，但是在其他方面与第一实施方式相同。
图14是表示第三实施方式的D-D截面的一例的立体图。图14对应于图2的立体图。在本例的台面部19-1中，也是多个蓄积层60中的至少一个蓄积层设置在发射区12的至少一部分之下，但是不设置在接触区15的一部分区域的下方。另外，在台面部19-2仅设置第一蓄积层62。在该结构中，也能够获得与第一实施方式相同的有利的效果。另外，可以将本例与第一实施方式的变形例(图11A～图11C)或者第二实施方式组合。
图15A是局部表示第四实施方式中的半导体装置100的上表面的图。在本例中，明确表示二极管部80。这一点与第一实施方式不同。二极管部80可以是有源区域中与设置阴极层82的区域一致的下表面94的区域、或者是有源区域中将阴极层82对于上表面92垂直地投影而得的假想区域。在本例的二极管部80设置有晶体管部70的虚设沟槽部30。
另外，在本例的晶体管部70中，在晶体管部70与二极管部80的边界设置有多个虚设沟槽部30。在二极管部80中的位于晶体管部70侧的端部的虚设沟槽部30与晶体管部70中的位于二极管部80侧的端部的栅极沟槽部40之间的晶体管部70的边界区域，可以设置多个台面部19。边界区域处的该多个台面部19可以包含一个以上的边界台面部19-3。在本例的边界区域，配置有三个台面部19。三个台面部19中的一个是与栅极沟槽部40邻接的台面部19-1，其余两个是边界台面部19-3。应予说明，本例的边界区域是在晶体管部70中设置在与二极管部80邻接的一部分区域的边界部的一例。
本例的边界台面部19-3包含相对远离二极管部80的边界台面部19-3A、以及相对靠近二极管部80的边界台面部19-3B。本例的边界台面部19-3A是与台面部19-2相同的结构。即，该边界台面部19-3A在未图示的基区14上具有接触区15。该接触区15在上表面92露出。在X轴方向上夹着边界台面部19-3A的两个沟槽部是虚设沟槽部30。因此，与边界台面部19-3A相邻的台面部19-1的发射区12在X轴方向上与虚设沟槽部30相接。另一方面，相对靠近二极管部80的边界台面部19-3B与二极管部80的台面部19-4同样地，基区14在半导体基板10的上表面92露出。
在二极管部80，接触孔54设置在接触区15及基区14的上方。本例的接触孔54不设置在二极管部80的台面部19-4中的多个基区14中的、最靠近栅极金属层50的基区14的上方。在本例中，晶体管部70的接触孔54和二极管部80的接触孔54在延伸方向上具有相同的长度。
二极管部80的台面部19-4具有在上表面92露出的P-型的基区14。接触区15在台面部19-4的上表面92，以沿延伸方向被基区14夹着的方式在上表面92露出。应予说明，二极管部80的台面部19可以具有多个蓄积层60，也可以不具有多个蓄积层60。在本例中，二极管部80的台面部19在Z轴方向上具有一个第一蓄积层62。二极管部80中的多个蓄积层60中的至少一个蓄积层可以设置在接触区15的至少一部分之下。在本例中，二极管部80中的蓄积层62设置在接触区15的至少一部分之下。也就是说，蓄积层62与接触区15在Z轴方向上局部重叠。
另外，在二极管部80中，蓄积层62在Y轴方向上的长度可以比接触区15在Y轴方向上的长度长。在本例中，与晶体管部70同样地，第一蓄积层62遍及各虚设沟槽部30之间而设置，并且沿沟槽部的延伸方向延伸地设置。相对于此，接触区15仅设置在接触孔54在Y轴负方向上的端部附近处的一部分区域。而且，在设置有第二蓄积层64及第三蓄积层66的情况下，第二蓄积层64及第三蓄积层66可以遍及各虚设沟槽部30之间而设置，并且在沟槽部的延伸方向上离散地设置。
应予说明，虽然未图示，但是可以在基区14的上表面附近且接触孔54的下方设置比接触区15浅的P型的高浓度区域。该P型的高浓度区域减小基区14与发射电极52的接触电阻。特别是在形成插塞的情况下，接触电阻的减小效果大。
二极管部80的虚设沟槽部30中的虚设沟槽导电部34可以经由设置于连接部25及连接部25上的接触孔56与发射电极52连接。连接部25可以是与连接部21相同的材料。接触孔56是设置于层间绝缘膜38的接触孔。
图15B是表示图15A的E-E截面的一例的截面图。E-E截面是通过发射区12的XZ截面。在图15B中，追加表示层间绝缘膜38、发射电极52及集电电极24。
二极管部80在漂移层18的下方具有缓冲层20。缓冲层20可以是与晶体管部70共同的层。另外，二极管部80在缓冲层20的下方具有N+型的阴极层82。阴极层82可以是设置在与晶体管部70的集电层22相同的深度位置的层。由此，二极管部80可以作为在逆变器等电力转换电路中在其他半导体装置的晶体管部70关断时流通反向导通的续流电流的续流二极管(FreeWheeling Diode、FWD：续流二极管)而发挥作用。
在边界台面部19-3A及边界台面部19-3B的下方设置有在半导体基板10的下表面94露出的集电层22。该集电层22可以是从晶体管部70延伸的集电层22。半导体基板10在二极管部80具备在下表面94露出的阴极层82。因为集电层22延伸到边界台面部19-3B的下表面94，所以能够确保与边界台面部19-3A相邻的台面部19-1的发射区12与二极管部80的阴极层82之间的距离。另外，如上所述，该台面部19-1的发射区12在X轴方向上与虚设沟槽部30相接。通过以上，能够防止从晶体管部70的栅极结构部注入到漂移层18的电子向二极管部80的阴极层82流出。
而且，在本例中，与阴极层82设置到边界台面部19-3A的正下方的情况相比，也能够延长边界台面部19-3A的接触区15与二极管部80的阴极层82之间的距离。由此，在二极管部80导通时，能够抑制空穴从掺杂浓度高于基区14的掺杂浓度的接触区15向阴极层82注入。
应予说明，也可以如第二实施方式所示，将本例的发射区12及接触区15设为条纹形状。在该情况下，可以对应于该变形，适当地改变接触孔54的形状等。另外，可以将本例与第一实施方式的变形例(图11A～图11C)或第三实施方式组合。
图16是表示图15B的a-a截面及b-b截面的掺杂浓度分布的一例的图。a-a截面是晶体管部70的台面部19-1处的截面，b-b截面是二极管部80的台面部19-4处的截面。
在晶体管部70中的多个蓄积层60的各个蓄积层和二极管部80中的第一蓄积层62中，半导体基板10的深度方向上的掺杂浓度分布具有至少一个峰。当在半导体基板10的深度方向上形成多个蓄积层的情况下，蓄积层在该深度方向上的掺杂浓度分布中，具有多个峰(极大值)，且在深度方向上夹着该多个峰的位置具有极小值。换言之，可以将多个极小值之间的区域看成一个蓄积层。一个以上的蓄积层可以分别通过从上表面92或下表面94注入杂质而形成。
在图16中表示从发射区12到漂移层18的上端附近为止的掺杂浓度分布。如图16所示，表示掺杂浓度的图的纵轴是对数轴。纵轴上的一个刻度表示10倍。在本说明书中，掺杂浓度是指施主化或受主化后的掺杂剂的浓度。图16所示的掺杂浓度对应于施主与受主的浓度差。
在图16的例子中，晶体管部70具有第一蓄积层62、第二蓄积层64及第三蓄积层66。将第一蓄积层62的掺杂浓度设为D1，将第二蓄积层64的掺杂浓度设为D2，将第三蓄积层66的掺杂浓度设为D3。掺杂浓度D1到D3(及后述的D4)的值可以使用峰值。
另外，各个蓄积层的边界处的掺杂浓度Dv是蓄积层的掺杂浓度分布的极小值。在本例中，掺杂浓度Dv大于漂移层18的掺杂浓度Dd。掺杂浓度Dv可以是掺杂浓度D1的1/10以下，也可以是1/100以下。
在多个蓄积层60中，各个蓄积层的边界也可以存在多个。各个蓄积层的边界处的掺杂浓度的极小值(Dv)也可以存在多个。多个掺杂浓度的极小值(Dv)可以是彼此不同的值。在本例中，两个掺杂浓度Dv是大致相同的值。多个掺杂浓度的极小值(Dv)可以沿从上表面92侧向下表面94侧的深度方向而减小。例如，第二蓄积层64与第三蓄积层66之间的掺杂浓度的极小值(Dv)(以粗虚线表示)小于第一蓄积层62与第二蓄积层64之间的掺杂浓度的极小值(Dv)。
在基区14与第一蓄积层62之间的pn结处，基区14的掺杂剂浓度(在本例中为受主浓度)与第一蓄积层62的掺杂剂浓度(在本例中为施主浓度)相等。将该受主浓度与施主浓度相等的位置J1处的受主浓度或施主浓度设为Dj。位置J1处的受主浓度或施主浓度Dj可以低于多个掺杂浓度的极小值Dv中的至少一个。由此，在栅极电压超过栅极阈值而流通电子时，因为对于电子而言的阻抗在台面部19处下降，所以电子电流能够容易地流向台面部的中央部。
另外，位置J1处的受主浓度或施主浓度Dj可以高于多个掺杂浓度的极小值Dv中的至少一个。由此，即使多个蓄积层60的沿深度方向的积分浓度过高，也能够抑制关断时的电场强度的增加。
本例的二极管部80的各台面部19具有一个蓄积层(第一蓄积层62)。将第一蓄积层62的掺杂浓度设为D4。但是，在二极管部80的各台面部19沿深度方向形成的蓄积层的数量可以少于在晶体管部70的各台面部19沿深度方向形成的蓄积层的数量。由此，能够容易地使二极管部80的各台面部19处的一个以上的蓄积层的积分浓度小于晶体管部70的各台面部19处的一个以上的蓄积层的积分浓度。
二极管部80的蓄积层可以设置在与晶体管部70中的任一蓄积层相同的深度位置。各层的深度位置可以是指该层的掺杂浓度分布中的峰位置。在本例中，晶体管部70的第一蓄积层62设置在与二极管部80的第一蓄积层62相同的深度位置。应予说明，相同的深度位置可以具有预定的误差。例如，即使峰的位置具有包含该峰的山形的掺杂浓度分布的半峰宽的10％以内的误差，也可以看成相同的深度位置。通过将各层形成在相同的深度位置，容易简化制造工序。
另外，二极管部80的蓄积层的掺杂浓度可以与晶体管部70中设置在相同深度的蓄积层的掺杂浓度相等。在此，掺杂浓度可以是该层中的掺杂浓度的峰值。在本例中，二极管部80的第一蓄积层62的掺杂浓度D4与晶体管部70的第一蓄积层62的掺杂浓度D1相等。应予说明，掺杂浓度相等也可以具有预定的误差。例如，即使掺杂浓度具有10％以内的误差，也能够设为相同的掺杂浓度。
由此，通过将二极管部80的蓄积层的深度位置及掺杂浓度设为与晶体管部70中的某一蓄积层相同，从而能够利用与晶体管部70的蓄积层相同的制造工序来形成二极管部80的蓄积层。因此，能够简化制造工序。
晶体管部70的各台面部19中的多个蓄积层60中的某一蓄积层的掺杂浓度可以高于形成于不同的深度位置的其他蓄积层的掺杂浓度。在本例的晶体管部70中，设置于最深位置的第三蓄积层66的掺杂浓度D3高于晶体管部70的其他任一蓄积层的掺杂浓度(D1、D2)。掺杂浓度D3可以是掺杂浓度D1的3倍以上且7倍以下程度。掺杂浓度D1及掺杂浓度D2可以相同。
应予说明，在晶体管部70的各台面部19中的多个蓄积层60中，多个掺杂浓度Dv可以随着从上表面92加深而变低。掺杂浓度Dv相对于峰浓度D1、D2、D3，相当于掺杂浓度分布的谷。通过使多个掺杂浓度的谷的浓度在深度方向上变低，能够将栅极-集电极间的电容调节为预定的大小。
作为一例，各蓄积层的掺杂浓度的峰位置在深度方向上等间隔地配置。在其他例子中，各蓄积层的掺杂浓度的峰位置可以在深度方向上不等间隔地配置。应予说明，通过在晶体管部70设置多个蓄积层60，能够使栅极导电部44与集电电极24之间的导通时的瞬时电容增加。由此，能够改善晶体管部70的导通电压与关断损耗之间的权衡，并且降低导通损耗。
二极管部80可以不具有与晶体管部70的多个蓄积层60中的、掺杂浓度最高的层对应的蓄积层。由此，能够使二极管部80的蓄积层的积分浓度比晶体管部70中的蓄积层的积分浓度低得多。本例的二极管部80具有位于与晶体管部70中设置于最浅位置的第一蓄积层62相同的深度的蓄积层。但是，本例的二极管部80不具有位于与晶体管部70中的第二蓄积层64相同的深度的蓄积层、以及位于与晶体管部70中设置于最深位置的第三蓄积层66相同的深度的蓄积层。
在形成三个以上的二极管部80的蓄积层的情况下，多个掺杂浓度Dv可以随着从上表面92加深而变低。在形成三个以上的蓄积层的情况下，多个掺杂浓度Dv可以随着从上表面92加深而变低。
图17是表示图15B的a-a截面及b-b截面的掺杂浓度分布的其他例的图。在本例中，晶体管部70的掺杂浓度分布与图16的例子相同。
本例的二极管部80在各台面部19还具有一个高浓度层68。也就是说，在基区14与漂移层18之间，浓度比漂移层18高的N型的掺杂浓度分布具有一个峰。其中，相比于任一蓄积层，本例的高浓度层68在深度方向上形成在更长的范围。高浓度层68的掺杂浓度D4被设定为，高浓度层68的积分浓度低于晶体管部70中的一个以上的蓄积层的积分浓度。高浓度层68的掺杂浓度D6可以低于第一蓄积层62的掺杂浓度D1，也可以高于第一蓄积层62的掺杂浓度D1。
利用本例的结构，也能够抑制晶体管部70的导通电压-关断损耗特性的变差，并且改善反向恢复特性。另外，能够抑制针对二极管部80的正向电压的反向恢复时的开关损耗与导通损耗之间的权衡的变差。
图18是局部表示第四实施方式的第一变形例中的半导体装置100的上表面的图。在图18中，与图1同样地，以虚线表示第一蓄积层62，以虚斜线标注第二蓄积层64及第三蓄积层66来表示。在本例中，以与图15A及图15B的例子的不同点为主进行说明。本例的台面部19-4及晶体管部70的边界台面部19-3B的二极管部80具有多个蓄积层60。
而且，本例的台面部19-4及边界台面部19-3B的多个蓄积层60超过接触孔54在沟槽部的延伸方向上的端部，延伸至接触孔54的端部的外侧。台面部19-4及边界台面部19-3B的多个蓄积层60的端部可以位于比将阴极层82投影到上表面92而得的假想区域靠外侧的位置。
另一方面，台面部19-4及边界台面部19-3B的多个蓄积层60的端部可以处于比沟槽部的延伸方向上的端的位置靠内侧(+Y轴方向侧)的位置。而且，台面部19-4及边界台面部19-3B的多个蓄积层60的端部可以处于比阱区11靠内侧的位置。由于多个蓄积层60的端部处于被沟槽部夹着的台面部19的内部，所以产生由沟槽部引起的场板效果。由此，能够抑制多个蓄积层60的端部处的电场强度的增加。
应予说明，多个蓄积层60的端部可以在晶体管部70中也处于比沟槽部的延伸方向上的端的位置靠内侧(+Y轴方向侧)的位置。而且，台面部19-1的多个蓄积层60的端部可以处于比阱区11靠内侧的位置。由此，能够抑制多个蓄积层60的端部处的电场强度的增加。
在本例中，多个蓄积层60中的各蓄积层不是岛状蓄积层，而是连续设置的蓄积层。在本例中，因为在二极管部80的台面部19-4设置多个蓄积层60，所以抑制空穴从作为阳极区域而发挥作用的基区14向漂移层18注入。
也就是说，在本例中，与在二极管部80不设置多个蓄积层60的情况相比，少数载流子的注入效率格外降低。二极管部80的蓄积层的个数越多，就越能够降低少数载流子的注入效率。而且，在本例中，因为在晶体管部70的边界台面部19-3B也设置有多个蓄积层60，所以进一步抑制空穴从阳极区域向漂移层18注入。通过降低少数载流子的注入效率，能够降低二极管部80的反向恢复特性、特别是恢复电流。应予说明，二极管部80的多个蓄积层60也可以称为二极管部80的多个高浓度层。设置于二极管部80的一个以上的高浓度层可以不必须是与设置于晶体管部70的蓄积层相同的深度位置及相同的掺杂浓度。
图19是表示图18的F-F截面处的立体图的图。F-F通过晶体管部70中在X轴方向上相邻的台面部19-1、边界台面部19-3A、19-3B、以及与晶体管部70的X轴方向邻接的二极管部80的台面部19-4。
图20是局部表示第四实施方式的第二变形例中的半导体装置100的上表面的图。以与图18的例子的不同点为主进行说明。本例的晶体管部70的边界台面部19-3B和二极管部80的台面部19-4具有P+型的接触区15，所述P+型的接触区15在沟槽部的延伸方向上彼此分离地设置且分别在上表面92露出。在本例的二极管部80中，在多个接触区15之间，基区14在上表面92露出。
本例的晶体管部70的边界台面部19-3B和二极管部80的台面部19-4具有多个蓄积层60。应予说明，第一蓄积层62是连续设置的蓄积层，第二蓄积层64及第三蓄积层66是岛状蓄积层。在第二蓄积层64及第三蓄积层66的岛状蓄积层中，在接触区15的下部设置蓄积区，但是在未设置接触区15且基区14在上表面92露出的部分的下部没有设置蓄积区。也就是说，第二蓄积层64及第三蓄积层66中的各岛状蓄积层在露出于上表面92的基区14的下部彼此分离。在本例中，有时将在上表面92露出的基区14的下部称为岛状蓄积层的分离部。在本例的二极管部80中，能够利用第一蓄积层62抑制从接触区15注入过剩的空穴。在此基础上，在本例的二极管部80的反向恢复时，空穴能够通过岛状蓄积层的分离部而流向上表面92面。
在本例中，将阴极层82投影到上表面92而得的假想区域在排列方向(X轴方向)上的端部位于虚设沟槽部30。另外，在本例中，将阴极层82投影到上表面92而得的假想区域在沟槽部的延伸方向(Y轴方向)上的端部位于并非分离部的多个蓄积层60。
边界台面部19-3A可以具有一个以上的蓄积层。边界台面部19-3A中的一个以上的蓄积层可以在沟槽部的延伸方向上连续地设置。即，边界台面部19-3A中的一个以上的蓄积层不是岛状蓄积层，因此不具有分离部。本例的边界台面部19-3A具有在Y轴方向上连续地设置的第一蓄积层62及第二蓄积层64。但是，本例的边界台面部19-3B的多个蓄积层60具有与二极管部80的多个蓄积层60相同的结构。即，本例的边界台面部19-3B的第二蓄积层64及第三蓄积层66具有分离部。
在边界台面部19-3A及19-3B，将多个蓄积层60投影到上表面92而得的假想区域在Y轴方向上的端部位于比接触孔54在Y轴方向上的端部靠外侧的位置。在本例的边界台面部19-3A及19-3B，将多个蓄积层60投影到上表面92而得的假想区域在Y轴方向上的端部位于比在Y轴方向上最接近连接部25(即，位于最外侧)的接触区15更靠外侧的位置。由此，能够抑制过剩的空穴从接触区15向漂移层18注入。因为边界台面部19-3A与其他台面部19相比接触区15的面积更大，所以在边界台面部19-3A的多个蓄积层60未设置分离部的本例中，空穴注入的抑制效果特别大。
图21是表示图20的G-G截面处的立体图的图。G-G通过晶体管部70中在X轴方向上相邻的台面部19-1、边界台面部19-3A、19-3B、以及与晶体管部70的X轴方向邻接的二极管部80的台面部19-4。在图21中，以箭头表示二极管部80的分离部67。另外，在分离部67的Y轴方向的端部标注虚线，将该虚线添加到YZ截面，也表示在上表面92。
本例的边界台面部19-3A的蓄积层的数量少于晶体管部70的蓄积层的数量，并且少于二极管部80的蓄积层的数量。由此，在晶体管部70的关断时，与在边界台面部19-3A设置三个蓄积层的情况相比，能够更容易地抽出空穴，并且一定程度地抑制空穴从边界台面部19-3A注入。
图22是表示图20的二极管部80的台面部19-4的一部分的图。在本例中，将接触区15在Y轴方向上的长度设为LPC，并将在Y轴方向上相邻的接触区15间的长度(即，基区14的Y轴方向长度)设为LR。另外，在本例中，将第二蓄积层64的第二蓄积区64R及第三蓄积层66的第三蓄积区66R在Y轴方向上的长度设为LCHS。应予说明，当不同的深度位置处的蓄积区在Y轴方向上的长度不同的情况下，将Y轴方向的长度最大的蓄积区在Y轴方向上的长度设为LCHS。
另外，在本例中，将在Y轴方向上相邻的蓄积区间的长度(即，分离部67的Y轴方向长度)设为LS。应予说明，当不同的深度位置处的蓄积区在Y轴方向上的长度不同的情况下，可以将Y轴方向的长度最小的蓄积区间在Y轴方向上的长度设为LS。在本例中，LCHS大于LPC，LS小于LR。另外，LR可以大于LPC。由此，能够防止过剩的空穴从接触区15注入。
图23是第五实施方式的与图1的A-A截面对应的立体图。本例的台面部19还具有高浓度接触区16。本例主要在这一点上与第一实施方式不同。在本例中，高浓度接触区16的第二导电型的掺杂浓度高于接触区15。例如，高浓度接触区16是P++型。但是，在高浓度接触区16的下部与接触区15的上部的连接界面，两者的掺杂浓度可以相同。高浓度接触区16在深度方向上的平均掺杂浓度可以高于接触区15在深度方向上的平均掺杂浓度。另外，高浓度接触区16的在深度方向上的中间的掺杂浓度可以高于接触区15的在深度方向上的中间的掺杂浓度。应予说明，接触区15的掺杂浓度可以是指，接触区15中的除高浓度接触区16以外的部分的掺杂浓度。
在俯视观察时，各台面部19可以在比P+型的接触区15靠内侧的位置具有P++型的高浓度接触区16。本例的台面部19-1与接触区15的配置对应地沿Y轴方向离散地具有高浓度接触区16。在台面部19-1，接触区15可以包围高浓度接触区16的X轴方向及Y轴方向的周围。相对于此，本例的台面部19-2具有与接触区15的配置对应地沿Y轴方向平行地延伸的高浓度接触区16。其中，在台面部19-2中，接触区15也包围高浓度接触区16的X轴方向及Y轴方向的周围。
本例的高浓度接触区16的侧部不与沟槽部的侧部相接，而与接触区15相接。另外，本例的高浓度接触区16的下部比接触区15的底部浅。本例的高浓度接触区16的下部与接触区15相接。本例的高浓度接触区16的上部与接触区15同样地，位于半导体基板10的上表面92。
图24是第五实施方式的与图1的B-B截面对应的截面图。本例的B-B截面通过台面部19-2中的高浓度接触区16。如本例的B-B截面所示，发射电极52能够与高浓度接触区16接触。因此，与第一实施方式相比，能够降低发射电极52与半导体基板10的接触电阻。
图25是第五实施方式的与图1的C-C截面对应的截面图。本例的C-C截面通过台面部19-1、19-2中的高浓度接触区16。如本例的C-C截面所示，发射电极52在台面部19-1、19-2两者中能够与高浓度接触区16接触。因此，与第一实施方式相比，能够降低发射电极52与半导体基板10的接触电阻。
图26是表示图23的YZ面的图。因为半导体装置100具有多个P型区域及多个N型区域，所以有时具有由PNPN结构形成的寄生晶闸管72。在PNPN结构中，第一P部分可以具有集电层22，第一N部分可以具有缓冲层20、漂移层18及多个蓄积层60，第二P部分可以具有基区14，第二N部分可以具有发射区12。
第一寄生晶体管76可以是由第一P部分、第一N部分及第二P部分形成的PNP晶体管。第一P部分、第一N部分及第二P部分可以分别对应于第一寄生晶体管76的发射极、基极及集电极。同样地，第二寄生晶体管78可以是由第一N部分、第二P部分及第二N部分形成的NPN晶体管。第一N部分、第二P部分及第二N部分可以分别对应于第二寄生晶体管78的集电极、基极及发射极。
寄生晶闸管72例如具有串联连接的第一寄生晶体管76及第二寄生晶体管78。第一寄生晶体管76中的第一N部分可以与第二寄生晶体管78中的第一N部分一致。也就是说，第一寄生晶体管76中的基极与第二寄生晶体管78中的集电极可以彼此连接。另外，第一寄生晶体管76中的第二P部分可以与第二寄生晶体管78中的第二P部分一致。也就是说，第一寄生晶体管76中的集电极与第二寄生晶体管78中的基极可以彼此连接。
应予说明，第一寄生晶体管76的发射极可以与寄生晶闸管72的阳极73对应。另外，第二寄生晶体管78的发射极可以与寄生晶闸管72的阴极75对应，第二寄生晶体管78的基极可以与寄生晶闸管72的栅极74对应。在寄生晶闸管72中，一旦通过栅极74导通而在寄生晶闸管72内开始流通电流，则只要不切断阳极73与电流源之间的连接，电流就持续流通。另外，有时因从阳极73流向阴极75的大电流而将半导体装置100破坏。在半导体装置100中，为了减少发生这样的闩锁的情况，希望尽量不使寄生晶闸管72导通。
在本例中，因为在接触区15设置高浓度接触区16，所以从集电层22注入到基区14的空穴容易从高浓度接触区16向发射电极52抽出。由此，第二寄生晶体管78中的相对于发射极的基极的电位很难上升。也就是说，寄生晶闸管72的栅极74很难导通。由此，在本例中，由于很难导通寄生晶闸管72，所以与第一实施方式相比，能够降低在半导体装置100中发生闩锁的可能性。也就是说，通过设置高浓度接触区16，能够提高闩锁耐量。应予说明，可以组合本例与第一实施方式的变形例，另外，也可以组合本例与第二～第四实施方式。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。本领域技术人员知晓，可以向上述实施方式中追加多种变更或改良。从权利要求的记载可知，追加了这样的变更或改良的方式也可包含于本发明的技术范围内。
权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“之前”等，另外，只要未在后续处理中使用在先处理的结果，就可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为了方便起见使用了“首先”、“接下来”等进行了说明，也并不意味着必须以该顺序来实施。

Claims (9)

1.一种半导体装置，其特征在于，具有半导体基板，
所述半导体基板具备：
两个沟槽部，其沿预先设定的方向延伸；
台面部，其设置于所述两个沟槽部之间；以及
第一导电型的漂移层，其设置于所述台面部的下方；
所述台面部具有：
第一导电型的发射区，其掺杂浓度高于所述漂移层的掺杂浓度，并且所述发射区的至少一部分位于所述半导体基板的上表面；
第二导电型的接触区，其至少一部分位于所述半导体基板的上表面；以及
多个蓄积层，其在比所述发射区及所述接触区靠下方的位置，沿从所述半导体基板的所述上表面向下表面的深度方向并列地设置，并且具有比所述漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度，
所述多个蓄积层中的至少一个蓄积层设置在所述发射区的至少一部分之下，但不设置在所述接触区的一部分区域的下方，
所述发射区和所述接触区在所述预先设定的方向上交替地设置，
所述至少一个蓄积层不设置在多个所述接触区中的各接触区的一部分区域的下方，
所述至少一个蓄积层是包含多个蓄积区的岛状蓄积层，所述多个蓄积区具有比所述漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度，并且在与所述深度方向垂直的平面上各自离散地设置，
所述多个蓄积区分别设置在所述发射区的至少一部分之下，但是不设置在所述接触区的一部分区域的下方而各自分离，
除在所述深度方向上最接近所述上表面的蓄积层以外的所有蓄积层是所述岛状蓄积层。
2.如权利要求1所述的半导体装置，其特征在于，
所述台面部还具有基区，所述基区具有比所述接触区低的第二导电型的掺杂浓度，
所述发射区具有在所述半导体基板的内部不与所述接触区直接相接且与所述基区直接相接的底部区域，
所述多个蓄积区各自在所述预先设定的方向上的长度比所述底部区域在所述预先设定的方向上的长度长。
3.如权利要求1所述的半导体装置，其特征在于，
所述台面部还具有基区，所述基区具有比所述接触区低的第二导电型的掺杂浓度，
所述发射区具有在所述半导体基板的内部不与所述接触区直接相接且与所述基区直接相接的底部区域，
所述多个蓄积区各自在所述预先设定的方向上的长度比所述底部区域在所述预先设定的方向上的长度短。
4.如权利要求2所述的半导体装置，其特征在于，
在将所述多个蓄积区各自在所述预先设定的方向上的长度设为LCHS，并将所述发射区的所述底部区域在所述预先设定的方向上的长度设为L0的情况下，所述LCHS及所述L0满足0.5≤LCHS/L0≤2。
5.如权利要求3所述的半导体装置，其特征在于，
在将所述多个蓄积区各自在所述预先设定的方向上的长度设为LCHS，并将所述发射区的所述底部区域在所述预先设定的方向上的长度设为L0的情况下，所述LCHS及所述L0满足0.5≤LCHS/L0≤2。
6.如权利要求1至5中任一项所述的半导体装置，其特征在于，
所述台面部还具有高浓度接触区，所述高浓度接触区包含位于所述半导体基板的上表面的上部和与所述接触区相接的下部，并且具有比所述接触区高的第二导电型的掺杂浓度。
7.如权利要求1至5中任一项所述的半导体装置，其特征在于，
所述半导体装置具备晶体管部、二极管部以及在所述晶体管部设置于与所述二极管部邻接的一部分区域的边界部，
所述二极管部在从所述上表面朝向所述下表面的深度方向上具备一个以上的蓄积层。
8.如权利要求7所述的半导体装置，其特征在于，
所述二极管部具备所述接触区，
所述二极管部中的所述多个蓄积层中的至少一个蓄积层设置在所述接触区的至少一部分之下。
9.一种半导体装置，其特征在于，具有半导体基板，
所述半导体基板具备：
两个沟槽部，其沿预先设定的方向延伸；
台面部，其设置于所述两个沟槽部之间；以及
第一导电型的漂移层，其设置于所述台面部的下方；
所述台面部具有：
第一导电型的发射区，其掺杂浓度高于所述漂移层的掺杂浓度，并且所述发射区的至少一部分位于所述半导体基板的上表面；
第二导电型的接触区，其至少一部分位于所述半导体基板的上表面；以及
多个蓄积层，其在比所述发射区及所述接触区靠下方的位置，沿从所述半导体基板的所述上表面向下表面的深度方向并列地设置，并且具有比所述漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度，
所述多个蓄积层中的至少一个蓄积层设置在所述发射区的至少一部分之下，但不设置在所述接触区的一部分区域的下方，
所述半导体装置具备晶体管部、二极管部以及在所述晶体管部设置于与所述二极管部邻接的一部分区域的边界部，
所述二极管部在从所述上表面朝向所述下表面的深度方向上具备一个以上的蓄积层，
所述二极管部具备所述接触区，
所述二极管部中的所述多个蓄积层中的至少一个蓄积层设置在所述接触区的至少一部分之下，
所述二极管部的所述多个蓄积层各自在所述预先设定的方向上的长度比所述二极管部的所述接触区在所述预先设定的方向上的长度长。
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