CN109891595B - 半导体装置 - Google Patents

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Abstract

本发明提供半导体装置，具备：半导体基板，其具有第一导电型的漂移区；第一沟槽部，其从半导体基板的上表面设置到半导体基板的内部；第二导电型的基区，其以与第一沟槽部邻接的方式设置在半导体基板的上表面与漂移区之间；第一导电型的第一蓄积区，其设置在基区与漂移区之间，且掺杂浓度比漂移区的掺杂浓度高；第一导电型的第二蓄积区，其设置在比第一蓄积区深的位置，且掺杂浓度比漂移区的掺杂浓度高；以及第二导电型的中间区域，其设置在第一蓄积区与第二蓄积区之间，第二蓄积区具有第一开口部，所述第一开口部设置在比第一蓄积区深的位置。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知在绝缘栅双极型晶体管(IGBT)等半导体装置中，在作为沟道发挥功能的P型的基区下设置高浓度的N型区域的构成(例如，参照专利文献1)。另外，已知在正面侧具备n+源极层和沟槽的反向导通IGBT(RC-IGBT)(例如，参照专利文献2)。
专利文献1：日本特开2014-197702号公报
专利文献2：日本特开平11-97715号公报
发明内容
技术问题
优选半导体装置的耐压等特性好。
技术方案
为了解决上述课题，在本发明的一个方式中，提供具备具有第一导电型的漂移区的半导体基板的半导体装置。半导体装置可以具备从半导体基板的上表面设置到上述半导体基板的内部的第一沟槽部。半导体装置可以具备以与第一沟槽部邻接的方式设置在半导体基板的上表面与漂移区之间的第二导电型的基区。半导体装置可以具备设置在基区与漂移区之间，且掺杂浓度比漂移区的掺杂浓度高的第一导电型的第一蓄积区。半导体装置可以具备设置在比第一蓄积区深的位置，且掺杂浓度比漂移区的掺杂浓度高的第一导电型的第二蓄积区。半导体装置可以具备设置在第一蓄积区与第二蓄积区之间的第二导电型的中间区域。第二蓄积区可以具有设置在比第一蓄积区深的位置的第一开口部。
第一蓄积区可以在其与第一沟槽部之间具有第一间隙。第二蓄积区可以以在半导体基板的深度方向上与第一间隙重叠的方式设置。第一开口部可以设置在不与第一间隙重叠的位置。
半导体装置可以具备从半导体基板的上表面设置到半导体基板的内部，且与第一沟槽部对置的第二沟槽部。第一蓄积区可以在其与第二沟槽部之间具有第二间隙。第二蓄积区可以以在半导体基板的深度方向上与第二间隙重叠的方式设置。第一开口部可以设置在半导体基板的深度方向上与第二间隙不重叠的位置。
第一沟槽部可以为栅极沟槽部。半导体装置可以具备以与第一沟槽部邻接的方式设置在半导体基板的上表面与基区之间，且掺杂浓度比漂移区的掺杂浓度高的第一导电型的发射区。
可以将在半导体基板的内部被第一沟槽部和第二沟槽部所夹的区域作为台面部。可以将连结第一沟槽部和第二沟槽部的方向作为台面宽度方向。在台面宽度方向上，第一开口部的宽度可以比第二蓄积区的宽度小。
第一开口部可以包含台面部的台面宽度方向上的中央的方式配置。中间区域可以在半导体基板的深度方向上与第一开口部重叠。中间区域还可以设置在第一开口部的内部。
中间区域可以以穿过第一开口部而相对于第二蓄积区向下侧突出的方式设置。中间区域可以以在半导体基板的深度方向上不与第一开口部重叠的方式配置。第一蓄积区在与第一开口部重叠的区域可以具有第二开口部。
将第一间隙在台面宽度方向上的宽度记为L1，将台面部在台面宽度方向上的宽度记为M的情况下，可以为0＜L1/M≤0.1。第一沟槽部可以以在半导体基板的上表面沿着预先确定的延伸方向延伸的方式设置。第一沟槽部在与延伸方向垂直的截面上可以具有侧壁形成为直线状的上侧部分。第一沟槽部可以具有设置于上侧部分的下侧且侧壁形成为曲线状的下侧部分。将在与延伸方向垂直的截面上，不通过第二蓄积区地连结第一沟槽部的下侧部分的上端与中间区域的最短路径的距离记为X，将台面部的宽度记为M的情况下，可以为M/2＜X。
将第一间隙在台面宽度方向上的宽度记为L1，将第一开口部在台面宽度方向上的宽度记为L2的情况下，可以为L1＜L2。将第一间隙与第一开口部之间在台面宽度方向上的距离记为L3，将台面部在台面宽度方向上的宽度记为M的情况下，可以为0.9×M/2≤L3。
第一开口部的在台面宽度方向上的宽度可以比在与中间区域的在半导体基板的上表面垂直的深度方向上的厚度大。在与半导体基板的上表面垂直的深度方向上，设置于发射区的下侧的基区的厚度可以比中间区域的厚度大。
在与半导体基板的上表面垂直的深度方向上，第一蓄积区的厚度可以比中间区域的厚度大。在与半导体基板的上表面垂直的深度方向上，第二蓄积区的厚度可以比中间区域的厚度大。
半导体基板可以包括含有栅极沟槽部的晶体管部和形成有二极管的二极管部。二极管部可以具有多个从半导体基板的上表面设置到半导体基板的内部的虚设沟槽部。将二极管部的半导体基板的内部的夹在虚设沟槽部之间的区域作为台面部的情况下，二极管部的台面部可以具有基区、第一蓄积区、第二蓄积区和中间区域。
半导体基板可以具备配置在晶体管部与二极管部之间的边界台面部。边界台面部可以具有基区、第一蓄积区、第二蓄积区和中间区域。边界台面部处的第一开口部的宽度可以比晶体管部中的任意晶体管部的台面部处的第一开口部的宽度均大。二极管部的台面部处的第一开口部的宽度可以比晶体管部的台面部处的第一开口部的宽度大。
半导体装置可以具备配置于半导体基板的下表面的集电极。半导体装置可以具备设置于晶体管部的半导体基板的内部，且与集电极电连接的第二导电型的集电区。半导体装置可以具备设置于二极管部的半导体基板的内部，且与集电极电连接的第一导电型的阴极区。半导体装置可以具备在半导体基板的内部形成于阴极区的上方，且不与集电极接触的第二导电型的浮置区。
浮置区可以具有第三开口部。第三开口部可以配置在与设置于二极管部的第二蓄积区的第一开口部重叠的位置。设置于二极管部的第二蓄积区的第一开口部的个数可以比设置于晶体管部的第二蓄积区的第一开口部的个数多。
可以将在半导体基板的内部被2个虚设沟槽部所夹的区域作为台面部。可以将连结2个虚设沟槽部的方向作为台面宽度方向。在二极管部的第二蓄积区，可以沿着台面宽度方向配置有多个第一开口部。
沿着台面宽度方向配置于二极管部的第二蓄积区的多个第一开口部中的最接近虚设沟槽部的第一开口部的宽度可以比最远离虚设沟槽部的第一开口部的宽度大。
在二极管部的台面部处的半导体基板的上表面，沿着与台面宽度方向垂直的方向交替地配置第二导电型的接触区和空穴的迁移率比接触区的空穴的迁移率小的调整区。在二极管部的第二蓄积区中沿着台面宽度方向配置的多个第一开口部中的最接近虚设沟槽部的第一开口部可以以与接触区重叠的方式沿着与台面宽度方向垂直的方向离散地配置。
半导体基板还可以具备形成有二极管的二极管部。二极管部可以具有基区。二极管部可以具有第一蓄积区。二极管部可以具有第二蓄积区。二极管部可以具有中间区域。二极管部可以具有与基区接触且从半导体基板的上表面形成到漂移区，且掺杂浓度比基区的掺杂浓度高的第二导电型的柱区。
在半导体基板的上表面，柱区可以被掺杂浓度比漂移区的掺杂浓度高的高浓度区所夹。柱区的在半导体基板的深度方向上的掺杂浓度分布可以具有多个峰。
柱区的掺杂浓度分布成为极小值的深度位置可以不与第二蓄积区重叠。柱区的掺杂浓度的峰值可以为5.0×1017/cm3以上且1.0×1020/cm3以下。
应予说明，上述的发明内容未列举本发明的所有必要特征。另外，这些特征群的子组合也另外能够成为发明。
附图说明
图1是局部地示出本发明的实施方式的半导体装置100的上表面的图。
图2是放大地示出晶体管部70、二极管部80和边界部90处的台面部60的俯视图。
图3是表示图1的a-a截面处的半导体装置100的结构的一个例子的图。
图4是台面部60的YZ截面的放大图。
图5是台面部60的YZ截面的另一例的放大图。
图6是台面部60的YZ截面的另一例的放大图。
图7是台面部60的YZ截面的另一例的放大图。
图8是表示图1的a-a截面处的半导体装置100的结构的另一例的图。
图9是表示半导体装置100的上表面的另一例的图。
图10是表示图9中的a-a截面的图。
图11是表示图9中的a-a截面的另一例的图。
图12是表示图9中的a-a截面的另一例的图。
图13是台面部60的YZ截面的另一例的放大图。
图14是表示半导体装置100中的a-a截面的另一例的图。
图15是表示半导体装置100中的a-a截面的另一例的图。
图16是说明图14所示的半导体装置100的动作例的图。
图17是说明图14所示的半导体装置100的动作例的图。
图18是表示半导体装置100中的a-a截面的另一例的图。
图19是表示半导体装置100的上表面的另一例的图。
图20是放大地示出图19所示的半导体装置100的晶体管部70、二极管部80和边界部90处的台面部60的俯视图。
图21是表示图20所示的二极管部80的台面部60处的b-b截面的一个例子的图。
图22是表示二极管部80的台面部60的上表面处的第一开口部61的配置例的图。
图23是表示晶体管部70、二极管部80和边界部90处的台面部60的上表面结构的另一例的图。
图24是表示半导体装置100的b-b截面的另一例的图。
图25是表示半导体装置100的上表面结构的另一例的图。
图26是表示图25中的a-a截面的一个例子的图。
图27是表示晶体管部70的台面部60和柱区26的Z轴方向上的掺杂浓度分布的一个例子的图。
图28是表示图25中的a-a截面的另一例的图。
图29是表示图25中的a-a截面的另一例的图。
图30是表示半导体装置100的上表面结构的另一例的图。
图31是表示图30中的a-a截面的一个例子的图。
图32是表示本发明的实施方式的半导体装置200的一个例子的YZ截面的图。
图33是表示本发明的实施方式的半导体装置300的一个例子的YZ截面的图。
符号说明
10···半导体基板，11···阱区，12···发射区，14···基区，15···接触区，16···第一蓄积区，17···第二蓄积区，18···漂移区，19···调整区，20···缓冲区，21···上表面，22···集电区，23···下表面，24···集电极，25···连接部，26···柱区，27···高浓度区，29···延伸部分，30···虚设沟槽部，31···连接部分，32···虚设绝缘膜，34···虚设导电部，38···层间绝缘膜，39···延伸部分，40···栅极沟槽部，41···连接部分，42···栅极绝缘膜，44···栅极导电部，46···上侧部分，47···下侧部分，48···栅极流道，49···接触孔，50···栅极金属层，52···发射极，54···接触孔，56···接触孔，60···台面部，61···第一开口部，62···中间区域，63···第一间隙，64···第二间隙，65···最短路径，66···端部，67···端部，68···第二开口部，70···晶体管部，72···薄膜部，74···厚膜部，80···二极管部，82···阴极区，84···浮置区，85···第三开口部，90···边界部，91、92、93···部分，94···金属插塞，95···高浓度区，100···半导体装置，200···半导体装置，300···半导体装置
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式并非限定权利要求的发明。另外，实施方式中说明的特征的所有组合并不一定是发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的2个主面中的一个面称为上表面，将另一面称为下表面。“上”、“下”的方向不限于重力方向或半导体装置贴装时的向基板等的安装方向。
在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴说明技术事项。在本说明书中，将与半导体基板的上表面平行的面作为XY面，将与半导体基板的上表面垂直的深度方向作为Z轴。
在各实施例中，示出使第一导电型为N型，使第二导电型为P型的例子，但是也可以使第一导电型为P型，使第二导电型为N型。此时，各实施例中的基板、层、区域等的导电型分别为相反的极性。
在本说明书中，掺杂浓度是指施主化或受主化的杂质的浓度。在本说明书中，有时将施主与受主的浓度差作为掺杂浓度。另外，有时将掺杂区域中的掺杂浓度分布的峰值作为该掺杂区域中的掺杂浓度。
图1是局部地示出本发明的实施方式的半导体装置100的上表面的图。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。晶体管部70包含IGBT等晶体管。二极管部80以与晶体管部70邻接的方式设置在半导体基板的上表面，包含FWD(Free WheelDiode：续流二极管)等二极管。在图1中，示出芯片端部周边的芯片上表面，省略其他区域。
在半导体基板的上表面，晶体管部70和二极管部80可以沿着预定的排列方向(在图1的例子中为Y轴方向)交替地排列。另外，半导体装置100还可以具备在半导体基板的上表面配置于晶体管部70和二极管部80的边界的边界部90。
在图1中示出半导体装置100中的半导体基板的有源区，但是半导体装置100可以具有包围有源区的边缘终端结构部。有源区是指将半导体装置100控制为导通状态时有电流流通的区域。边缘终端结构部缓和半导体基板的上表面侧的电场集中。边缘终端结构部例如具有保护环、场板、降低表面场和组合这些而成的结构。
本例的半导体装置100具备设置于半导体基板的内部且在半导体基板的上表面露出的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15。另外，本例的半导体装置100具备设置于半导体基板的上表面的上方的发射极52和栅极金属层50。发射极52和栅极金属层50相互分离地设置。
在发射极52和栅极金属层50与半导体基板的上表面之间形成有层间绝缘膜，但在图1中进行了省略。在本例的层间绝缘膜，接触孔56、接触孔49和接触孔54以贯穿该层间绝缘膜的方式形成。
发射极52通过接触孔54而与半导体基板的上表面的发射区12、接触区15和基区14接触。另外，发射极52通过接触孔56而与虚设沟槽部30内的虚设导电部连接。在发射极52与虚设导电部之间可以设置由掺杂有杂质的多晶硅等具有导电性的材料形成的连接部25。在连接部25与半导体基板的上表面之间形成有氧化膜等绝缘膜。
栅极金属层50通过接触孔49而与栅极流道48接触。栅极流道48由掺杂有杂质的多晶硅等形成。栅极流道48在半导体基板的上表面与栅极沟槽部40内的栅极导电部连接。栅极流道48不与虚设沟槽部30内的虚设导电部连接。本例的栅极流道48从接触孔49的下方形成到栅极沟槽部40的前端部。在栅极流道48与半导体基板的上表面之间形成有氧化膜等绝缘膜。在栅极沟槽部40的前端部，栅极导电部在半导体基板的上表面露出，与栅极流道48接触。应予说明，在图1中，在俯视时存在发射极52与栅极流道48重叠的位置，但是发射极52和栅极流道48隔着未图示的绝缘膜彼此电绝缘。
发射极52和栅极金属层50由含有金属的材料形成。例如，各电极的至少一部分区域由铝或铝-硅合金形成。各电极在由铝等形成的区域的下层可以具有由钛和/或钛化合物等形成的势垒金属，在接触孔内也可以具有由钨等形成的插塞。
1个以上的栅极沟槽部40和1个以上的虚设沟槽部30以预定的间隔沿着预定的排列方向(在本例中为Y轴方向)排列在半导体基板的上表面。本例的晶体管部70具有连续排列的多个栅极沟槽部40。本例的晶体管部70在与边界部90或二极管部80邻接的区域具有虚设沟槽部30。在晶体管部70中，在不与边界部90或二极管部80邻接的区域不设置虚设沟槽部30。换言之，在本例中，在各个晶体管部70中，在栅极沟槽部40之间不设置虚设沟槽部30。在晶体管部70的栅极沟槽部40与边界部90或二极管部80之间可以设置虚设沟槽部30。在另一例的晶体管部70中，可以沿着排列方向交替地形成1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。
多个虚设沟槽部30以预定的间隔连续地排列在边界部90和二极管部80。在边界部90或二极管部80中，与晶体管部70邻接的沟槽部可以是栅极沟槽部40。
栅极沟槽部40可以具有与半导体基板的上表面平行且沿着与排列方向垂直的延伸方向(在本例中为X轴方向)延伸的2个延伸部分39以及将2个延伸部分39连接的连接部分41。优选连接部分41的至少一部分形成为曲线状。通过将栅极沟槽部40的2个延伸部分39的端部连接，能够缓和延伸部分39的端部处的电场集中。栅极流道48在栅极沟槽部40的连接部分41处可以与设置于栅极沟槽部40的内部的栅极导电部连接。
虚设沟槽部30与栅极沟槽部40同样地可以在半导体基板10的上表面具有U字形状。换言之，本例的虚设沟槽部30具有沿着延伸方向延伸的2个延伸部分29和将2个延伸部分29连接的连接部分31。在另一例中，虚设沟槽部30也可以形成为不具有连接部分31地沿着延伸方向延伸的直线形状。应予说明，在本说明书中，将各个沟槽部的直线状的延伸部分(31，29)作为1个沟槽部。
发射极52形成在栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15的上方。阱区11为第二导电型(在本例中为P+型)，并从设置有栅极金属层50的一侧的有源区的端部以预定的范围形成。阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的栅极金属层50侧的一部分区域形成于阱区11。虚设沟槽部30的延伸方向端的底部可以被阱区11覆盖。
将被各沟槽部所夹的区域称为台面部60。台面部60是指被相邻的2个沟槽部所夹的半导体基板的部分，可以是从半导体基板的上表面到各沟槽部的最深的底部的深度的部分。在本说明书中，有时将边界部90处的台面部60称为边界台面部60-1。在台面部60形成有基区14。基区14是掺杂浓度比阱区11的掺杂浓度低的第二导电型。本例的基区14为P-型。在本例中，在各台面部60的X轴方向上的两端部配置有基区14-e(在图1中，仅示出X轴方向的一个端部)。
在台面部60的上表面选择性地形成掺杂浓度比基区14的掺杂浓度高的第二导电型的接触区15。本例的接触区15为P+型。另外，在晶体管部70的台面部60的上表面选择性地形成掺杂浓度比半导体基板的掺杂浓度高的第一导电型的发射区12。本例的发射区12为N+型。在本例中，在各个台面部60的上表面，与基区14-e邻接的区域为接触区15。
发射区12以与栅极沟槽部40邻接的方式设置在台面部60的上表面。另外，一部分发射区12可以以与虚设沟槽部30邻接的方式设置。
晶体管部70的接触区15可以与发射区12邻接地设置在台面部60的上表面。发射区12和接触区15分别具有通过接触孔54从绝缘膜露出的部分。
本例的晶体管部70中的发射区12和接触区15在半导体基板的上表面被设置成沿着沟槽部的延伸方向(X轴方向)延伸的条纹形状。条纹形状是指沟槽部的延伸方向(X轴方向)上的长度比沟槽部的排列方向(Y轴方向)上的宽度长。长度和宽度可以是指X轴方向和Y轴方向上的最大的长度和最大的宽度。条纹形状可以是指该长度是该宽度的2倍以上的形状，也可以是指4倍以上的形状，还可以是指10倍以上的形状。
在图1的例子中，条纹状的发射区12以与栅极沟槽部40的延伸部分39邻接的方式设置在晶体管部70的各台面部60中。换言之，条纹状的发射区12配置在各台面部60的Y轴方向的两端。接触区15以被夹在发射区12之间的方式配置。应予说明，在X轴方向上，在发射区12与基区14-e之间可以设置接触区15。
在各个台面部60可以设置多个接触孔54。作为一个例子，在晶体管部70的各台面部60中，任一接触孔54以使接触区15与发射区12的PN结部分从绝缘膜露出的方式配置。在本例中，由于在晶体管部70的各个台面部60的上表面形成2个PN结部分，所以配置有与各个PN结部分对应的接触孔54。另外，在台面部60可以设置有使接触区15从绝缘膜露出的接触孔54。在本例中，在Y轴方向上的与接触区15的中央对置的位置设置有接触孔54。
在本例的二极管部80的台面部60未形成发射区12。在二极管部80的台面部60，接触区15或基区14从夹着台面部60的一个虚设沟槽部30形成到另一个虚设沟槽部30。换言之，在半导体基板的上表面，二极管部80的台面部60的Y轴方向的宽度与设置于二极管部80的台面部60的接触区15或基区14的Y轴方向的宽度相等。在图1的二极管部80的例子中，在台面部60的上表面，接触区15配置于与基区14-e邻接的区域。另外，在X轴方向上的与基区14-e相反的一侧，基区14配置于与接触区15邻接的区域。
在边界部90的边界台面部60-1的上表面，接触区15设置于被基区14-e所夹的整个区域。在一个边界台面部60-1的上表面露出的接触区15的面积可以比在二极管部80的一个台面部60的上表面露出的接触区15的面积大。应予说明，在图1中，示出了边界部90处的边界台面部60-1为1个的例子，但是边界部90可以具有在Y轴方向上排列的多个边界台面部60-1。
在二极管部80中，接触孔54形成在接触区15和基区14的上方。在边界台面部60-1中，接触孔54形成在接触区15的上方。任一接触孔54均不配置在配置于台面部60的X轴方向两端的基区14-e和阱区11的上方。
应予说明，二极管部80在半导体基板的下表面侧的区域中具有第一导电型的阴极区82。本例的阴极区82为N+型。在图1中，用虚线表示形成阴极区82的范围。二极管部80可以是将阴极区82投影到半导体基板的上表面而得的区域。将阴极区82投影到半导体基板的上表面而得的区域可以在+X轴方向上与接触区15分开。在半导体基板的下表面侧的区域中，在未形成阴极区82的区域可以形成第二导电型的集电区。晶体管部70可以是将集电区投影到半导体基板的上表面而得的区域中的形成有沟槽部或台面部的区域。
图2是放大地示出晶体管部70、二极管部80和边界部90处的台面部60的俯视图。图2所示的晶体管部70的台面部60是被虚设沟槽部30所夹的台面部60，但是与栅极沟槽部40邻接的台面部60也具有同样的结构。
在各个台面部60中，第一导电型的第一蓄积区16和第一导电型的第二蓄积区17设置于半导体基板的内部。第一蓄积区16和第二蓄积区17在半导体基板的内部形成到不同的深度位置。第一蓄积区16和第二蓄积区17在半导体基板的上表面未露出。在图2中，用虚线表示在与半导体基板的上表面平行的投影面设置第一蓄积区16和第二蓄积区17的范围。本例的第一蓄积区16和第二蓄积区17在该投影面上在被配置于X轴方向的两端的2个基区14-e所夹的区域被配置为条纹状。如图2所示，第一蓄积区16与第二蓄积区17以一部分区域在Z轴方向上重叠的方式配置。
图3是表示图1的a-a截面处的半导体装置100的结构的一个例子的图。a-a截面是穿过晶体管部70的发射区12的YZ面。本例的半导体装置100在该截面具有半导体基板10、层间绝缘膜38、发射极52和集电极24。发射极52形成在半导体基板10和层间绝缘膜38的上表面。
集电极24形成于半导体基板10的下表面23。发射极52和集电极24由金属等导电材料形成。在本说明书中，将连结发射极52与集电极24的方向称为深度方向(Z轴方向)。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。半导体基板10具备第一导电型的漂移区18。本例的漂移区18为N-型。漂移区18可以是未形成其他掺杂区域而残留的区域。
在半导体基板10设置有设置于半导体基板10的上表面21与漂移区18之间且掺杂浓度比接触区15的掺杂浓度低的P-型的基区14。栅极沟槽部40和虚设沟槽部30以从半导体基板10的上表面21贯穿基区14的方式设置到半导体基板10的内部(在本例中为漂移区18)。
如上所述，台面部60是在半导体基板10的内部被2个沟槽部所夹的区域。隔着台面部60对置设置的2个沟槽部是第一沟槽部和第二沟槽部的一个例子。第一沟槽部可以是栅极沟槽部40，也可以是虚设沟槽部30。第二沟槽部可以是栅极沟槽部40，也可以是虚设沟槽部30。
在该截面中，发射区12、接触区15、基区14、第一蓄积区16、第二蓄积区17和中间区域62设置于晶体管部70的台面部60。基区14以与夹着台面部60的2个沟槽部中的至少第一沟槽部邻接的方式设置。本例的基区14与夹着台面部60的2个沟槽部的两方邻接地设置。蓄积区是与漂移区18相同的导电型的掺杂剂(在本例中为N型的施主)以比漂移区18高的浓度蓄积的区域。
发射区12在台面部60的内部设置在半导体基板10的上表面21与基区14之间。本例的发射区12在与栅极沟槽部40或虚设沟槽部30邻接的区域中设置在基区14与半导体基板10的上表面21之间。
接触区15在台面部60的内部设置在半导体基板10的上表面21与基区14之间。本例的接触区15在不与栅极沟槽部40和虚设沟槽部30邻接的区域中设置在基区14与半导体基板10的上表面21之间。
第一蓄积区16是掺杂浓度比漂移区18的掺杂浓度高的N+型的区域。第一蓄积区16设置在基区14与漂移区18之间。第一蓄积区16可以被配置为在其与第一沟槽部(例如，栅极沟槽部40)之间具有间隙。本例的第一蓄积区16被配置为与配置于台面部60的两侧的2个沟槽部这两方具有间隙。在第一蓄积区16与沟槽部之间设置有第二导电型的区域。在本例中，在第一蓄积区16与沟槽部之间配置有P-型的基区14。
第二蓄积区17是掺杂浓度比漂移区18的掺杂浓度高的N+型的区域。第二蓄积区17的掺杂浓度可以与第一蓄积区16的掺杂浓度相同，也可以比第一蓄积区16的掺杂浓度高，还可以比第一蓄积区16的掺杂浓度低。从半导体基板10的上表面看，第二蓄积区17在半导体基板10的深度方向(Z轴方向)上设置在比第一蓄积区16深的位置。本例的第二蓄积区17设置在第一蓄积区16与漂移区18之间。第一蓄积区16和第二蓄积区17配置在比沟槽部的下端靠近上侧的位置。另外，第二蓄积区17在半导体基板10的深度方向(Z轴方向)上可以与第一蓄积区16与沟槽部之间的间隙重叠地设置。从半导体基板10的上表面看，第二蓄积区17具有配置在比第一蓄积区16深的位置处的第一开口部61。本例的第一开口部61设置在不与第一蓄积区16与沟槽部之间的间隙重叠的位置。第一开口部61贯穿第二蓄积区17。
中间区域62在半导体基板10的深度方向(Z轴方向)上设置在第一蓄积区16与第二蓄积区17之间。中间区域62可以与台面部60的两侧的2个沟槽部分别邻接。中间区域62是第二导电型的区域。中间区域62的掺杂浓度可以与基区14的掺杂浓度相同。另外，在向基区14注入N型的杂质而形成第一蓄积区16的情况下，可以将残留在第一蓄积区16的下侧的P型的区域作为中间区域62。
介由设置于第二蓄积区17的第一开口部61而将漂移区18与中间区域62连接。如图3所示，可以在第一开口部61的内部配置漂移区18与中间区域62的接合。在另一例中，可以在第二蓄积区17的下侧配置漂移区18与中间区域62的接合。此时，在第一开口部61的整个内部形成中间区域62。在另一例中，可以在第二蓄积区17的上侧配置漂移区18与中间区域62的接合。此时，在第一开口部61的整个内部形成漂移区18。
该截面处的二极管部80的台面部60未设置发射区12和接触区15。其他结构与晶体管部70的台面部60相同。换言之，在二极管部80的台面部60设置有基区14、第一蓄积区16、第二蓄积区17和中间区域62。二极管部80的台面部60中的基区14在该截面形成在第一蓄积区16与半导体基板10的上表面21之间的整个区域。
该截面处的边界部90的边界台面部60-1未设置发射区12。其他结构与晶体管部70的台面部60相同。换言之，在边界台面部60-1设置有接触区15、基区14、第一蓄积区16、第二蓄积区17和中间区域62。边界台面部60-1处的接触区15与夹着边界台面部60-1的2个沟槽部这两方邻接。
通过设置第一蓄积区16和第二蓄积区17，能够提高载流子注入促进效应(IE效应)，降低导通电压。另外，通过与沟槽部分离地配置第一蓄积区16，能够降低二极管部80的反向恢复时等的瞬态的集电极-栅极间电容。
通过以覆盖第一蓄积区16和沟槽部之间的间隙的方式配置第二蓄积区17，能够抑制在与沟槽部邻接的区域中载流子被过度抽出。因此，能够降低集电极-栅极间电容，并且能够维持IE效应。此外，通过在第二蓄积区17设置第一开口部61，能够在半导体装置100的导通时等在与沟槽部邻接的区域蓄积载流子，能够在关断时等介由第一开口部61抽出载流子。因此，能够维持IE效应，并且能够降低关断损耗。应予说明，在二极管部80和边界部90中的至少一方可以不设置第一蓄积区16和第二蓄积区17中的至少一个。
在晶体管部70、二极管部80和边界部90中，分别在漂移区18的下侧形成N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层发挥功能。
在晶体管部70中，在缓冲区20的下侧形成P+型的集电区22。在二极管部80中，在缓冲区20的下侧形成N+型的阴极区82。在边界部90中，在缓冲区20的下侧可以形成集电区22，也可以形成阴极区82。在本例的边界部90形成有集电区22。
作为一个例子，二极管部80是在与半导体基板10的下表面23垂直的方向上与阴极区82重叠的区域。另外，晶体管部70是在与半导体基板10的下表面23垂直的方向上与集电区22重叠的区域中的、包含发射区12和接触区15的预定的单位构成规则地配置的区域。边界部90是在台面部60的上表面未形成发射区12，且在台面部60的上表面的大部分(例如，台面部60的上表面的一半以上)形成有接触区15的区域。
在半导体基板10的上表面21形成有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21贯穿基区14而到达漂移区18。在设置有发射区12、接触区15、第一蓄积区16、第二蓄积区17和中间区域62中的至少一个的区域中，各沟槽部还可以贯穿这些区域而到达漂移区18。沟槽部贯穿掺杂区域不限于以在形成掺杂区域之后再形成沟槽部的顺序制造。在形成沟槽部之后与沟槽部邻接地形成掺杂区域也被包含在沟槽部贯穿掺杂区域之中。
栅极沟槽部40具有形成于半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42靠近内侧的位置。换言之，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44包括在深度方向上隔着栅极绝缘膜42至少与邻接的基区14对置的区域。该截面处的栅极沟槽部40在半导体基板10的上表面被层间绝缘膜38覆盖。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成由电子的反转层形成的沟道。
虚设沟槽部30在该截面可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成于半导体基板10的上表面侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成于虚设沟槽的内部，且形成于比虚设绝缘膜32靠近内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。该截面处的虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸的曲面状(截面处为曲线状)。
图4是台面部60的YZ截面的放大图。在图4中示出晶体管部70处的台面部60。在本例中第一沟槽部为栅极沟槽部40-1，第二沟槽部为栅极沟槽部40-2。
第一蓄积区16在其与栅极沟槽部40-1之间具有第一间隙63。第一蓄积区16在其与栅极沟槽部40-2之间具有第二间隙64。在第一间隙63和第二间隙64可以形成基区14。介由第一间隙63和第二间隙64将基区14与中间区域62连接。
第二蓄积区17在半导体基板10的深度方向上与第一间隙63和第二间隙64这两方重叠地配置。本例的第二蓄积区17以与栅极沟槽部40-1和栅极沟槽部40-2这两方接触的方式设置。第二蓄积区17以至少覆盖整个第一间隙63和第二间隙64的方式配置。
第一开口部61在半导体基板10的深度方向上设置在与第一间隙63和第二间隙64这两方不重叠的位置。本例的第一开口部61以开口内包含台面部60的台面宽度方向(即，将2个沟槽部连结的方向。在本例中为Y轴方向)上的中央的方式配置。由此，能够使第一开口部61与栅极沟槽部40之间的距离最大化，抑制蓄积于栅极沟槽部40的附近的载流子介由第一开口部61被抽出。因此，能够降低半导体装置100的导通电压。
在台面宽度方向上，优选第一开口部61的宽度L2比第二蓄积区17的宽度(M-L2)小。应予说明，将台面部60的台面宽度方向上的宽度记为M。与第二蓄积区17相比，如果第一开口部61的宽度L2增大，则蓄积于栅极沟槽部40的附近的载流子容易从第一开口部61被抽出。因此，导通电压会上升。第一开口部61的宽度L2可以为第二蓄积区17的宽度(M-L2)的一半以下，也可以为1/4以下，还可以为1/10以下。另外，第一开口部61的宽度L2可以为1μm以下，也可以为0.5μm以下，还可以为0.3μm以下。
中间区域62在半导体基板10的深度方向上可以与第一开口部61重叠地配置。换言之，可以以从半导体基板10的下表面23侧向Z轴方向看第一开口部61时，可看见中间区域62的一部分区域的方式配置中间区域62。由此，在关断时等，容易从第一开口部61抽出载流子。如图4所示，中间区域62还可以设置于第一开口部61的内部。
另外，在将第一间隙63的宽度记为L1时，优选满足下式。
0＜L1/M≤0.1
第二间隙64的宽度可以与第一间隙63的宽度相同。为了降低栅极-集电极间电容，使第一蓄积区16与栅极沟槽部40稍微分离即可。另外，如果增大第一间隙63的宽度L1，则栅极沟槽部40的附近处的载流子蓄积效果会降低。L1/M的上限可以为0.05，也可以为0.025。L1/M的下限可以为0.01，也可以为0.02。作为一个例子，台面部60的台面宽度M可以为1μm以上且10μm以下的程度。第一间隙63的宽度L1可以为0.5μm以下，也可以为0.3μm以下，还可以为0.1μm以下。
另外，第一间隙63的宽度与第一开口部61的宽度L2可以满足L1＜L2的关系。如果第一开口部61的宽度L2过小，则载流子的抽出效率会降低。宽度L2可以为宽度L1的1.2倍以上，也可以为1.5倍以上。但是，也可以是L2＜L1。
将台面宽度方向上第一间隙63与第一开口部61之间的距离记为L3。换言之，距离L3是从第一间隙63的第一开口部61侧的端部开始到第一开口部61的第一间隙63侧的端部为止的在Y轴上的距离。在本例中，距离L3是第二蓄积区17的与第一蓄积区16重叠的宽度。距离L3和台面宽度M可以满足0.9×M/2≤L3。由此，能够抑制将第一开口部61配置于台面部60的大致中心而蓄积于栅极沟槽部40的附近的载流子介由第一开口部61被抽出。
将与半导体基板10的上表面21垂直的深度方向上的中间区域62的厚度记为T1，将设置于发射区12的下侧的基区14的厚度记为T2，将第一蓄积区16的厚度记为T3，将第二蓄积区17的厚度记为T4。第一开口部61的宽度L2可以比中间区域62的厚度T1大。宽度L2可以为厚度T1的2倍以上，也可以为3倍以上。由于中间区域62在XY面形成于几乎整个台面部60，所以即使Z轴方向上的厚度小，也能够使载流子通过。另一方面，如果过度减小第一开口部61的宽度L2，则无法有效地从漂移区18抽出载流子。
基区14的厚度T2可以比中间区域62的厚度T1大。基区14的厚度T2是指在深度方向上被发射区12与第一蓄积区16所夹的区域的厚度。如果使基区14过于薄，则沟道长度变短，因各掺杂区域的位置偏差而导致阈值电压的变化会变大。厚度T2可以为厚度T1的2倍以上，也可以为3倍以上。
第一蓄积区16的厚度T3可以比中间区域62的厚度T1大。厚度T3可以为厚度T1的2倍以上，也可以为4倍以上。第二蓄积区17的厚度T4可以比中间区域62的厚度T1大。厚度T4可以为厚度T1的3倍以上，也可以为5倍以上。应予说明，可以将成为漂移区18的掺杂浓度的2倍的位置作为第二蓄积区17与漂移区18的边界。通过增大各个蓄积区的厚度，从而能够提高载流子的蓄积效果。第二蓄积区17的厚度T4可以比第一蓄积区16的厚度T3大。由此，能够有效地在沟槽部的下端附近蓄积载流子。
将在与半导体基板10的上表面21垂直的深度方向上从半导体基板10的上表面21到第一蓄积区16的下端为止的距离记为D3，将从第一蓄积区16的下端到第二蓄积区17的下端为止的距离记为D2，将从第二蓄积区17的下端到栅极沟槽部40的下端为止的距离记为D1。距离D1可以比距离D2与距离D3之和大。如果距离D1变小，则蓄积于栅极沟槽部40的下端附近的载流子容易介由第一开口部61被抽出，导通电压会上升。距离D1可以为距离D2+D3的1.2倍以上，也可以为1.5倍以上。距离D3可以比距离D2大。距离D3可以为距离D2的1.5倍以上，也可以为2倍以上。
应予说明，本例的晶体管部70在栅极沟槽部40之间不设置虚设沟槽部30。换言之，多个栅极沟槽部40以不隔着虚设沟槽部30的方式在Y轴方向上连续地排列。
通常，通过交替地排列1个以上的栅极沟槽部40和1个以上的虚设沟槽部30，从而能够产生载流子蓄积效果。通过使虚设沟槽部30与栅极沟槽部40的比率变化，从而能够调整开关速度等半导体装置100的特性。另外，在Y轴方向上延长耗尽层而能够提高半导体装置100的耐压。
对此，在半导体装置100中，通过设置第一蓄积区16和第二蓄积区17，从而能够产生载流子蓄积效果。另外，通过改变第一开口部61的宽度或个数，从而能够调整开关速度等半导体装置100的特性。另外，由于在第一开口部61的附近设置由中间区域62和漂移区18形成的PN结，所以能够从第一开口部61扩展耗尽层。因此，能够与虚设沟槽部30同样地沿Y轴方向延伸耗尽层。
换言之，即使在栅极沟槽部40之间不设置虚设沟槽部30，也产生与设置虚设沟槽部30的情况同样的效果。并且，由于在栅极沟槽部40之间可以不设置虚设沟槽部30，所以能够降低进行虚设沟槽部30的虚设绝缘膜32是否具有预定的特性等试验的筛选试验的工时。
在图4的例子中，第二蓄积区17的一部分区域设置在与基区14相同的深度位置，另一部分区域设置在与漂移区18相同的深度位置。在另一例中，第二蓄积区17也可以整体设置在与漂移区18相同的深度位置。
另外，第一蓄积区16在Z轴方向上可以形成在与第一开口部61重叠的范围内。换言之，第一蓄积区16的Y轴方向上的两端可以设置在与第一开口部61重叠的位置。此时，中间区域62可以配置在第一蓄积区16与第一开口部61之间。
另外，第一蓄积区16可以与相邻的2个栅极沟槽部40中的至少一个栅极沟槽部40接触。换言之，在第一蓄积区16与至少一个栅极沟槽部40之间可以设置第一间隙63。
另外，第一间隙63的至少一部分区域与第一开口部61的至少一部分区域在Z轴方向上可以设置于重叠的位置。第一间隙63和第一开口部61中的任一方整体可以以与另一方重叠的方式设置。此时，第一间隙63和第一开口部61这两方可以与栅极沟槽部40接触，第一间隙63和第一开口部61这两方也可以不与栅极沟槽部40接触，还可以是第一间隙63和第一开口部61中仅有任一方与栅极沟槽部40接触。
图5是台面部60的YZ截面的另一例的放大图。在图4中示出晶体管部70处的台面部60。本例的栅极沟槽部40具有上侧部分46和下侧部分47。
如图1和图2所示，栅极沟槽部40以沿着预先确定的延伸方向(X轴方向)延伸的方式设置在半导体基板10的上表面21。上侧部分46是在与延伸方向垂直的截面(YZ面)上侧壁呈直线状形成的部分。应予说明，在上侧部分46中与半导体基板10的上表面21邻接的部分中，侧壁可以不是直线状。下侧部分47是设置于上侧部分46的下侧且侧壁呈曲线状形成的部分。下侧部分47包括栅极沟槽部40的下端。下侧部分47的上端(与上侧部分46的边界)是侧壁的斜率从上侧部分46的侧壁的斜率开始变化的点。
将在YZ截面使下侧部分47处的侧壁的上端与中间区域62不通过第二蓄积区17地连结的最短路径65的距离记为X。距离X可以比台面部60的宽度M的一半大(即，可以满足M/2＜X)。通过增大从栅极沟槽部40的下端附近到中间区域62为止的距离X，从而能够抑制蓄积于栅极沟槽部40的下端附近的载流子介由中间区域62被抽出。距离X可以比台面宽度M的一半的1.2倍大，也可以比1.4倍大。
另外，在下侧部分47的上端不明确的情况下，可以将连结栅极沟槽部40的下端与中间区域62的最短路径的距离记为X。栅极沟槽部40的下端是在栅极沟槽部40位于最下侧的点。栅极沟槽部40的下端在Y轴方向上可以配置于栅极沟槽部40的中央。
本例的中间区域62以穿过第一开口部61并相对于第二蓄积区17向下侧突出的方式设置。此时，载流子的抽出变得容易。中间区域62的相对于第二蓄积区17向下侧突出的部分的深度方向上的长度可以比中间区域62的厚度T1小，也可以比中间区域62的厚度T1大。可以根据中间区域62的突出长度来调整载流子的抽出效率和导通电压。
图6是台面部60的YZ截面的另一例的放大图。本例的台面部60的中间区域62的配置与图4或图5所示的台面部60不同。其他结构可以与图4或图5所示的台面部60相同。
本例的中间区域62在半导体基板10的深度方向上以与第一开口部61不重叠的方式配置。换言之，第一开口部61的端部66在第一蓄积区16与第二蓄积区17之间配置于比第二蓄积区17的端部67靠近外侧的位置。外侧是指更靠近邻接的栅极沟槽部40的一侧。
此时，从半导体基板10的下表面23侧看，中间区域62没有露出。因此，能够抑制蓄积于栅极沟槽部40的下端附近的载流子介由中间区域62被抽出。在本例中，在第一开口部61的整个内部形成有漂移区18。漂移区18也可以形成在第一蓄积区16与第二蓄积区17之间。
在本例中，将栅极沟槽部40的下侧部分47的上端与中间区域62连结的最短路径具有：将下侧部分47的上端与第一开口部61的端部67连结的部分91、沿着端部67绕过第二蓄积区17的部分92和将端部67与中间区域62连结的部分93。
图7是台面部60的YZ截面的另一例的放大图。本例的台面部60的第一蓄积区16的形状与图4～图6所示的台面部60不同。其他结构可以与图4～图6所示的任一台面部60相同。
本例的第一蓄积区16在半导体基板10的深度方向上具有与第一开口部61重叠的第二开口部68。第二开口部68贯穿第一蓄积区16。在第二开口部68的内部形成有导电型与基区14相同的区域。通过这样的结构，从而能够在半导体装置100的关断时等通过第一开口部61和第二开口部68抽出空穴等载流子。第一开口部61和第二开口部68在半导体装置100的深度方向上可以形成在与接触区15重叠的区域。
在Y轴方向上，第二开口部68的宽度可以与第一开口部61的宽度相同，也可以比第一开口部61的宽度大，还可以比第一开口部61的宽度小。另外，在X轴方向上，第二开口部68的长度可以与第一开口部61的长度相同，也可以比第一开口部61的长度大，还可以比第一开口部61的长度小。
图8是表示图1的a-a截面处的半导体装置100的结构的另一例的图。本例的半导体装置100的第一开口部61的形状与图1～图7中说明的半导体装置100不同。其他结构可以与图1～图7中说明的任一半导体装置100相同。
在本例中，边界台面部60-1中的第一开口部61的在Y轴方向上的宽度Y2比晶体管部70中任一个台面部60中的第一开口部61的宽度Y1大。边界台面部60-1中的第一开口部61的Y轴方向上的宽度Y2可以比晶体管部70中任一个台面部60中的第一开口部61的宽度Y1大。由此，能够在晶体管部70与二极管部80的边界处有效地抽出空穴等载流子。因此，能够抑制在晶体管部70和二极管部80中一方的载流子对另一方造成影响。
另外，二极管部80中的第一开口部61的在Y轴方向上的宽度Y3可以比晶体管部70的台面部60中的第一开口部61的宽度Y1大。二极管部80中的第一开口部61的宽度Y3可以比与晶体管部70分离的台面部60大。另外，二极管部80中的至少一部分台面部60的第一开口部61的宽度Y3可以比边界台面部60-1中的第一开口部61的宽度Y2大。通过这样的结构，能够在二极管部80中抑制因第二蓄积区17造成的空穴等载流子的移动受到阻碍。
图9是表示半导体装置100的上表面的另一例的图。在本例中，在被晶体管部70的各个台面部60的基区14-e所夹的区域中，接触区15与发射区12沿着X轴方向交替地配置。在Y轴方向上，接触区15和发射区12的宽度与台面部60的宽度相等。换言之，接触区15和发射区12在各个台面部60中以与隔着台面部60的2个沟槽部这两方邻接的方式形成。其他结构与图1和图2所示的半导体装置100相同。
图10是表示图9中的a-a截面的图。本例的a-a截面是穿过晶体管部70的发射区12的YZ面。本例的a-a截面与图1～图8所示的半导体装置100的不同之处在于，在晶体管部70的台面部60中，发射区12以与2个沟槽部邻接的方式配置。其他结构与图1～图8所示的任一方式的半导体装置100相同。通过这样的结构，也能够容易地兼顾导通电压的降低和关断损耗的降低。
图11是表示图9中的a-a截面的另一例的图。本例的半导体装置100除了具备图1～图10中说明的任一半导体装置100的构成以外，还具备浮置区84。浮置区84在二极管部80中形成于阴极区82的上方。
浮置区84是处于电浮置状态的第二导电型(在本例中为P+型)的区域。电浮置状态是指与集电极24和发射极52中的任一个均不接触的状态。通过设置浮置区84，从而能够抑制来自阴极区82的电子的注入。由此，即使在半导体基板10的下表面侧不形成寿命抑制剂，也能够调整半导体基板10的深度方向上的载流子分布。因此，能够降低半导体装置100的制造成本，另外，能够降低由寿命抑制剂引起的漏电流。
应予说明，浮置区84以部分覆盖阴极区82的方式形成。在浮置区84可以不设置第三开口部85。换言之，阴极区82的一部分未被浮置区84覆盖。由此，即使设置浮置区84，二极管部80也能够进行二极管动作。为了抑制电子的注入，浮置区84可以以覆盖比阴极区82的上表面的一半大的范围的方式形成。
应予说明，浮置区84可以不配置在与第一开口部61重叠的位置。换言之，可以配置在第三开口部85与第一开口部61重叠的位置。此时，在第一开口部61的正下方，从阴极区82注入电子。
图12是表示图9中的a-a截面的另一例的图。本例的半导体装置100相对于图11所示的半导体装置100，浮置区84的配置不同。其他结构与图11所示的半导体装置100相同。
本例的浮置区84配置在与第一开口部61重叠的位置。换言之，以第三开口部85与第一开口部61不重叠的方式配置浮置区84。此时，在与第一开口部61在Y轴方向上错离的位置处，从阴极区82注入电子。
图13是台面部60的YZ截面的另一例的放大图。本例的台面部60的栅极沟槽部40的结构与图1～图12所示的任一半导体装置100的栅极沟槽部40不同。其他结构可以与图1～图12所示的任一半导体装置100相同。
本例的栅极沟槽部40具有栅极绝缘膜42薄的薄膜部72和栅极绝缘膜42比薄膜部72厚的厚膜部74。栅极绝缘膜42的厚度可以使用Y轴方向上的厚度。通过设置厚膜部74，从而能够提高栅极沟槽部40的下端处的栅极沟槽部40的耐压。
在本例中，由于空穴沿着中间区域62向Y轴方向移动，所以电子电流容易被空穴吸引而向台面部60的中央侧扩展。此时，在P型区域中电子电流流通的路径长度变长，导通电压上升。在本例中，优选第一蓄积区16和中间区域62与薄膜部72对置地配置。在薄膜部72中，由于电子被栅极导电部44强烈地吸引，所以电子电流容易沿着栅极沟槽部40流动。第二蓄积区17可以与薄膜部72对置地配置，也可以与厚膜部74对置地配置，还可以跨越薄膜部72和厚膜部74这两方来配置。
图14是表示半导体装置100中的a-a截面的另一例的图。本例的半导体装置100的二极管部80的结构与图1～图13中说明的半导体装置100不同。晶体管部70和边界部90可以与图1～图13中说明的任一方式的晶体管部70和边界部90相同。图14的例子中的晶体管部70和边界部90与图10所示的晶体管部70和边界部90相同。
本例的二极管部80相对于图10所示的二极管部80，第二蓄积区17的结构不同。其他结构可以与图10所示的二极管部80相同。在本例的二极管部80的第二蓄积区17中，沿着Y轴方向(台面宽度方向)配置的每一个第一开口部61的台面部60的个数比在晶体管部70中沿着Y轴方向配置的每一个第一开口部61的台面部60的个数多。在本例中，在晶体管部70的各台面部60设置有一个第一开口部61，在二极管部80的各台面部60沿着Y轴方向设置有多个第一开口部61。
二极管部80的各台面部60中的任一第一开口部61可以配置在与晶体管部70的各台面部60中的第一开口部61对应的位置。对应的位置是指台面部60内的Y轴方向的位置相同。在本例中，晶体管部70的各台面部60的第一开口部61配置于各台面部60的Y轴方向的中央，二极管部80的各台面部60中的任一个第一开口部61也配置于各台面部60的Y轴方向的中央。边界台面部60-1中的第一开口部61的配置可以与晶体管部70的台面部60相同，也可以与二极管部80的台面部60相同，还可以与晶体管部70和二极管部80不同。
通过相对减少晶体管部70的第二蓄积区17中的第一开口部61的个数，能够维持导通时的载流子的蓄积效果。另外，通过在二极管部80的第二蓄积区17设置更多的第一开口部61，从而能够增加从阳极侧的载流子的注入量，减小二极管部80的正向电压。另外，能够在关断时等容易地抽出载流子。另外，通过在二极管部80的第二蓄积区17分散地设置第一开口部61，从而能够在Y轴方向上分散地配置PN结，能够分散地设置耗尽层扩展的起点。因此，能够提高半导体装置100的耐压。
二极管部80中的各个第一开口部61的Y轴方向上的宽度可以与晶体管部70中的第一开口部61的Y轴方向的宽度相同，也可以不同。另外，二极管部80中的各个第一开口部61的宽度可以彼此相同，也可以不同。
另外，二极管部80的各台面部60中的第一开口部61的Y轴方向上的个数可以彼此相同，也可以不同。作为一个例子，越是Y轴方向上的与晶体管部70的距离大的台面部60，其第一开口部61的个数可以越少。
本例的二极管部80还具有浮置区84。浮置区84在与边界台面部60-1的边界处可以露出阴极区82。浮置区84可以以在Z轴方向上与二极管部80的第一开口部61重叠的方式设置。本例的浮置区84在虚设沟槽部30的下方具有第三开口部85，在其他位置不具有第三开口部85。在图14的例子中，浮置区84遍及一个台面部60地设置，但是浮置区84也可以沿着Y轴方向遍及多个台面部60连续地设置。
在二极管部80中，与沟槽部不接触的第二蓄积区17的Y轴方向上的宽度La可以比第一开口部61的宽度Lb长。此时，能够减少从二极管部的阳极侧的载流子的注入量而减小二极管部80的反向恢复损耗。
在二极管部80中，与沟槽部不接触的第二蓄积区17的Y轴方向上的宽度La可以比第一开口部61的宽度Lb短。此时，能够分散且广泛地在Y轴方向上配置漂移区18与基区14的PN结，能够广泛地设置耗尽层扩展的起点。因此，能够提高半导体装置100的耐压。
在最接近边界部90的邻接的浮置区84中，从边界部90侧的端部的位置起算到在将该端部投影于半导体基板10的上表面21而成的台面部60内部，与虚设沟槽部30接触的第二蓄积区17的Y轴方向端部为止的长度Wa可以为5μm以下。由此，保证反向恢复时的空穴的注入，抑制浪涌电压。
图15是表示半导体装置100中的a-a截面的另一例的图。本例的半导体装置100的二极管部80的结构与图14中说明的半导体装置100不同。晶体管部70和边界部90可以与图14中说明的任一方式的晶体管部70和边界部90相同。
本例的二极管部80相对于图14所示的二极管部80，浮置区84的结构不同。其他结构可以与图14所示的二极管部80相同。浮置区84的至少一个第三开口部85配置于在Z轴方向上与设置于二极管部80的第二蓄积区17的任一个第一开口部61重叠的位置。
在图15的例子中，浮置区84具有与配置于台面部60的Y轴方向的中央的第一开口部61-1重叠的第三开口部85。在另一例中，浮置区84可以以与台面部60的各个第一开口部61重叠的方式在一个台面部60内在Y轴方向上离散地具有多个第三开口部85。通过重叠地配置第一开口部61与第三开口部85，从而能够促进载流子的注入。
图16是说明图14所示的半导体装置100的动作例的图。图16表示对二极管部80施加正向偏压的状态。另外，在图16中，用实线的箭头表示空穴(hole)的注入，用虚线的箭头表示电子的注入。
在本例中，由于在二极管部80设置有多个第一开口部61，所以在正向偏置时，能够增加从阳极侧的空穴的注入量。因此，能够减小二极管部80的正向偏压。
图17是说明图14所示的半导体装置100的动作例的图。图17示出二极管部80反向恢复的状态。在本例中，由于在二极管部80设置有多个第一开口部61，所以在反向恢复时能够增加从阳极侧的空穴的抽出量。因此，能够缩短二极管部80的反向恢复时间。
在反向恢复时，浮置区84与阴极区82的pn结成为反向偏置状态，产生因雪崩击穿而引起的雪崩电流。因此，空穴从该pn结向缓冲区20、漂移区18流动，电子从该pn结向阴极区82流动。
应予说明，边界部90和二极管部80的边界处的第三开口部85的Y轴方向的宽度可以为5μm以下。由此，能够抑制电子被急剧地抽出而减小反向恢复时的浪涌电流。
图18是表示半导体装置100中的a-a截面的另一例的图。本例的半导体装置100的二极管部80的结构与图15中说明的半导体装置100不同。晶体管部70和边界部90可以与图15中说明的任一方式的晶体管部70和边界部90相同。
本例的二极管部80相对于图15所示的二极管部80，浮置区84的结构不同。其他结构可以与图15所示的二极管部80相同。本例的浮置区84以与台面部60的各个第一开口部61重叠的方式在Y轴方向上离散地具有多个第三开口部85。由此，能够促进正向偏置时的载流子的注入而进一步减小正向电压。对应的第一开口部61和第三开口部85可以局部重叠地配置，也可以整体重叠地配置。
图19是表示半导体装置100的上表面的另一例的图。本例的半导体装置100的二极管部80的结构与图1～图18中说明的任一方式的半导体装置100不同。其他结构可以与图1～图18中说明的任一方式的半导体装置100相同。在图19所示的例子中，二极管部80以外的结构与图9所示的半导体装置100相同。
在本例的二极管部80的各台面部60中的半导体基板10的上表面，沿着与台面宽度方向垂直的方向(X轴方向)交替地配置有P+型的接触区15和空穴的迁移率比接触区15的空穴的迁移率小的调整区19。调整区19可以是掺杂浓度比接触区15的掺杂浓度低的P型的区域。调整区19的掺杂浓度可以与基区14相同，也可以不同。在另一例中，调整区19可以是N型的区域。调整区19的掺杂浓度可以与发射区12相同，也可以不同。
通过在二极管部80设置接触区15，从而能够增加载流子向二极管部80的漂移区18的注入量而减小二极管部80的正向电压Vf。特别是，能够减小大电流动作时的正向电压Vf。然而，如果增大接触区15的面积，则反向恢复动作时流通的反向电流的峰值Irp会变大。通过调整形成于二极管部80的台面部60的上表面的接触区15与调整区19的面积比，从而能够调整二极管部80的正向电压Vf和反向电流的峰值Irp。
作为一个例子，二极管部80中的接触区15相对于晶体管部70中的接触区15，可以以在X轴方向上相同的位置和宽度设置。调整区19相对于晶体管部70的发射区12，可以以在X轴方向上相同的位置和宽度设置。这些位置和宽度可以是半导体基板10的上表面的位置和宽度。
在另一例中，二极管部80中的接触区15相对于晶体管部70中的接触区15，X轴方向上的位置和宽度中的至少一方可以不同。调整区19相对于晶体管部70的发射区12，X轴方向上的位置和宽度中的至少一方可以不同。通过调整这些位置和宽度，从而能够调整二极管部80的正向电压Vf和反向电流的峰值Irp。
在图19中，示出了接触区15和调整区19沿着X轴方向交替地配置的例子，但是接触区15和调整区19的配置不限于图19的例子。可以以各个接触区15能够介由接触孔54而与发射极52连接为条件，来改变接触区15和调整区19的配置。
图20是放大地示出图19所示的半导体装置100的晶体管部70、二极管部80和边界部90处的台面部60的上表面的俯视图。在本例中，用圆点对设置有第二蓄积区17的区域标注阴影。另外，省略接触孔54的阴影。
在各个台面部60中，与图2所示的例子同样地，第一蓄积区16、第二蓄积区17、第一间隙和第一开口部61沿着X轴方向配置成条纹状。然而，在二极管部80的台面部60中，多个第一开口部61沿着Y轴方向排列。应予说明，第一蓄积区16和第二蓄积区17的X轴方向上的端部可以配置在比接触孔54的端部靠近基区14-e侧(X轴负侧)的位置，也可以与图2的例子同样地配置在相对于接触孔54的端部与基区14-e相反侧(X轴正侧)的位置。
图21是表示图20所示的二极管部80的台面部60中的b-b截面的一个例子的图。如上所述，在第二蓄积区17设置有多个第一开口部61。
在本例中，多个第一开口部61中的最接近虚设沟槽部30的第一开口部61-1与虚设沟槽部30分离地设置。第一开口部61-1可以以在Z轴方向上与第一间隙63、64不重叠的方式设置。第一开口部61-1与虚设沟槽部30的在Y轴方向上的距离可以为第一间隙63的Y轴方向上的宽度的2倍以上，也可以为3倍以上。
应予说明，从接触区15注入到基区14的空穴与通过第一蓄积区16相比更容易通过第一间隙63、64。通过第一间隙63、64的大部分空穴介由最接近虚设沟槽部30的第一开口部61-1注入到漂移区18。因此，通过离虚设沟槽部30最远的第一开口部61-2的空穴比通过第一开口部61-1的空穴少。
然而，通过设置第一开口部61-2，从而能够在Y轴方向上分散地配置耗尽层扩展的PN结。因此，能够提高二极管部80的耐压。应予说明，由于第一开口部61-2的空穴的通过量比较少，所以Y轴方向的宽度也可以小。即使Y轴方向的宽度小，也能够作为耗尽层扩展的起点发挥功能。另一方面，为了有效地使空穴通过，优选第一开口部61-1具有一定程度的宽度。最接近虚设沟槽部30的第一开口部61-1的Y轴方向上的宽度L4可以比最远离虚设沟槽部30的第一开口部61-2的Y轴方向上的宽度L5大。宽度L4可以为宽度L5的1.2倍以上，也可以为1.5倍以上，还可以为2倍以上。
图22是表示二极管部80的台面部60的上表面处的第一开口部61的配置例的图。在图20所示的例子中，二极管部80的台面部60中的各个第一开口部61在X轴方向上连续地形成。在本例中，在二极管部80的台面部60中，最接近虚设沟槽部30的第一开口部61-1在X轴方向上离散地配置。第一开口部61-2可以沿着X轴方向连续地设置成条纹状。第一开口部61-2在X轴方向上可以形成得比第一开口部61-1长。第一开口部61-2可以连续地形成于在台面部60上配置于X轴方向的两端的2个接触区15之间。
第一开口部61-1在俯视时可以设置在与接触区15重叠的区域。第一开口部61-1可以整体设置在与接触区15重叠的区域，也可以是局部区域设置在与调整区19重叠的区域。换言之，第一开口部61-1的X轴方向的长度可以比接触区15的X轴方向的长度小，也可以为接触区15的X轴方向的长度以上。
通过离散地设置第一开口部61-1，从而能够容易地调整第一开口部61-1的面积而调整空穴的注入量。因此，能够容易地调整二极管部80的正向电压。另外，通过沿着X轴方向连续地形成第一开口部61-2，从而能够沿着X轴方向连续地形成耗尽层扩展的起点。因此，能够提高二极管部80的耐压。
图23是表示晶体管部70、二极管部80和边界部90处的台面部60的上表面结构的另一例的图。本例的二极管部80的调整区19沿着X轴方向形成为条纹状。调整区19的形状可以与图2所示的晶体管部70的发射区12相同，也可以不同。
作为一个例子，调整区19的Y轴方向上的宽度可以与发射区12的Y轴方向上的宽度相同，也可以比发射区12的Y轴方向上的宽度窄，还可以比发射区12的Y轴方向上的宽度宽。通过调整调整区19的形状，从而能够调整接触区15的面积。
晶体管部70和边界部90的结构可以与图1～图22中说明的任一方式的半导体装置100的晶体管部70和边界部90相同。在图23的例子中的晶体管部70和边界部90中，具有与图2所示的晶体管部70和边界部90相同的结构。
图24是表示半导体装置100的b-b截面的另一例的图。本例的二极管部80的台面部60的接触区15可以沿着Y轴方向离散地设置。各个接触区15可以沿着X轴方向设置成条纹状，也可以离散地设置。各个接触区15设置于接触孔54的下方。在二极管部80的台面部60的上表面，接触区15以外的调整区可以为基区14。
在接触孔54的内部可以设置金属插塞94。金属插塞94可以由与发射极52相同的材料形成，也可以由钨形成。通过由钨形成金属插塞94，从而能够在微细的台面部60容易地形成多个金属插塞94。
在各个接触区15中，可以在与金属插塞94接触的区域形成P型的高浓度区95。高浓度区95的掺杂浓度比接触区15的掺杂浓度高。由此，能够降低接触区15与金属插塞94之间的接触电阻。
至少一个第一开口部61可以设置在与任一接触区15在Z轴方向上至少部分重叠的位置。在图24的例子中，所有的第一开口部61与任一接触区15至少部分重叠。
图25是表示半导体装置100的上表面结构的另一例的图。本例的半导体装置100相对于图1～图24中说明的半导体装置100，具备柱区26来代替虚设沟槽部30。柱区26是形成于半导体基板10的内部的P型的区域。其他结构可以与图1～图24中说明的任一方式的半导体装置100相同。在图25中示出在图1所示的半导体装置100中设置柱区26来代替虚设沟槽部30而得的构成。
柱区26沿着Y轴方向排列。本例的柱区26的Y轴方向上的间隔与图1～图24中说明的虚设沟槽部30的延伸部分29的间隔相同。在另一例中，柱区26的Y轴方向的间隔可以比栅极沟槽部40的延伸部分39的间隔大，也可以比栅极沟槽部40的延伸部分39的间隔小。柱区26的Y轴方向上的宽度可以与栅极沟槽部40的延伸部分39的宽度相同，也可以不同。
作为一个例子，柱区26的俯视时的形状是沿着X轴方向延伸的直线形状。柱区26的X轴方向上的端部可以设置于阱区11。在另一例中，柱区26的俯视的形状可以与虚设沟槽部30同样地为U字形状。
图26是表示图25中的a-a截面的一个例子的图。本例的半导体装置100的除柱区26以外的结构与图1～图24中说明的任一方式的半导体装置100相同。
柱区26从半导体基板10的上表面21形成到漂移区18。柱区26的上端可以被层间绝缘膜38覆盖。换言之，柱区26可以与发射极52不连接。
柱区26的至少一部分区域可以与基区14接触。设置于晶体管部70的柱区26在半导体基板10的上表面可以被掺杂浓度比漂移区18的掺杂浓度高的N型的高浓度区所夹。本例中的高浓度区是发射区12。设置于晶体管部70与边界部90的边界的柱区26在晶体管部70侧可以与发射区12接触，在边界部90侧可以与接触区15接触。
柱区26可以形成到与栅极沟槽部40相同的深度位置，也可以形成到比栅极沟槽部40深的位置，还可以形成到比栅极沟槽部40浅的位置。柱区26的Z轴方向的长度可以为栅极沟槽部40的Z轴方向的长度的80％以上、120％以上。然而，柱区26优选形成到比第二蓄积区17深的位置。
本例的柱区26是掺杂浓度比基区14的掺杂浓度高的P+型。柱区26的掺杂浓度的峰值可以为5.0×1017/cm3以上且1.0×1020/cm3以下。柱区26的掺杂浓度的峰值可以与接触区15的掺杂浓度的峰值相同。
通过这样的构成，能够与设置虚设沟槽部30的情况同样地降低晶体管部70的导通电压。另外，通过调整栅极沟槽部40与柱区26的比例，从而也能够调整开关速度。另外，由于没有虚设沟槽部30，所以可以不进行虚设沟槽部30的绝缘膜等的筛选试验。因此，能够降低试验的成本。
另外，由于在半导体基板10可以不形成虚设沟槽部30的筛选用的布线和焊盘，所以能够扩大半导体基板10中的晶体管部70、二极管部80等元件区域。另外，通过用发射区12等高浓度的N型区域夹着柱区26，从而能够增加柱区26相对于空穴的阻抗，能够抑制空穴的抽出。
图27是表示晶体管部70的台面部60和柱区26的Z轴方向上的掺杂浓度分布的一个例子的图。在本例中，在第一蓄积区16与柱区26之间设置有第一间隙63、64。
在图27中示出穿过Y轴方向上的柱区26的中央的截面c-c处的掺杂浓度分布。柱区26的Z轴方向上的掺杂浓度分布可以具有多个峰。在图26的例子中，对于掺杂浓度分布而言，在深度位置Z0、Z2和Z4处具有峰。柱区26可以通过向不同的深度位置注入P型杂质并进行热处理而形成。由此，能够容易地在深度方向形成长的柱区26。
柱区26的掺杂浓度分布成为极小值的深度位置Z1、Z3可以与发射区12、第一蓄积区16和第二蓄积区17均不重叠。换言之，深度位置Z1、Z3均未包含在从高浓度的N型区域的上端到下端为止的深度位置的范围。
掺杂浓度分布成为峰值的深度位置Z0、Z2、Z4中的至少一个可以设置在与发射区12、第一蓄积区16和第二蓄积区17重叠的位置。换言之，深度位置Z0、Z2、Z4中的至少一个包含在从高浓度的N型区域的上端到下端为止的深度位置的范围。
在柱区26中，通过以不与高浓度的N型区域对置的方式配置掺杂浓度低的区域，从而能够抑制N型杂质扩散到柱区26内。因此，能够将柱区26的Y轴方向上的宽度维持在一定以上。
可以在与发射区12对置的位置配置柱区26的掺杂浓度的最大值。可以在柱区26的上端设置掺杂浓度比其他区域的掺杂浓度高的高浓度区27。柱区26可以不与第一蓄积区16和第二蓄积区17接触。此时，在柱区26与各蓄积区之间设置基区14。与半导体基板10的上表面的距离越大，柱区26的掺杂浓度的峰值可以越小。在另一例中，柱区26的掺杂浓度的峰值可以相同。
如图27中虚线所示的柱区26那样，可以与掺杂浓度的峰位置相对应地局部扩大柱区26的Y轴方向的宽度。另外，可以与掺杂浓度的极小的位置相对应地局部减小柱区26的Y轴方向的宽度。局部减小是指可以比掺杂浓度的峰位置的深度的宽度小。应予说明，各个柱区26可以具有如图27中虚线所示的形状。
此外，可以使第二蓄积区17和第一蓄积区16的深度与柱区26的宽度局部减小的深度大致一致。由此，能够避免较高掺杂浓度的第一或第二蓄积区与较高掺杂浓度的柱区26的峰位置形成pn结。其结果，能够抑制该pn结处的局部的电场强度的增加，能够较高地确保耐压。
图28是表示图25中的a-a截面的另一例的图。本例的半导体装置100与图26的例子的不同之处在于，柱区26的上端没有被层间绝缘膜38覆盖。其他结构可以与图26和图27中说明的任一方式的半导体装置100相同。此时，能够介由柱区26向漂移区18注入和抽出空穴。
图29是表示图25中的a-a截面的另一例的图。本例的半导体装置100与图26的例子的不同之处在于，柱区26的上端的一部分没有被层间绝缘膜38覆盖。换言之，柱区26的上端与发射极52连接。其他结构可以与图26和图27中说明的任一方式的半导体装置100相同。此时也能够介由柱区26向漂移区18注入和抽出空穴。
图30是表示半导体装置100的上表面结构的另一例的图。本例的半导体装置100相对于图25所示的半导体装置100，晶体管部70的结构不同。本例的晶体管部70的结构与图9所示的晶体管部70相同。晶体管部70以外的结构与图25～图29中说明的半导体装置100相同。
图31是表示图30中的a-a截面的一个例子的图。本例的半导体装置100相对于图26所示的半导体装置100，晶体管部70的结构不同。本例的晶体管部70的结构与图10所示的晶体管部70相同。晶体管部70以外的结构与图26中说明的半导体装置100相同。应予说明，图25～图31中说明的半导体装置100可以不具备第一蓄积区16和第二蓄积区17。
图32是表示本发明的实施方式的半导体装置200的一个例子的YZ截面的图。半导体装置200具备图1～图31中说明的晶体管部70。半导体装置200不具备二极管部80和边界部90。晶体管部70与图1～图31中说明的任一方式的晶体管部70相同。
图33是表示本发明的实施方式的半导体装置300的一个例子的YZ截面的图。半导体装置300具备图1～图31中说明的二极管部80。半导体装置300不具备晶体管部70和边界部90。二极管部80与图1～图31中说明的任一方式的二极管部80相同。
以上，使用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式记载的范围。本领域技术人员能够明确可以在上述实施方式加入各种改变或改良。根据权利要求书的记载可知加入了这样的改变或改良的方式也可以包括在本发明的技术范围内。

Claims (38)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
第一沟槽部，其从所述半导体基板的上表面设置到所述半导体基板的内部；
第二导电型的基区，其以与所述第一沟槽部邻接的方式设置在所述半导体基板的上表面与所述漂移区之间；
第一导电型的第一蓄积区，其设置在所述基区与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高；
第一导电型的第二蓄积区，其设置在比所述第一蓄积区深的位置，且掺杂浓度比所述漂移区的掺杂浓度高；
第二导电型的中间区域，其设置在所述第一蓄积区与所述第二蓄积区之间；以及
第二沟槽部，其从所述半导体基板的上表面设置到所述半导体基板的内部，且与所述第一沟槽部对置，
所述第二蓄积区具有第一开口部，所述第一开口部设置在比所述第一蓄积区深的位置，
在将所述半导体基板的内部中被所述第一沟槽部和所述第二沟槽部所夹的区域作为台面部，将连结所述第一沟槽部和所述第二沟槽部的方向作为台面宽度方向的情况下，在所述台面宽度方向上，所述第一开口部的宽度比所述第一蓄积区的宽度小，
所述第一开口部以包含所述台面部的所述台面宽度方向上的中央的方式配置。
2.根据权利要求1所述的半导体装置，其特征在于，在所述第一蓄积区与所述第一沟槽部之间具有第一间隙。
3.根据权利要求2所述的半导体装置，其特征在于，所述第二蓄积区以在所述半导体基板的深度方向上与所述第一间隙重叠的方式设置，
所述第一开口部设置在不与所述第一间隙重叠的位置。
4.根据权利要求3所述的半导体装置，其特征在于，在所述第一蓄积区与所述第二沟槽部之间具有第二间隙，
所述第二蓄积区以在所述半导体基板的深度方向上与所述第二间隙重叠的方式设置，
所述第一开口部设置在所述半导体基板的深度方向上与所述第二间隙不重叠的位置。
5.根据权利要求4所述的半导体装置，其特征在于，所述第一沟槽部为栅极沟槽部，
所述半导体装置还具备第一导电型的发射区，所述第一导电型的发射区以与所述第一沟槽部邻接的方式设置在所述半导体基板的上表面与所述基区之间，且掺杂浓度比所述漂移区的掺杂浓度高。
6.根据权利要求4所述的半导体装置，其特征在于，在所述台面宽度方向上，所述第一开口部的宽度比所述第二蓄积区的宽度小。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述中间区域在所述半导体基板的深度方向上与所述第一开口部重叠。
8.根据权利要求7所述的半导体装置，其特征在于，所述中间区域还设置在所述第一开口部的内部。
9.根据权利要求7所述的半导体装置，其特征在于，所述中间区域以穿过所述第一开口部而相对于所述第二蓄积区向下侧突出的方式设置。
10.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述中间区域以在所述半导体基板的深度方向上不与所述第一开口部重叠的方式配置。
11.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述第二蓄积区以与所述第一沟槽部和所述第二沟槽部这两方接触的方式设置，
所述第一蓄积区在与所述第一开口部重叠的区域具有第二开口部。
12.根据权利要求1或6所述的半导体装置，其特征在于，在将所述第一间隙在所述台面宽度方向上的宽度记为L1，将所述台面部在所述台面宽度方向上的宽度记为M的情况下，0＜L1/M≤0.1。
13.根据权利要求1或6所述的半导体装置，其特征在于，所述第一沟槽部以在所述半导体基板的上表面沿着预先确定的延伸方向延伸的方式设置，
所述第一沟槽部在与所述延伸方向垂直的截面上具有侧壁形成为直线状的上侧部分以及设置于所述上侧部分的下侧且侧壁形成为曲线状的下侧部分，
在与所述延伸方向垂直的截面上，将不通过所述第二蓄积区地连结所述第一沟槽部的下侧部分的上端与所述中间区域的最短路径的距离记为X，将所述台面部的宽度记为M的情况下，M/2＜X。
14.根据权利要求1或6所述的半导体装置，其特征在于，将所述第一间隙在所述台面宽度方向上的宽度记为L1，将所述第一开口部在所述台面宽度方向上的宽度记为L2的情况下，L1＜L2。
15.根据权利要求1或6所述的半导体装置，其特征在于，将所述第一间隙与所述第一开口部之间在所述台面宽度方向上的距离记为L3，将所述台面部在所述台面宽度方向上的宽度记为M的情况下，0.9×M/2≤L3。
16.根据权利要求1或6所述的半导体装置，其特征在于，所述第一开口部的在所述台面宽度方向上的宽度比所述中间区域的在与所述半导体基板的上表面垂直的深度方向上的厚度大。
17.根据权利要求5所述的半导体装置，其特征在于，在与所述半导体基板的上表面垂直的深度方向上，设置于所述发射区的下侧的所述基区的厚度比所述中间区域的厚度大。
18.根据权利要求1～6中任一项所述的半导体装置，其特征在于，在与所述半导体基板的上表面垂直的深度方向上，所述第一蓄积区的厚度比所述中间区域的厚度大。
19.根据权利要求1～6中任一项所述的半导体装置，其特征在于，在与所述半导体基板的上表面垂直的深度方向上，所述第二蓄积区的厚度比所述中间区域的厚度大。
20.根据权利要求5所述的半导体装置，其特征在于，所述半导体基板包括含有所述栅极沟槽部的晶体管部和形成有二极管的二极管部，
所述二极管部具有多个从所述半导体基板的上表面设置到所述半导体基板的内部的虚设沟槽部，
将所述二极管部的所述半导体基板的内部的夹在所述虚设沟槽部之间的区域作为台面部的情况下，所述二极管部的所述台面部具有所述基区、所述第一蓄积区、所述第二蓄积区和所述中间区域。
21.根据权利要求20所述的半导体装置，其特征在于，所述半导体基板还具备配置于所述晶体管部与所述二极管部之间的边界台面部，
所述边界台面部具有所述基区、所述第一蓄积区、所述第二蓄积区和所述中间区域，
所述边界台面部处的所述第一开口部的宽度比所述晶体管部中的任意晶体管部的所述台面部处的所述第一开口部的宽度均大。
22.根据权利要求20或21所述的半导体装置，其特征在于，所述二极管部的所述台面部处的所述第一开口部的宽度比所述晶体管部的所述台面部处的所述第一开口部的宽度大。
23.根据权利要求20或21所述的半导体装置，其特征在于，所述半导体装置还具备：
集电极，其配置于所述半导体基板的下表面；
第二导电型的集电区，其设置于所述晶体管部的所述半导体基板的内部，且与所述集电极电连接；
第一导电型的阴极区，其设置于所述二极管部的所述半导体基板的内部，且与所述集电极电连接；以及
第二导电型的浮置区，其在所述半导体基板的内部形成于所述阴极区的上方，且不与所述集电极接触。
24.根据权利要求23所述的半导体装置，其特征在于，所述浮置区具有第三开口部，
所述第三开口部配置在与设置于所述二极管部的所述第二蓄积区的所述第一开口部重叠的位置。
25.根据权利要求20或21所述的半导体装置，其特征在于，设置于所述二极管部的所述第二蓄积区的所述第一开口部的个数比设置于所述晶体管部的所述第二蓄积区的所述第一开口部的个数多。
26.根据权利要求25所述的半导体装置，其特征在于，在将所述半导体基板的内部中被2个所述虚设沟槽部所夹的区域作为台面部，将连结2个所述虚设沟槽部的方向作为台面宽度方向的情况下，
在所述二极管部的所述第二蓄积区，沿着所述台面宽度方向配置有多个所述第一开口部。
27.根据权利要求26所述的半导体装置，其特征在于，沿着所述台面宽度方向配置于所述二极管部的所述第二蓄积区的多个所述第一开口部中的最接近所述虚设沟槽部的所述第一开口部的宽度比最远离所述虚设沟槽部的所述第一开口部的宽度大。
28.根据权利要求27所述的半导体装置，其特征在于，在所述二极管部的所述台面部处的所述半导体基板的上表面，沿着与所述台面宽度方向垂直的方向交替地配置第二导电型的接触区和空穴的迁移率比所述接触区的空穴的迁移率小的调整区，
在所述二极管部的所述第二蓄积区中沿着所述台面宽度方向配置的多个所述第一开口部中的最接近所述虚设沟槽部的所述第一开口部以与所述接触区重叠的方式沿着与所述台面宽度方向垂直的方向离散地配置。
29.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述半导体基板还具备形成有二极管的二极管部，
所述二极管部具有：
所述基区；
所述第一蓄积区；
所述第二蓄积区；
所述中间区域；以及
第二导电型的柱区，其与所述基区接触且从所述半导体基板的上表面形成到所述漂移区，且掺杂浓度比所述基区的掺杂浓度高。
30.根据权利要求29所述的半导体装置，其特征在于，在所述半导体基板的上表面，所述柱区被掺杂浓度比所述漂移区的掺杂浓度高的高浓度区所夹。
31.根据权利要求29所述的半导体装置，其特征在于，所述柱区的在所述半导体基板的深度方向上的掺杂浓度分布具有多个峰。
32.根据权利要求31所述的半导体装置，其特征在于，所述柱区的所述掺杂浓度分布成为极小值的深度位置不与所述第二蓄积区重叠。
33.根据权利要求29所述的半导体装置，其特征在于，所述柱区的掺杂浓度的峰值为5.0×1017/cm3以上且1.0×1020/cm3以下。
34.根据权利要求2～6中任一项所述的半导体装置，其特征在于，
所述第一蓄积区与所述第二蓄积区以在所述第一开口部与所述第一间隙之间重叠的方式配置。
35.根据权利要求1所述的半导体装置，其特征在于，所述第一蓄积区配置于所述第一开口部的上表面侧。
36.根据权利要求5所述的半导体装置，其特征在于，所述第一间隙的宽度小于所述发射区的宽度。
37.根据权利要求28所述的半导体装置，其特征在于，所述第一开口部的宽度小于所述接触区的宽度。
38.根据权利要求1所述的半导体装置，其特征在于，在所述第二蓄积区的上表面，存在所述第一蓄积区的一部分。
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