CN110692140B - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，其是具有晶体管部和二极管部的半导体装置，该半导体装置具备：栅极金属层，其设置于半导体基板的上表面的上方；发射电极，其设置于半导体基板的上表面的上方；第一导电型的发射区，其在晶体管部设置于半导体基板的上表面侧；栅极沟槽部，其在晶体管部设置于半导体基板的上表面侧，与栅极金属层电连接并且与发射区接触；发射极沟槽部，其在二极管部设置于半导体基板的上表面侧，并与发射电极电连接；以及虚设沟槽部，其设置于半导体基板的上表面侧，与栅极金属层电连接并且不与发射区接触。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知有具有晶体管部和二极管部的半导体装置(例如，参照专利文献1)。另外，已知有具有电流感测部的半导体装置(例如，参照专利文献2、专利文献3)。
专利文献1：国际公开第2015/068203号
专利文献2：日本特开2015-179705号公报
专利文献3：日本特开平10-107282号公报
发明内容
技术问题
对于半导体装置，一直寻求降低噪声的影响、缓和电流集中，而提高元件的抗破坏性。
技术方案
在本发明的第一方式中，提供一种半导体装置，其是具有晶体管部和二极管部的半导体装置，该半导体装置具备：栅极金属层，其设置于半导体基板的上表面的上方；发射电极，其设置于半导体基板的上表面的上方；第一导电型的发射区，其在晶体管部设置于半导体基板的上表面侧；栅极沟槽部，其在晶体管部设置于半导体基板的上表面侧，与栅极金属层电连接并且与发射区接触；发射极沟槽部，其在二极管部设置于半导体基板的上表面侧，并与发射电极电连接；以及虚设沟槽部，其设置于半导体基板的上表面侧，与栅极金属层电连接并且不与发射区接触。
还可以具备边界区，该边界区形成于晶体管部与二极管部邻接的区域，防止晶体管部与二极管部之间的干扰。虚设沟槽部可以配置于边界区。
虚设沟槽部还可以设置于晶体管部的非边界区或二极管部的非边界区。
半导体装置还可以具备边界区，该边界区形成于晶体管部与二极管部邻接的区域，防止晶体管部与二极管部之间的干扰。虚设沟槽部可以设置于晶体管部的非边界区或二极管部的非边界区。
晶体管部可以具有与边缘终端区邻接的边缘邻接区。虚设沟槽部可以设置于边缘邻接区。
在将栅极沟槽部的条数设为G，且将虚设沟槽部的条数设为D时，0.01＜D/(D+G)＜0.2可以成立。
栅极沟槽部、发射极沟槽部和虚设沟槽部可以沿着预先设定的排列方向排列。二极管部的排列方向上的宽度可以大于晶体管部的排列方向上的宽度。
半导体装置还可以具备：上表面寿命控制体，其在半导体基板的上表面侧，至少被导入到二极管部的非边界区；以及第一导电型的阴极区，其设置于半导体基板的下表面侧的二极管部。阴极区可以被设置为延伸到比上表面寿命控制体靠近晶体管部侧的位置。
半导体装置在晶体管部的半导体基板的上表面侧可以还具备浓度比发射区的浓度高的第一导电型的蓄积区。蓄积区可以不设置在与虚设沟槽部邻接的台面部。
半导体装置还可以具备设置于半导体基板的第一导电型的漂移区。与虚设沟槽部邻接的台面部可以具备：第二导电型的接触区，其设置于半导体基板的上表面侧；以及第二导电型的基区，其设置于漂移区与接触区之间。接触区的掺杂浓度可以比基区的掺杂浓度高。
虚设沟槽部的虚设绝缘膜的膜厚度可以比栅极沟槽部的栅极绝缘膜的膜厚度薄且比发射极沟槽部的发射极绝缘膜的膜厚度薄。
虚设沟槽部的沟槽深度可以比栅极沟槽部的沟槽深度深且比发射极沟槽部的沟槽深度深。
半导体装置可以具备电流感测部。栅极沟槽部、发射极沟槽部和虚设沟槽部中的各沟槽部可以在半导体基板的上表面侧沿着预先设定的排列方向排列。电流感测部的栅极发射极比可以大于晶体管部的栅极发射极比，该栅极发射极比是通过将包含于排列方向上的单位长度内的栅极沟槽部的条数除以发射极沟槽部的条数而得到的。
在本发明的第二方式中，提供一种具有晶体管部和电流感测部的半导体装置。半导体装置可以具备设置于半导体基板的上表面的上方的栅极布线部。半导体装置可以具备设置于半导体基板的上表面的上方的发射电极。半导体装置可以具备在半导体基板的上表面侧沿着预先设定的排列方向排列的多个沟槽部。沟槽部可以具有与栅极布线部电连接的栅极沟槽部。沟槽部可以具有与发射电极电连接的发射极沟槽部。电流感测部的栅极发射极比可以大于晶体管部的栅极发射极比，该栅极发射极比是通过将包含于排列方向上的单位长度内的栅极沟槽部的条数除以发射极沟槽部的条数而得到的。
晶体管部可以配置有栅极沟槽部和发射极沟槽部这两者。电流感测部可以配置有栅极沟槽部并且未配置发射极沟槽部。
半导体装置可以具备设置于半导体基板的第一导电型的漂移区。半导体装置可以具备设置于半导体基板的上表面侧并且掺杂浓度比漂移区的掺杂浓度高的第一导电型的发射区。半导体装置可以具备在半导体基板的内部设置于比发射区靠近下方的位置，并且掺杂浓度比漂移区的掺杂浓度高的第一导电型的蓄积区。在与半导体基板的上表面平行的面中，包含于电流感测部内的蓄积区的面积除以发射区的面积而得的面积比可以小于包含于晶体管部内的蓄积区的面积除以发射区的面积而得的面积比。
晶体管部可以设置有发射区和蓄积区这两者。电流感测部可以设置有发射区并且未设置蓄积区。
栅极布线部可以具有以从栅极布线部的上表面起贯穿到栅极布线部的下表面的方式设置的开口部。电流感测部的至少一部分可以配置在与开口部重叠的区域。
栅极布线部可以具有由金属形成的栅极金属层以及由添加有杂质的半导体形成的栅极流道。开口部可以设置于栅极流道。
半导体装置可以具备第一阱区，该第一阱区以在与半导体基板的上表面平行的面中包围晶体管部的方式设置，并且，从半导体基板的上表面设置到比沟槽部的下端深的位置。半导体装置可以具备第二阱区，该第二阱区以在与半导体基板的上表面平行的面中包围电流感测部的方式设置，并且，从半导体基板的上表面起设置到比沟槽部的下端深的位置。设置于电流感测部的发射区与第二阱区之间的排列方向上的最短距离可以大于设置于晶体管部的发射区与第一阱区之间的排列方向上的最短距离。
设置于电流感测部的发射区与第二阱区之间的在与排列方向垂直的方向上的最短距离可以大于设置于晶体管部的发射区与第一阱区之间的在与排列方向垂直的方向上的最短距离。
应予说明，上述的发明内容未列举本发明的所有特征。另外，这些特征群的子组合也能够另外成为发明。
附图说明
图1A是实施例1的半导体装置100的俯视图的一例。
图1B是实施例1的半导体装置100的a-a'截面图的一例。
图2A是实施例2的半导体装置100的俯视图的一例。
图2B是实施例2的半导体装置100的b-b'截面图的一例。
图3是半导体装置100的变形例。
图4是比较例的半导体装置500的俯视图。
图5示出半导体装置500的芯片整体图的一例。
图6示出半导体装置100的芯片整体图的一例。
图7A是示出电流密度分布的图表。
图7B是示出半导体装置100的关断波形和半导体装置500的关断波形的图表。
图8A示出全栅极的半导体装置的传导电流密度分布。
图8B示出具有发射极沟槽部E的半导体装置的传导电流密度分布。
图8C示出具有发射极沟槽部E的半导体装置的传导电流密度分布。
图8D示出具有发射极沟槽部E的半导体装置的传导电流密度分布。
图9示出实施例3的半导体装置100的构成的一例。
图10示出实施例4的半导体装置100的构成的一例。
图11示出实施例5的半导体装置100的构成的一例。
图12是实施例6的半导体装置200的俯视图的一例。
图13是示出晶体管部70的截面的一例的图。
图14是示出电流感测部210的截面的一例的图。
图15是将外侧区104-2的附近放大而得的俯视图。
图16是将开口部212的附近放大而得的俯视图。
图17是说明第二阱区218与发射极配置区216之间的距离的俯视图。
图18是说明距离X1s的图。
图19是说明距离Y1s的图。
图20是说明晶体管部70中的距离X1t的图。
图21是示出图16的区域A的另一构成例的图。
图22是说明晶体管部70中的距离Y1t的图。
符号说明
10…半导体基板，11…阱区，12…发射区，14…基区，15…接触区，16…蓄积区，18…漂移区，20…缓冲区，21…上表面，22…集电区，23…下表面，24…集电极，25…连接部，30…虚设沟槽部，31…延伸部分，32…虚设绝缘膜，33…连接部分，34…虚设导电部，38…层间绝缘膜，40…栅极沟槽部，41…延伸部分，42…栅极绝缘膜，43…连接部分，44…栅极导电部，46…栅极布线部，47…横断部，48…栅极流道，49…接触孔，50…栅极金属层，52…发射电极，54…接触孔，56…接触孔，57…势垒金属，58…钨插塞，60…发射极沟槽部，61…延伸部分，62…发射极绝缘膜，63…连接部分，64…发射极导电部，70…晶体管部，80…二极管部，81…边界区，82…阴极区，83…非边界区，84…边缘邻接区，91…第一台面部，92…第二台面部，93…第三台面部，95…上表面寿命控制体，96…下表面寿命控制体，100…半导体装置，102…边缘终端区，104…外侧区，200…半导体装置，202…电流感测焊盘，204…阳极焊盘，206…阴极焊盘，208…栅极焊盘，210…电流感测部，212…开口部，214…发射极非配置区，216…发射极配置区，218…第二阱区，220…第一阱区，500…半导体装置，570…晶体管部，580…二极管部
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。另外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，并将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，并将另一面称为下表面。“上”、“下”、“正”、“背”的方向不限于重力方向、或安装半导体装置时向基板等安装的方向。
在本说明书中，有时利用X轴、Y轴和Z轴的直角坐标轴来说明技术事项。在本说明书中，将与半导体基板的上表面平行的面设为XY面，并将半导体基板的深度方向设为Z轴。应予说明，在本说明书中，将沿Z轴方向观察半导体基板的情况称为俯视。
在各实施例中，示出了将第一导电型设为N型，并将第二导电型设为P型的示例，但是也可以将第一导电型设为P型，并将第二导电型设为N型。在此情况下，各实施例中的基板、层、区域等的导电型分别成为相反的极性。
在本说明书中，在前缀有n或者p的层或区域中，分别表示电子或空穴为多数载流子。此外，标记于n或p的+和-分别表示掺杂浓度比未标记+和-的层或区域的掺杂浓度高和低。
图1A是示出实施例1的半导体装置100的构成的一例。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。例如，半导体装置100是逆导型IGBT(RC-IGBT：Reverse Conducting IGBT)。
晶体管部70是具有发射区12和栅极沟槽部40的区域。本例的晶体管部70是将设置于半导体基板10的下表面侧的集电区投影到半导体基板10的上表面而得的区域，但不限于此。集电区具有第二导电型。作为一例，本例的集电区为P+型。晶体管部70包括IGBT等晶体管。
二极管部80包括在半导体基板10的上表面与晶体管部70邻接地设置的续流二极管(FWD：Free Wheel Diode)等二极管。本例的二极管部80是将阴极区82投影到半导体基板10的上表面而得的区域，并且是除晶体管部70以外的区域，但不限于此。
在图1A中，示出了半导体装置100的边缘侧即芯片端部周边的区域，并省略了其他区域。应予说明，在本例中，虽然为了方便起见，对X轴方向上的负侧的边缘进行说明，但半导体装置100的其他边缘也是同样的。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。
本例的半导体装置100在半导体基板10的上表面具备栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区11、发射区12、基区14和接触区15。另外，本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射电极52和栅极金属层50。
发射电极52和栅极金属层50由包括金属的材料形成。例如，发射电极52的至少一部分的区域可以由铝、铝-硅合金或铝-硅-铜合金形成。栅极金属层50的至少一部分的区域可以由铝、铝-硅合金或铝-硅-铜合金形成。发射电极52和栅极金属层50可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的势垒金属。发射电极52和栅极金属层50彼此分离地设置。
发射电极52和栅极金属层50以隔着层间绝缘膜的方式设置于半导体基板10的上方。层间绝缘膜在图1A中被省略。接触孔49、接触孔54和接触孔56贯穿地设置于层间绝缘膜。
接触孔49将栅极金属层50与栅极流道48连接。在接触孔49的内部也可以形成由钨等形成的插塞。
栅极流道48将栅极金属层50与晶体管部70的栅极沟槽部40连接。在一例中，栅极流道48在半导体基板10的上表面，连接于栅极沟槽部40内的栅极导电部和虚设沟槽部30内的虚设导电部。栅极流道48不与发射极沟槽部60内的发射极导电部连接。例如，栅极流道48由掺杂有杂质的多晶硅等形成。栅极金属层50和栅极流道48是栅极布线部的一例。
本例的栅极流道48从接触孔49的下方设置到栅极沟槽部40的前端部。在栅极流道48与半导体基板10的上表面之间，设置有氧化膜等层间绝缘膜。在栅极沟槽部40的前端部，栅极导电部在半导体基板10的上表面露出。栅极沟槽部40通过栅极导电部的该露出的部分而与栅极流道48接触。
接触孔56将发射电极52与发射极沟槽部60内的发射极导电部连接。在接触孔56的内部，也可以设置有由钨等形成的插塞。
连接部25设置在发射电极52与发射极导电部之间。连接部25是掺杂有杂质的多晶硅等具有导电性的材料。连接部25隔着氧化膜等层间绝缘膜等而设置于半导体基板10的上表面的上方。
栅极沟槽部40沿预先设定的排列方向(在本例中是Y轴方向)以预先设定的间隔进行排列。本例的栅极沟槽部40可以具有：沿与半导体基板10的上表面平行且与排列方向垂直的延伸方向(在本例中为X轴方向)延伸的两个延伸部分41、以及将两个延伸部分41连接的连接部分43。本例的栅极沟槽部40与栅极金属层50电连接。另外，栅极沟槽部40与发射区12接触。
连接部分43的至少一部分优选设置为曲线状。通过将栅极沟槽部40的两个延伸部分41的端部连接，能够缓和延伸部分41的端部处的电场集中。在栅极沟槽部40的连接部分43，栅极流道48可以与栅极导电部连接。
虚设沟槽部30与栅极沟槽部40同样地，沿预先设定的排列方向(在本例中为Y轴方向)以预先设定的间隔排列。本例的虚设沟槽部30与栅极沟槽部40同样地，可以在半导体基板10的上表面具有U字形状。即，虚设沟槽部30可以具有：沿延伸方向延伸的两个延伸部分31、以及将两个延伸部分31连接的连接部分33。虚设沟槽部30与栅极金属层50电连接。但是，与栅极沟槽部40的不同之处在于，虚设沟槽部30不与发射区12接触。例如，半导体装置100通过调整栅极沟槽部40与虚设沟槽部30之间的比例，从而能够调整栅极发射极间电容。
发射极沟槽部60与栅极沟槽部40同样地，沿预先设定的排列方向(在本例中为Y轴方向)以预先设定的间隔排列。本例的发射极沟槽部60与栅极沟槽部40同样地，可以在半导体基板10的上表面具有U字形状。即，发射极沟槽部60可以具有：沿延伸方向延伸的两个延伸部分61、以及将两个延伸部分61连接的连接部分63。发射极沟槽部60与发射电极52电连接。例如，通过在二极管部80设置发射极沟槽部60，从而使发射极沟槽部60的周围的电位难以偏移。
发射电极52设置于栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区11、发射区12、基区14和接触区15的上方。
阱区11是设置于比后述的漂移区18靠近半导体基板10的上表面侧的位置的第二导电型的区域。作为一例，阱区11是P+型。阱区11从有源区的设置有栅极金属层50侧的端部起在预先设定的范围内设置。阱区11的扩散深度可以比栅极沟槽部40、虚设沟槽部30和发射极沟槽部60的深度深。栅极沟槽部40、虚设沟槽部30和发射极沟槽部60的靠栅极金属层50侧的一部分的区域设置于阱区11。栅极沟槽部40、虚设沟槽部30和发射极沟槽部60的延伸方向上的端部的底可以被阱区11覆盖。
接触孔54在晶体管部70设置于发射区12和接触区15中的各区域的上方。另外，接触孔54在二极管部80设置于基区14的上方。接触孔54在边界区81设置于接触区15的上方。如此，在层间绝缘膜设置有一个或多个接触孔54。一个或多个接触孔54可以沿延伸方向延伸地设置。应予说明，在实施例1中，在边界区81的上表面设置有接触区15，但也可以与二极管部80同样地在边界区81的上表面设置有基区14。这不限于实施例1，对于后述的实施例2～5也是同样的。
边界区81设置于晶体管部70与二极管部80所邻接的区域。在本说明书中，边界区81设置于晶体管部70与二极管部80所邻接的区域，并且是用于防止彼此干扰的区域。具体来说，边界区81具有与晶体管部70的器件结构(所谓的MOS结构)和二极管部80的续流二极管等二极管的器件结构均不相同的器件结构。因此，边界区81也可以被设置为，具有与晶体管部70的器件结构和二极管部80的器件结构均不同的器件结构，并且在沟槽部的排列方向上位于晶体管部70的形成有沟道的器件结构与二极管部80的二极管的器件结构之间的区域。
边界区81的与晶体管部70的器件结构和二极管部80的器件结构均不相同的器件结构是指，在例如发射区12、接触区15、蓄积区16、沟槽部、沟槽部的深度、后述的寿命控制体、缓冲区20、阴极区82和集电区22中的至少一方面具有与晶体管部70和二极管部80均不相同的器件结构的区域。作为沟槽部的结构的差异，例如可列举晶体管部70的沟槽部和二极管部80的沟槽部中的任一周期性结构(重复结构)不一致的情况。如示例那样，与晶体管部70的器件结构和二极管部80的器件结构均不相同的器件结构并不仅着眼于晶体管部70和/或二极管部80的单一的范围(例如，单一的沟槽间)，也可以着眼于晶体管部70和/或二极管部80的周期性结构(重复结构)，而设置为与其图案不同的区域。
另外，边界区81可以是10μm以上且100μm以下，也可以是50μm以上且100μm以下。边界区81的长度的基点可以采用例如晶体管部70的形成有沟道的栅极沟槽部40，也可以将从该栅极沟槽部40起朝向二极管部80的10μm以上且100μm以下的区域设为边界区81。
半导体基板10的厚度可以根据半导体装置100的耐压来确定，边界区81的Y轴方向上的宽度可以根据半导体基板10的厚度来确定。具体来说，越提高半导体装置100的耐压，则边界区81的Y轴方向上的宽度越大。另外，边界区81的Y轴方向上的宽度也可以根据半导体基板10中的载流子的流通方向和载流子的量来确定。具体来说，在晶体管部70与二极管部80之间，单位时间内载流子流通的量越多，则边界区81的Y轴方向的宽度可以越大。另外，半导体基板10中的载流子的量越多，则边界区81的Y轴方向上的宽度也可以越大。
边界区81可以具有多个台面部。更优选的是，边界区81可以具有四个以上且十个以下台面部。边界区81的台面部的基点能够采用例如晶体管部70的形成有沟道的栅极沟槽部40，也可以将从该栅极沟槽部40起朝向二极管部80的四个以上且十个以下的台面部设为边界区81。一个台面部的Y轴方向上的宽度可以为约10μm。在Y轴方向上将三个沟槽部夹在中间的四个台面部的长度可以为50μm，在Y轴方向上将四个沟槽部夹在中间的五个台面部的长度也可以为50μm。另外，在Y轴方向上将七个沟槽部夹在中间的八个台面部的长度可以为100μm，在Y轴方向上将九个沟槽部夹在中间的十个台面部的长度也可以为100μm。
通过设置结构与晶体管部70或二极管部80的非边界区83的结构不同的边界区81，能够降低边界区81与晶体管部70或二极管部80之间的电流的干扰。在一例中，边界区81的Y轴方向上的宽度越大，越能够更有效地降低电流的干扰。
在本实施例1中，边界区81设置于二极管部80。另外，在本实施例1中，边界区81是在栅极沟槽部40与发射极沟槽部60之间不具有发射区12的区域。由于边界区81不具有发射区12，所以半导体装置100难以锁定。边界区81是指，晶体管部70的沿Y轴方向以预定的周期配置有栅极沟槽部40的区域与二极管部80的沿Y轴方向以预定的周期配置有发射极沟槽部60的区域之间的区域。
非边界区83是晶体管部70或二极管部80中的除边界区81以外的区域。在本实施例1中，由于边界区81设置于二极管部80，所以将二极管部80的除边界区81以外的区域称为非边界区83。在本实施例1中，非边界区83是在与边界区81不同的区域中具有发射极沟槽部60的区域。如此，非边界区83包含：在将阴极区82投影到半导体基板10的上表面而得的区域内以恒定的周期配置有发射极沟槽部60的区域。应予说明，由于在晶体管部70未设置边界区81，因此在该情况下，整个晶体管部70为非边界区。
虚设沟槽部30设置于边界区81。但是，虚设沟槽部30也可以设置于非边界区83。虚设沟槽部30还可以仅设置于非边界区83。另外，在边界区81，还可以设置有栅极沟槽部40和/或发射极沟槽部60。应予说明，位于边界区81的范围内的沟槽部的一半以上或者全部沟槽部可以是虚设沟槽部30。
第一台面部91、第二台面部92和第三台面部93是在与半导体基板10的上表面平行的面内，在Y轴方向上与各沟槽部邻接地设置的台面部。台面部可以是半导体基板10的被夹在相邻的两个沟槽部之间的部分，并且是从半导体基板10的上表面起至各沟槽部的最深的底部的深度为止的部分。可以将各沟槽部的延伸部分作为一个沟槽部。即，可以将被夹在两个延伸部分之间的区域作为台面部。
第一台面部91在晶体管部70，以与栅极沟槽部40和发射极沟槽部60中的至少一个邻接的方式设置。另外，本例的第一台面部91也在边界区81以与晶体管部70邻接的方式设置。第一台面部91在半导体基板10的上表面具有阱区11、发射区12、基区14和接触区15。在第一台面部91，发射区12和接触区15在延伸方向上交替地设置。
第二台面部92是设置于边界区81的台面部。第二台面部92在半导体基板10的上表面具有阱区11、基区14和接触区15。在本实施例1中，第二台面部92不具有发射区12，但也可以具有发射区12。另外，在本实施例1中，第二台面部92具有接触区15，但也可以不具有接触区15。
第三台面部93在二极管部80设置于被夹在相邻的发射极沟槽部60之间的区域。第三台面部93在半导体基板10的上表面具有阱区11和基区14。
基区14是设置于半导体基板10的上表面侧的第二导电型的区域。作为一例，基区14是P-型。基区14可以在半导体基板10的上表面设置于第一台面部91和第二台面部92的X轴方向上的两端部。但是，如图1B所示，基区14在截面中被导入有源区的几乎整个面。应予说明，图1A仅示出了该基区14的X轴方向上的一个端部。
发射区12在第一台面部91的上表面与栅极沟槽部40接触地设置。发射区12可以从夹着第一台面部91且沿X轴方向延伸的两条沟槽部中的一条沟槽部起沿Y轴方向设置到另一条沟槽部。发射区12还设置于接触孔54的下方。本例的发射区12是第一导电型。作为一例，发射区12为N+型。
接触区15是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。作为一例，本例的接触区15为P+型。本例的接触区15设置于第一台面部91的上表面。接触区15可以从夹着第一台面部91且沿X轴方向延伸的两条沟槽部中的一条沟槽部起沿Y轴方向设置到另一条沟槽部。接触区15可以与栅极沟槽部40接触，也可以与栅极沟槽部40不接触。另外，接触区15可以与发射极沟槽部60接触，也可以与发射极沟槽部60不接触。本例的接触区15与虚设沟槽部30和栅极沟槽部40接触。接触区15还设置于接触孔54的下方。
另外，接触区15还可以设置于第二台面部92的上表面。设置于一个第二台面部92的上表面的接触区15的面积大于设置于一个第一台面部91的上表面的接触区15的面积。第二台面部92的上表面处的接触区15可以设置于被夹在第二台面部92的X轴方向上的两端部设置的基区14之间的整个区域。
阴极区82是在二极管部80设置于半导体基板10的下表面侧的第一导电型的区域。作为一例，本例的阴极区82为N+型。用单点划线表示俯视时设置有阴极区82的区域。
图1B是示出图1A中的a-a'截面的一例的图。a-a'截面是在晶体管部70和二极管部80穿过发射区12、基区14和接触区15的YZ面。本例的半导体装置100在a-a'截面中具有半导体基板10、层间绝缘膜38、发射电极52和集电极24。发射电极52设置于半导体基板10的上表面21和层间绝缘膜38的上表面。
漂移区18是设置于半导体基板10的第一导电型的区域。作为一例，本例的漂移区18为N-型。漂移区18可以是在半导体基板10中未形成其他掺杂区域而残存的区域。即，漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。
缓冲区20是设置于漂移区18的下方的第一导电型的区域。作为一例，本例的缓冲区20为N型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达第二导电型的集电区22和第一导电型的阴极区82的场截止层而发挥功能。
集电区22是在晶体管部70设置于半导体基板10的下表面侧的第二导电型的区域。作为一例，集电区22为P+型。本例的集电区22设置于缓冲区20的下方。
阴极区82在二极管部80设置于缓冲区20的下方。边界R是集电区22与阴极区82之间的边界。边界R可以和晶体管部70与二极管部80之间的边界一致，也可以和晶体管部70与二极管部80之间的边界不同。
集电极24形成于半导体基板10的下表面23。集电极24由金属等导电材料形成。
蓄积区16是在第一台面部91和第二台面部92设置于漂移区18的上方的第一导电型的区域。作为一例，本例的蓄积区16为N型。蓄积区16与栅极沟槽部40接触地设置。蓄积区16可以与虚设沟槽部30接触，也可以与虚设沟槽部30不接触。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。通过设置蓄积区16，能够提高载流子注入促进效应(IE效应)，而降低晶体管部70的导通电压。应予说明，蓄积区16也可以设置于第三台面部93。
基区14是在第一台面部91、第二台面部92和第三台面部93设置于蓄积区16的上方的第二导电型的区域。基区14与栅极沟槽部40接触地设置。第三台面部93的基区14是所谓的阳极区。
发射区12在第一台面部91设置于基区14与上表面21之间。发射区12与栅极沟槽部40接触地设置。发射区12的掺杂浓度比漂移区18的掺杂浓度高。发射区12的掺杂剂的一例为砷(As)。应予说明，发射区12可以设置于第二台面部92，也可以不设置于第二台面部92。
接触区15在第一台面部91和第二台面部92设置于蓄积区16的上方。接触区15在第一台面部91和第二台面部92与栅极沟槽部40和/或虚设沟槽部30接触地设置。
一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置于上表面21。各沟槽部从上表面21起设置到漂移区18。在设置有发射区12、基区14、接触区15和蓄积区16中的至少一个区域，各沟槽部也贯穿这些区域而到达漂移区18。沟槽部贯穿掺杂区域并不限于以在形成掺杂区域之后形成沟槽部的顺序来制造。在形成沟槽部之后，在沟槽部之间形成掺杂区域的情况也包含于沟槽部贯穿掺杂区域的情况中。
栅极沟槽部40具有形成于上表面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42靠近内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在上表面21被层间绝缘膜38覆盖。
栅极导电部44包括在半导体基板10的深度方向上与隔着栅极绝缘膜42而在第一台面部91侧邻接的基区14对置的区域。如果向栅极导电部44施加预先设定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成作为电子的反转层的沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成于上表面21侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成于虚设沟槽的内部，并且，形成于比虚设绝缘膜32靠近内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设沟槽部30在上表面21被层间绝缘膜38覆盖。
发射极沟槽部60可以具有与栅极沟槽部40和虚设沟槽部30相同的结构。发射极沟槽部60具有形成于上表面21侧的发射沟槽、发射极绝缘膜62和发射极导电部64。发射极绝缘膜62以覆盖发射沟槽的内壁的方式形成。发射极导电部64形成于发射沟槽的内部，并且，形成于比发射极绝缘膜62靠近内侧的位置。发射极绝缘膜62将发射极导电部64与半导体基板10绝缘。发射极沟槽部60在上表面21被层间绝缘膜38覆盖。
层间绝缘膜38设置于半导体基板10的上表面的上方。层间绝缘膜38设置有用于将发射电极52与半导体基板10电连接的一个或多个接触孔54。其他接触孔49和接触孔54也是同样地，可以以贯穿层间绝缘膜38的方式设置。在层间绝缘膜38的上方，设置有发射电极52。
本例的半导体装置100通过调整栅极沟槽部40与虚设沟槽部30的比例，从而调整栅极发射极间电容。半导体装置100能够通过提高虚设沟槽部30的比例来增大栅极发射极间电容，并通过降低虚设沟槽部30的比例来减小栅极发射极间电容。例如，在将栅极沟槽部40的条数设为G，且将虚设沟槽部30的条数设为D的情况下，下式成立：0.01＜D/(D+G)＜0.2。
应予说明，栅极沟槽部40的条数是指延伸部分41的条数。即，由于多个延伸部分41被连接部分43连接，所以即使在构成了一个栅极沟槽部40的情况下，实质上多个延伸部分41的条数也为栅极沟槽部40的条数。因此，如图1B所示，栅极沟槽部40的条数与a-a'截面中的栅极沟槽部40的条数一致。
另外，虚设沟槽部30的条数也同样地由于多个延伸部分31被连接部分33连接，所以即使在构成了一个虚设沟槽部30的情况下，实质上多个延伸部分31的条数也为虚设沟槽部30的条数。因此，如图1B所示，虚设沟槽部30的条数与a-a'截面中的虚设沟槽部30的条数一致。
图2A是实施例2的半导体装置100的俯视图的一例。图2B是示出图2A中的b-b'截面的一例的图。与实施例1的半导体装置100的不同之处在于，本实施例2的半导体装置100的边界区81设置于晶体管部70。在本实施例2的半导体装置100，由于边界区81设置于晶体管部70，所以将晶体管部70的除边界区81以外的区域称为非边界区83。应予说明，由于在二极管部80未设置边界区81，因此在该情况下，整个二极管部80为非边界区。
在本实施例2中，非边界区83是在与边界区81不同的区域具有栅极沟槽部40和发射极沟槽部60的区域。如此，非边界区83包括在将集电区22投影到半导体基板10的上表面而得的区域内以恒定的周期配置有栅极沟槽部40和发射极沟槽部60的区域。
虚设沟槽部30设置于边界区81。但是，虚设沟槽部30也可以设置于非边界区83。虚设沟槽部30还可以仅设置于非边界区83。另外，在边界区81，也可以设置有栅极沟槽部40和/或发射极沟槽部60。
如上所述，将边界区81设置于晶体管部70意味着相对地缩短阴极区82且延长集电区22。因此，从发射区12释放出的电子易于流入集电区22，能够谋求导通电压的降低。
应予说明，边界区81也可以以横跨晶体管部70和二极管部80的方式设置。在该情况下，在晶体管部70和二极管部80分别设置有除边界区81以外的非边界区83。
图3是半导体装置100的变形例。本例的半导体装置100在边界区81，在与虚设沟槽部30邻接的第二台面部92的至少一部分的上方未设置接触孔54。在本例的半导体装置100中，在边界区81，在与虚设沟槽部30邻接的全部第二台面部92的上方未设置接触孔54。即，与虚设沟槽部30邻接的第二台面部92未与发射电极52电连接。应予说明，在边界区81的台面部的一部分或全部未设置接触孔54的情况也适用于实施例1、实施例2和后述的实施例3～5。
图4是比较例的半导体装置500的俯视图。与实施例1的半导体装置100的不同之处在于，本例的半导体装置500不具有虚设沟槽部30。半导体装置500具备晶体管部570和二极管部580。
半导体装置500在二极管部580中的与晶体管部570的边界侧具有发射极沟槽部60。即，本例的半导体装置500在边界区81不具有虚设沟槽部30。即，由于除栅极沟槽部40以外的沟槽部不与栅极金属层50连接，所以与实施例1的半导体装置100相比，栅极发射极间电容变小。
在此，如果半导体装置500进行FWD动作时在半导体装置500产生噪声，则有时产生阈值电压Vth以上的电位差而晶体管部570误导通。栅极发射极间电容越小，噪声对半导体装置500的影响越大。如果晶体管部570误导通，则在反向恢复时短路电流流通而处于短路模式，有时半导体装置500被破坏。
另一方面，由于半导体装置100具有虚设沟槽部30，所以栅极发射极间电容增大。由此，即使在半导体装置100产生了噪声的情况下，晶体管部70也难以误导通。如此，设置虚设沟槽部30等同于设置噪声切断电容器。由此，降低噪声对半导体装置100的影响。
图5示出比较例的半导体装置500的芯片整体图的一例。本例的半导体装置500具备多个晶体管部570和多个二极管部580。
在本例的半导体装置500，二极管部580的Y轴方向上的宽度Wd小于晶体管部570的Y轴方向上的宽度Wt。另外，在本例中，晶体管部570的X轴方向上的宽度与二极管部580的X轴方向上的宽度相等。而且，多个二极管部580的总面积小于多个晶体管部570的总面积。
有时半导体装置500在开关时晶体管部570侧的电流逐渐向二极管部580侧集中。在该情况下，半导体装置500有时局部发热并被破坏。如此，存在虽然在关断时电流均匀流通，但电流以随着时间推移而流向阴极区从而产生电流集中的情况。在半导体装置500，因为二极管部580的Y轴方向上的宽度Wd小于晶体管部570的Y轴方向上的宽度Wt，所以因电流集中而导致的发热显著。特别是，在以高电流密度进行开关的情况下，半导体装置500可能被破坏。
图6示出半导体装置100的芯片整体图的一例。本例的半导体装置100具备多个晶体管部70和多个二极管部80。半导体装置100在设置有晶体管部70和二极管部80的有源区的外侧，具备边缘终端区102和外侧区104。
边缘终端区102缓和半导体基板10的上表面侧的电场集中。例如，边缘终端区102具有保护环、场板、降低表面电场及将它们组合而成的结构。
外侧区104与晶体管部70和二极管部80邻接地设置。例如，外侧区104具备栅极焊盘、传感部和温度检测部。
本例的半导体装置100具备十五个晶体管部70和十二个二极管部80。在本例的半导体装置100，二极管部80的Y轴方向上的宽度Wd为晶体管部70的Y轴方向上的宽度Wt以上，优选大于晶体管部70的Y轴方向上的宽度Wt。例如，二极管部80的Y轴方向上的宽度Wd可以是500μm以上，也可以是1000μm以上，还可以是1500μm以上。另外，在本例中，晶体管部70的X轴方向上的宽度与二极管部80的X轴方向上的宽度相等。在本例的半导体装置100中，二极管部80的总面积为晶体管部70的总面积以上，优选比晶体管部70的总面积大。
对本例的半导体装置100而言，由于二极管部80的Y轴方向上的宽度Wd为晶体管部70的Y轴方向上的宽度Wt以上，因此流向晶体管部70的电流也流向二极管部80的阴极区82，由此能够缓和电流的集中。因此，由于在本例的半导体装置100中能够缓和电流的集中，所以本例的半导体装置100难以被破坏。
二极管部80的总面积可以大于晶体管部70的总面积的1.2倍，也可以大于晶体管部70的总面积的1.5倍，还可以大于晶体管部70的总面积的2.0倍。晶体管部70的总面积与二极管部80的总面积的比例是根据半导体装置100的导通损耗与电流集中之间权衡的观点来设定的。即，存在晶体管部70的总面积越大则导通损耗越低的倾向。另一方面，存在二极管部80的总面积越大则电流集中越缓和的倾向。
对半导体装置100而言，在具有总面积为晶体管部70的总面积以上的二极管部80的情况下，与二极管部80的总面积小于晶体管部70的总面积的情况相比，栅极发射极间电容减小。然而，本例的半导体装置100通过将虚设沟槽部30设置于边界区81，从而能够抑制栅极发射极间电容降低。
应予说明，半导体装置100在将半导体芯片的尺寸设为恒定的情况下，也可以将二极管部80的总面积设为晶体管部70的总面积以上，并且，减少晶体管部70和二极管部80的个数。由此，晶体管部70与二极管部80之间的界面的区域，即，用于防止晶体管部70与二极管部80彼此干扰的边界区81减小，因此电流的损耗变小。
本例的半导体装置100在Y轴方向上具备比二极管部80多的晶体管部70。由此，在Y轴方向上的两端配置有晶体管部70。通过在Y轴方向上的两端设置晶体管部70，从而难以发生二极管部80处的电流集中。
例如，本例的半导体装置100在Y轴方向上具备五个晶体管部70和四个二极管部80。但是，Y轴方向上的晶体管部70个数和二极管部80个数不限于此。例如，晶体管部70的个数可以是四个且二极管部80的个数可以是三个，晶体管部70的个数也可以是三个且二极管部80的个数也可以是两个，晶体管部70的个数还可以是两个且二极管部80的个数还可以是一个。另外，晶体管部70的个数可以是六个且二极管部80的个数可以是五个，晶体管部70的个数也可以是七个且二极管部80的个数也可以是六个，晶体管部70的个数还可以是八个且二极管部80的个数还可以是七个。应予说明，在Y轴方向上，晶体管部70的个数与二极管部80的个数也可以相等。
另外，半导体装置100在X轴方向上各具备三列晶体管部70和二极管部80。但是，X轴方向上的晶体管部70和二极管部80的列数不限于此。例如，X轴方向上的晶体管部70和二极管部80的列数可以为一列，可以为两列，可以为四列，可以为五列，也可以为五列以上。
图7A是示出电流密度分布的图表。纵轴表示电流密度[A/cm2]，横轴表示Y轴方向上的任意的位置。
分布D1表示使用了半导体装置100的情况的电流密度分布。本例的半导体装置100示出晶体管部70的总面积与二极管部80的总面积的比例为20：40的情况。即，二极管部80的总面积相当于晶体管部70与二极管部80的总面积的约66％。
分布D2表示使用了半导体装置100的情况的电流密度分布。本例的半导体装置100示出晶体管部70的总面积与二极管部80的总面积的比例为20：20的情况。即，二极管部80的总面积相当于晶体管部70与二极管部80的总面积的50％。
分布D3表示使用了半导体装置500的情况的电流密度分布。本例的半导体装置500示出晶体管部570的总面积与二极管部580的总面积的比例为20：6的情况。即，二极管部580的总面积相当于晶体管部570与二极管部580的总面积的约23％。
如果将分布D1～分布D3进行比较，则电流密度的最大值随着二极管部80的比例的增大而减小。即，半导体装置100通过将二极管部80的总面积设置为晶体管部70的总面积以上，从而能够减小电流密度的最大值。
图7B是示出半导体装置100的关断波形和半导体装置500的关断波形的图表。本图示出集电极电流Ic[A/cm2]和集电极发射极间电压Vce的时间变化。半导体装置100的集电极电流Ic大于半导体装置500的集电极电流Ic。即，半导体装置100通过将二极管部80的宽度设置得比晶体管部70的宽度大，从而能够实现电流密度比半导体装置500的电流密度高的开关。
图8A～图8D是用于比较使栅极沟槽部G与发射极沟槽部E的比例变化时的传导电流密度分布的图。纵轴表示传导电流密度分布[A/cm2]，横轴表示晶体管部和二极管部附近的Y轴方向上的位置。栅极沟槽部G是与栅极金属层50电连接，且与发射区12接触地设置的沟槽部。发射极沟槽部E是与发射电极52电连接的沟槽部。
图8A示出全栅极的半导体装置的传导电流密度分布。本例的半导体装置的全部沟槽部为栅极沟槽部G。即，在本例的半导体装置中，全部沟槽部与栅极金属层50电连接。
图8B示出具有发射极沟槽部E的半导体装置的传导电流密度分布。对本例的半导体装置而言，发射极沟槽部以2：1的比例来设置栅极沟槽部G与发射极沟槽部E。即，在本例的半导体装置中，栅极沟槽部G的条数多于发射极沟槽部E的条数。
图8C示出具有发射极沟槽部E的半导体装置的传导电流密度分布。对本例的半导体装置500而言，发射极沟槽部以1：1的比例来设置栅极沟槽部G与发射极沟槽部E。即，在本例的半导体装置中，栅极沟槽部G的条数与发射极沟槽部E的条数相等。
图8D示出具有发射极沟槽部E的半导体装置的传导电流密度分布。对本例的半导体装置500而言，发射极沟槽部以1：2的比例来设置栅极沟槽部G与发射极沟槽部E。即，在本例的半导体装置中，栅极沟槽部G的条数少于发射极沟槽部E的条数。
如参照图8A～图8D的传导电流密度分布，则存在通过增大发射极沟槽部E相比于栅极沟槽部G的比例，从而使传导电流密度分布扩展的倾向。例如，在图8A的传导电流密度分布中，与其他示例相比具有局部存在于特定的区域的倾向。另外，通过增大发射极沟槽部E的比例，从而使沟道区减少，因此存在传导电流的最大值增大的倾向。
在此，示出设计抑制电流集中并且降低了噪声影响的半导体装置100的方法的一例。在全栅极的半导体装置中，全部沟槽部与栅极金属层50电连接，沟槽部周边的电位有时不稳定。因此，半导体装置优选具有栅极沟槽部G和发射极沟槽部E这两者。但是，如图8A～图8D所示，如果增大发射极沟槽部E相比于栅极沟槽部G的比例，则存在传导电流密度分布的最大值增大的倾向。
如果为了抑制传导电流密度分布的最大值，增大二极管部80的总面积相对于晶体管部70的总面积的比例，则能够抑制半导体装置100的破坏。特别地，在本实施例1中，将边界区81设置于二极管部80。通过将边界区81设置于二极管部80，从而相对地延长阴极区82且缩短集电区22。因此，从发射区12释放的电子易于流入阴极区82，能够有效地减小电流密度的最大值。
另一方面，如果增大二极管部80的总面积相对于晶体管部70的总面积的比例，则栅极发射极间电容降低。因此，半导体装置100通过将虚设沟槽部30设置于边界区81，从而能够通过增大二极管部80来缓和电流的集中，并且能够确保栅极发射极间电容。由此，能够实现抑制因电流集中而导致的元件的破坏并且噪声的影响小的半导体装置100。
应予说明，上述虚设沟槽部30不限于设置于晶体管部70与二极管部80所邻接的边界区81，也可以设置为沿X轴方向延伸到与边缘终端区102邻接的晶体管部70的边缘终端区102侧。即，可以在与边缘终端区102邻接的晶体管部70的边缘终端区102侧，设置有不与发射区12接触的虚设沟槽部30。用虚线对将晶体管部70的设置有该虚设沟槽部30的边缘终端区102侧作为边缘邻接区84进行图示。边缘邻接区84是在晶体管部70的Y轴方向上的正侧或负侧与边缘终端区102邻接的区域。由此，能够确保栅极发射极间电容，并且能够在晶体管部70的边缘终端区102侧形成不作为晶体管而发挥功能的无效区域，抑制载流子的集中。因此，插入到边缘邻接区84的虚设沟槽部30的条数可以比插入到边界区81的虚设沟槽部30的条数多。另外，虚设沟槽部30也可以仅设置于边缘邻接区84。在将虚设沟槽部30设置于边缘邻接区84时，晶体管部70的Y轴方向上的宽度Wt和二极管部80的Y轴方向上的宽度Wd没有限制。
图9示出实施例3的半导体装置100的构成的一例。与实施例1的半导体装置100的不同之处在于，本例的半导体装置100具备上表面寿命控制体95和下表面寿命控制体96。
上表面寿命控制体95和下表面寿命控制体96用于调整载流子的寿命。上表面寿命控制体95和下表面寿命控制体96是通过从半导体基板10的上表面侧或下表面侧注入离子来设置的。例如，上表面寿命控制体95和下表面寿命控制体96通过注入氦而形成。
上表面寿命控制体95设置于半导体基板10的上表面侧。例如，实施例3的上表面寿命控制体95设置于二极管部80。本例的上表面寿命控制体95以从非边界区83延伸到边界区81的至少一部分的方式设置。上表面寿命控制体95通过减小二极管部80的阳极区侧的载流子寿命，能够减小尾电流而降低反向恢复损耗Err。
上表面寿命控制体95可以设置于晶体管部70，也可以不设置于晶体管部70。即，本例的上表面寿命控制体95以从非边界区83起延伸到边界区81的中途的方式设置，但也可以以从非边界区83起延伸到边界R的方式设置，还可以以从非边界区83起越过边界R而延伸到晶体管部70的方式设置。另外，在本例中，将设置于半导体基板10的下表面侧的集电区投影到半导体基板10的上表面而得的区域设为晶体管部70，并将阴极区82投影到半导体基板10的上表面而得的区域且除晶体管部70以外的区域设为二极管部80。但是，也可以将未设置有上表面寿命控制体95的区域设为晶体管部70，并且将设置有上表面寿命控制体95的区域设为二极管部80。
下表面寿命控制体96设置于半导体基板10的下表面侧。本例的下表面寿命控制体96设置于晶体管部70和二极管部80这两者。下表面寿命控制体96在晶体管部70侧的浓度可以比在二极管部80侧的浓度低。例如，二极管部80的边界区81处的下表面寿命控制体96的浓度低于二极管部80的非边界区83处的下表面寿命控制体96的浓度。由此，电流易于流向阴极区82，并且晶体管部70处的电流的集中容易被缓和。
阴极区82延伸设置到比上表面寿命控制体95靠近晶体管部70侧的位置。由此，电流易于流向阴极区82，并且晶体管部70处的电流的集中容易被缓和。
另外，阴极区82在晶体管部70侧的浓度可以比在二极管部80侧的浓度高。例如，二极管部80的边界区81处的阴极区82的浓度高于二极管部80的非边界区83处的阴极区82的浓度。由此，电流更加易于流向阴极区82，并且晶体管部70处的电流的集中容易被缓和。
图10示出实施例4的半导体装置100的构成的一例。本例的半导体装置100的边界区81的结构与实施例1的半导体装置100的边界区81的结构不同。
蓄积区16设置于晶体管部70。但是，蓄积区16未设置于边界区81。即，蓄积区16未设置于与虚设沟槽部30邻接的第二台面部92。另一方面，在第二台面部92设置有接触区15。因为本例的半导体装置100在被夹在虚设沟槽部30之间的第二台面部92不具有蓄积区16，所以能够在边界区81容易地将空穴抽出到发射电极52。
图11示出实施例5的半导体装置100的构成的一例。本例的半导体装置100的虚设沟槽部30的结构与实施例1的半导体装置100的虚设沟槽部30的结构不同。
虚设沟槽部30具有与栅极沟槽部40和发射极沟槽部60不同的形状。本例的虚设沟槽部30通过调整沟槽内的绝缘膜和沟槽深度，从而能够调整半导体装置100的栅极发射极间电容。
虚设绝缘膜32的膜厚度可以比栅极绝缘膜42的膜厚度薄并且比发射极绝缘膜62的膜厚度薄。由此，半导体装置100的栅极发射极间电容增加。在本例中，在不改变形成于半导体基板10的上表面侧的沟槽的宽度的情况下，减薄了虚设绝缘膜32的膜厚度。但是，通过增大用于设置栅极沟槽部40和发射极沟槽部60的沟槽的宽度，而增厚栅极绝缘膜42和发射极绝缘膜62的膜厚度，从而也可以相对减薄虚设绝缘膜32的膜厚度。
虚设沟槽部30的沟槽深度可以比栅极沟槽部40的沟槽深度深并且比发射极沟槽部60的沟槽深度深。由此，半导体装置100的栅极发射极间电容增加。应予说明，在本例中，虽然加深了虚设沟槽部30的沟槽深度，但通过减小用于设置栅极沟槽部40和发射极沟槽部60的沟槽的深度，从而也可以相对地加深虚设沟槽部30的沟槽深度。
本例的半导体装置100通过减薄虚设绝缘膜32的膜厚度并加深虚设沟槽部30的沟槽深度，能够增加栅极发射极间电容。由此，噪声对半导体装置100的影响变小。应予说明，半导体装置100也可以通过调整虚设绝缘膜32的膜厚度或虚设沟槽部30的沟槽深度中的任一方，从而使栅极发射极间电容增加。
图12是实施例6的半导体装置200的俯视图的一例。本例的半导体装置200具备晶体管部70和电流感测部210。晶体管部70的结构可以与图1A至图11中说明的任一方式的晶体管部70相同，也可以与图1A至图11中说明的任一方式的晶体管部70的一部分的结构相同，还可以是与图1A至图11中说明的任一方式的晶体管部70均不同的方式。
本例的晶体管部70具有栅极沟槽部40和发射极沟槽部60。与栅极沟槽部40接触的台面部以及与发射极沟槽部60接触的台面部可以具有与图1A至图11中说明的第一台面部91相同的结构。另外，晶体管部70可以还具备虚设沟槽部30和与虚设沟槽部30接触的第二台面部92。
半导体装置200可以还具备二极管部80。在此情况下，晶体管部70和二极管部80的排列可以与图1A至图11中说明的半导体装置100相同。在本例中，栅极沟槽部40、发射极沟槽部60和虚设沟槽部30的各沟槽部也沿X轴方向延伸地设置，并且，在Y轴方向上排列。
在本例的半导体基板10的上表面，设置有与栅极布线部46连接的栅极焊盘208、与电流感测部210连接的电流感测焊盘202、阳极焊盘204和阴极焊盘206。阳极焊盘204和阴极焊盘206是与配置于半导体基板10的上表面的上方的温度检测部连接的焊盘。温度检测部是由例如多晶硅等形成的PN二极管。应予说明，配置于半导体基板10的上表面的焊盘不限于此。
如上所述，各焊盘配置于外侧区104。电流感测部210也可以配置于外侧区104。在俯视时，电流感测部210的至少一部分可以被夹在任意两个焊盘之间。通过将电流感测部210设置于外侧区104，能够抑制晶体管部70等的面积减小。
在本例中，栅极焊盘208与电流感测部210和电流感测焊盘202在半导体基板10的上表面配置于相反侧。在图12的示例中，设置有栅极焊盘208的外侧区104-1与设置有电流感测部210和电流感测焊盘202的外侧区104-2在Y轴方向上以夹着晶体管部70的方式配置。在外侧区104-2，可以配置有阳极焊盘204和阴极焊盘206。但是，各焊盘的配置不限于图12的示例。各焊盘的配置也可以与图1A至图11中说明的半导体装置100相同。
栅极布线部46具有栅极金属层50和栅极流道48。在俯视时，栅极金属层50以包围晶体管部70(在设置有二极管部80的情况下，是晶体管部70和二极管部80)的方式配置。栅极流道48可以以沿着栅极金属层50的方式配置。栅极流道48可以以至少局部与栅极金属层50的下方重叠的方式配置。栅极流道48也可以以横切晶体管部70的方式配置。栅极流道48也可以以沿着外侧区104的方式配置。栅极流道48连接于栅极沟槽部40和虚设沟槽部30，并传输栅极电压。
电流感测部210对流向晶体管部70的电流进行检测。本例的电流感测部210具备至少一个栅极沟槽部40和第一台面部91。在本例的电流感测部210，各沟槽部也以沿X轴方向延伸的方式设置，并且，在Y轴方向上排列。但是，电流感测部210的各沟槽部的延伸方向和排列方向也可以与晶体管部70中的各沟槽部的延伸方向和排列方向不同。
本例的电流感测部210通过具有与晶体管部70相同的结构，从而以与俯视时的沟道面积比对应的比例模拟流向晶体管部70的电流。俯视时的电流感测部210的面积小于晶体管部70的面积。电流感测部210的面积也可以小于配置于半导体基板10的上表面的栅极焊盘208等各焊盘的面积。
在本例中，将包含于各沟槽部的排列方向上的单位长度内的栅极沟槽部40的条数G除以发射极沟槽部60的条数E而得的值G/E称为栅极发射极比。应予说明，在设置有虚设沟槽部30的情况下，栅极发射极比可以采用将栅极沟槽部40的条数G与虚设沟槽部30的条数D之和除以发射极沟槽部60的条数E而得的值(G+D)/E作为栅极发射极比。
电流感测部210的栅极发射极比大于晶体管部70的栅极发射极比。即，与晶体管部70相比，栅极沟槽部40以更高的密度配置于电流感测部210。电流感测部210的栅极发射极比可以根据在电流感测部210内沿Y轴方向排列的全部沟槽部的条数来计算。晶体管部70的栅极发射极比也可以根据在晶体管部70内沿Y轴方向排列的全部沟槽部的条数来计算。
因为电流感测部210的面积比晶体管部70的面积小所以存在绝缘耐量变低的倾向。对此，通过提高电流感测部210的栅极发射极比，能够增大电流感测部210中的栅极发射极间的绝缘膜电容。因此，即使在通过ESD(静电放电)等而使电荷注入到了各电极的情况下也能够抑制电压上升。因此，能够提高电流感测部210的绝缘耐量。另外，在电流感测部210不设置发射极沟槽部60的情况下，能够省略电流感测部210的发射极沟槽部60的筛选实验。
图13是示出晶体管部70的截面的一例的图。在图13中，示出了穿过发射区12的YZ截面。在本例的晶体管部70，一条栅极沟槽部40与一条发射极沟槽部60沿Y轴方向交替地排列。在该情况下，晶体管部70的栅极发射极比为1/1＝1。
应予说明，在各个接触孔54可以设置有势垒金属57。势垒金属57可以包含钛膜和氮化钛膜中的至少一个膜。势垒金属57也可以以覆盖层间绝缘膜38的方式设置。另外，在接触孔54也可以设置有钨插塞58。势垒金属57和钨插塞58也可以设置于图1A至图11中说明的半导体装置100。
图14是示出电流感测部210的截面的一例的图。在图14中，示出了穿过发射区12的YZ截面。在本例的电流感测部210，沿着Y轴方向连续地排列有栅极沟槽部40，且未设置发射极沟槽部60。即，本例的电流感测部210的全部沟槽部为栅极沟槽部40。在此情况下，电流感测部210的栅极发射极比为1/0，为无限大的值。即使是本例的电流感测部210，在沟槽部的排列方向(Y轴方向)上的两端也可以设置有若干发射极沟槽部60。电流感测部210的栅极发射极比可以是晶体管部70的栅极发射极比的2倍以上，也可以是晶体管部70的栅极发射极比的10倍以上。
另外，将在电流感测部210和晶体管部70中的每一个中俯视时的蓄积区16的面积除以发射区12的面积而得的值称为蓄积区16的面积比。即，电流感测部210的蓄积区16的面积比为将俯视时包含在电流感测部210内的蓄积区16的总面积除以包含于电流感测部210内的发射区12的总面积而得的值。同样地，晶体管部70的蓄积区16的面积比为将在俯视时包含于晶体管部70内的蓄积区16的总面积除以包含于晶体管部70内的发射区12的总面积而得的值。
电流感测部210的蓄积区16的面积比优选为小于晶体管部70的蓄积区16的面积比。通过减小包含于电流感测部210内的蓄积区16的面积比，能够减小电流感测部210中的IE效应，并能够抑制因少数载流子蓄积而导致的钳位电压的降低。因此，即使例如关断时在晶体管部70进行电压钳位，也能够抑制电流感测部210中的雪崩击穿的产生，并且抑制电流感测部210处的破坏。另外，通过减小电流感测部210的蓄积区16的面积比，能够抑制电流感测部210中的电压波形过度地急剧变化。因此，能够抑制电流感测部210内的动作的不平衡，而抑制电流感测部210的破坏。
在图13的示例中，晶体管部70设置有发射区12和蓄积区16这两者。在图14的示例中，电流感测部210设置有发射区12而未设置有蓄积区16。即，图14所示的电流感测部210中的蓄积区16的面积比为零。电流感测部210的蓄积区16的面积比可以是晶体管部70的蓄积区16的面积比的一半以下，也可以是晶体管部70的蓄积区16的面积比1/10以下。
图15是将外侧区104-2的附近放大而得的俯视图。如上所述，栅极流道48以包围外侧区104-2的方式设置。本例的栅极流道48具有俯视时横切外侧区104-2而设置的横断部47。本例的横断部47在Y轴方向上横断外侧区104-2。横断部47将沿着外侧区104-2的Y轴方向上的两端设置的两条栅极流道48连接。横断部47可以设置为不与阳极焊盘204和阴极焊盘206重叠。
栅极布线部46具有从栅极布线部46的上表面贯穿到下表面而设置的开口部212。在本例中，在栅极流道48的横断部47设置有开口部212。开口部212贯穿多晶硅的栅极流道48。在图15中，对栅极流道48中除开口部212以外的区域标注斜阴影线。
电流感测部210的至少一部分在栅极流道48的下方配置于与开口部212重叠的区域。电流感测部210的至少一部分可以与栅极流道48的除开口部212以外的区域重叠地配置。在图15的示例中，整个电流感测部210与开口部212或栅极流道48中的任一个重叠地配置。通过将电流感测部210配置于栅极流道48的下方，能够容易地连接电流感测部210的栅极沟槽部40与栅极流道48。
另外，通过使电流感测部210的至少一部分被开口部212露出，能够容易地连接电流感测部210与电流感测焊盘202。电流感测焊盘202的至少一部分可以设置于开口部212。本例的电流感测焊盘202可以以从不与栅极流道48重叠的位置起经过栅极流道48的上方延伸到开口部212的方式设置。在图15中，用虚线示出了电流感测焊盘202中的设置于栅极流道48的上方的部分。电流感测焊盘202与栅极流道48被层间绝缘膜等绝缘。电流感测焊盘202也可以以覆盖整个开口部212的方式设置。
图16是将开口部212的附近进行放大而得的俯视图。在图16中，省略了电流感测焊盘202。在本例中，在半导体基板10设置有第一阱区220和第二阱区218。第一阱区220和第二阱区218是从半导体基板10的上表面起设置到比沟槽部的下端深的位置的P+型的区域。第一阱区220与图1A至图11中说明的半导体装置100的阱区11对应。
在俯视时第一阱区220以包围晶体管部70(在设置有二极管部80的情况下，是晶体管部70和二极管部80)的方式设置。在俯视时第二阱区218以包围电流感测部210的方式设置。在本例中，将第二阱区218作为电流感测部210的一部分。即，第二阱区218的俯视时的外周端与电流感测部210的俯视时的外周端一致。
第一阱区220与第二阱区218分散地配置。例如在第一阱区220与第二阱区218之间，可以设置有漂移区18等N型的区域。
本例的电流感测部210具有发射极配置区216和发射极非配置区214。发射极配置区216是在俯视时周期性地配置有发射区12的区域。例如如图1A等所示，在发射极配置区216沿X轴方向交替地配置有发射区12和接触区15。发射极配置区216可以是包含电流感测部210的俯视时的中央的区域。
发射极非配置区214是未设置有发射区12的区域。在发射极非配置区214的上表面，P型的区域可以露出。该P型的区域可以具有与接触区15的掺杂浓度相同的掺杂浓度，也可以具有与基区14的掺杂浓度相同的掺杂浓度，还可以具有其他掺杂浓度。
在俯视时发射极非配置区214以包围发射极配置区216的方式设置。作为一例，发射极配置区216和发射极非配置区214的俯视时的外形为矩形。在俯视时，发射极非配置区214被第二阱区218包围。
在发射极配置区216和发射极非配置区214，配置有栅极沟槽部40等沟槽部和各台面部。在图16中，用虚线示出了一部分沟槽部。各个沟槽部沿X轴方向延伸地设置。在X轴方向上并列地配置有发射极配置区216和发射极非配置区214时，沟槽部可以横跨发射极配置区216和发射极非配置区214这两者连续地设置。栅极沟槽部40的X轴方向上的端部可以设置于第二阱区218的内部。由此，能够缓和电场向栅极沟槽部40的端部集中。
栅极沟槽部40的X轴方向上的端部优选设置于与栅极流道48重叠的位置。即栅极沟槽部40的该端部优选配置于开口部212的外侧。由此，能够容易地连接栅极沟槽部40与栅极流道48。
整个发射极配置区216和整个发射极非配置区214可以被开口部212露出。由此，能够将整个发射极配置区216和整个发射极非配置区214与电流感测焊盘202连接。
在图16的示例中，俯视时的开口部212的端部配置于第二阱区218的上方。在另一示例中，开口部212的端部也可以配置于发射极非配置区214的上方。
图17是说明第二阱区218与发射极配置区216之间的距离的俯视图。在图17中，省略了除第二阱区218、发射极配置区216和发射极非配置区214以外的结构。
在X轴方向上，将发射极配置区216与第二阱区218之间的最短距离设为X1s，并将发射极配置区216的长度设为X2s。距离X1s是在发射极配置区216内配置于X轴方向的最外侧的发射区12与第二阱区218之间的最短距离。长度X2s是在发射极配置区216内配置于X轴方向上的两端的发射区12之间的X轴方向上的最大距离。
在Y轴方向上，将发射极配置区216与第二阱区218之间的最短距离设为Y1s，并将发射极配置区216的宽度设为Y2s。距离Y1s是在发射极配置区216内配置于Y轴方向的最外侧的发射区12与第二阱区218之间的最短距离。长度Y2s是在发射极配置区216内配置于Y轴方向上的两端的发射区12之间的最大距离。
本例的电流感测部210的栅极发射极比高于晶体管部70的栅极发射极比。因此，与电流感测部210具有与晶体管部70的栅极发射极比相等的栅极发射极比情况相比，即使减小发射极配置区216的面积，也能够确保同等的沟道面积。由于能够减小发射极配置区216的面积，所以能够增大第二阱区218与发射区12之间的距离X1s、Y1s，容易将流向电流感测部210的电流与流向其他区域的电流分离。
作为一例，距离X1s可以为长度X2s的10％以上，也可以为长度X2s的20％以上。距离Y1s可以为宽度Y2s的10％以上，也可以为宽度Y2s的20％以上，还可以为宽度Y2s的30％以上。
图18是说明距离X1s的图。图18是示出图16的区域A的概要的俯视图。区域A是包括沿X轴方向排列地配置的发射极配置区216、发射极非配置区214和第二阱区218的区域。
如上所述，距离X1s是在X轴方向上配置于最外侧的发射区12与第二阱区218之间的最短距离。在该发射区12与第二阱区218之间，可以设置有接触区15和基区14中的至少一个。在图18的示例中，在X轴方向上，在最外侧的发射区12与第二阱区218之间的区域的一半以上配置有基区14。在另一示例中，在X轴方向上，在最外侧的发射区12与第二阱区218之间的区域的一半以上也可以配置有接触区15。应予说明，还可以在X轴方向上，在最外侧的发射区12与第二阱区218之间的全部区域配置有基区14和/或接触区15。
图19是说明距离Y1s的图。图19是示出图16的区域B的概要的俯视图。区域B是包括沿Y轴方向排列地配置的发射极配置区216、发射极非配置区214和第二阱区218的区域。
如上所述，距离Y1s是在Y轴方向上配置于最外侧的发射区12与第二阱区218之间的最短距离。在该发射区12与第二阱区218之间，可以设置有接触区15和基区14中的至少一个。应予说明，如在图16中用虚线表示出一部分的沟槽部那样，在本例的距离Y1s的范围内，可以设置有沿X轴方向延伸的栅极沟槽部40和/或发射极沟槽部60。
图20是说明晶体管部70中的距离X1t的图。图20局部地示出了晶体管部70的俯视图。距离X1t是在晶体管部70中X轴方向上的最外侧的发射区12与第一阱区220之间在X轴方向上的最短距离。
图18所示的电流感测部210中的距离X1s可以大于晶体管部70中的距离X1t。如上所述，通过增大电流感测部210中的距离X1s，从而容易地将流向电流感测部210的电流与流向其他区域的电流分离。距离X1s可以是距离X1t的2倍以上，也可以是距离X1t的5倍以上。
图21是示出图16的区域A的另一构成例的图。在图21中，将电流感测部210的与第二阱区218接触的基区14的X轴方向上的长度设为Xb，并将配置于最外侧的发射区12与该基区14之间的距离设为Xc。在本例中，电流感测部210中的距离X1s也大于晶体管部70中的距离X1t。
在图18的示例中，电流感测部210的与第二阱区218接触的基区14的长度Xb大于晶体管部70的与第一阱区220接触的基区14的长度。即，通过将电流感测部210的该基区14设置得比晶体管部70的该基区长，从而增大了第二阱区218与最外侧的发射区12之间的距离X1s。
在本例中，将配置于最外侧的发射区12与接触于第二阱区218的基区14之间的距离Xc设置得大于晶体管部70中配置于最外侧的发射区12与接触于第一阱区218的基区14之间的距离。由此，能够将电流感测部210中的距离X1s设置得大于晶体管部70中的距离X1t。
应予说明，在电流感测部210，在配置于最外侧的发射区12与接触于第二阱区218的基区14之间可以设置有接触区15。即，距离Xc是在配置于最外侧的发射区12与接触于第二阱区218的基区14之间配置的接触区15的长度。在电流感测部210中，配置在X轴方向上最外侧的接触区15的长度Xc可以大于在晶体管部70中配置于X轴方向上最外侧的接触区15的长度。
图22是说明晶体管部70中的距离Y1t的图。图22局部地示出了晶体管部70的俯视图。距离Y1t是在晶体管部70中Y轴方向上的最外侧的发射区12与第一阱区220之间在Y轴方向上的最短距离。应予说明，与图19同样地，在本例的距离Y1t的范围内，可以设置有沿X轴方向延伸的栅极沟槽部40和/或发射极沟槽部60。
图19所示的电流感测部210中的距离Y1s可以大于晶体管部70中的距离Y1t。如上所述，通过增大电流感测部210中的距离Y1s，从而容易将流向电流感测部210的电流与流向其他区域的电流分离。距离Y1s可以是距离Y1t的2倍以上，也可以是距离Y1t的5倍以上。
应予说明，与晶体管部70同样地，可以在半导体装置200的电流感测部210设置有下表面寿命控制体96。另外，也可以在电流感测部210设置有上表面寿命控制体95。例如，在晶体管部70设置有上表面寿命控制体95的情况下，在电流感测部210也设置有上表面寿命控制体95。
以上，利用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。对于本领域技术人员而言明了的是，可以对上述实施方式进行各种变更或改良。根据权利要求书的记载可知这样进行了如此变更或改良而得到的方式也能够包括在本发明的技术范围内。
在本说明书和附图中，还公开了以下各项目中记载的方式。
(项目1)
一种半导体装置，其是具有晶体管部和二极管部的半导体装置，
所述半导体装置具有边界区，所述边界区形成于所述晶体管部与所述二极管部邻接的区域，防止所述晶体管部与所述二极管部之间的干扰，
所述晶体管部和所述二极管部具备沿预先设定的排列方向排列的多个沟槽部，
所述二极管部在与半导体基板的正面侧相反的一侧的面具备第一导电型的阴极区，
所述二极管部的所述排列方向上的宽度大于所述晶体管部的所述排列方向上的宽度，
所述阴极区以在所述排列方向上延伸到所述边界区为止的方式设置。
(项目2)
根据项目1所述的半导体装置，在所述排列方向上，所述二极管部的宽度为1500μm以上。
(项目3)
根据项目1或2所述的半导体装置，所述半导体装置具备多个晶体管部和多个二极管部，
所述多个二极管部的总面积大于所述多个晶体管部的总面积。
(项目4)
根据项目1～3中任一项所述的半导体装置，所述半导体装置还具备：
栅极金属层，其设置于所述半导体基板的上表面的上方；
发射电极，其设置于所述半导体基板的上表面的上方；
第一导电型的发射区，其在所述晶体管部设置于所述半导体基板的上表面侧；
栅极沟槽部，其在所述晶体管部设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且与所述发射区接触；以及
发射极沟槽部，其在所述二极管部设置于所述半导体基板的上表面侧，并与所述发射电极电连接，
所述发射极沟槽部在所述晶体管部中也以恒定的周期配置在所述栅极沟槽部之间。
(项目5)
根据项目4所述的半导体装置，所述半导体装置还具备虚设沟槽部，所述虚设沟槽部设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且不与所述发射区接触。
(项目6)
根据项目1～5中任一项所述的半导体装置，所述边界区是具有与所述晶体管部的器件结构和所述二极管部的器件结构均不相同的器件结构的区域。
(项目7)
根据项目1～6中任一项所述的半导体装置，所述半导体装置还具备：
层间绝缘膜，其设置于所述半导体基板的上表面侧的上方；以及
接触孔，其在所述晶体管部和所述二极管部，设置于沟槽部之间的所述层间绝缘膜并且埋入有发射电极，
在所述边界区的沟槽部之间的所述层间绝缘膜未设置所述接触孔。
(项目8)
根据项目1～7中任一项所述的半导体装置，所述二极管部具有所述边界区和非边界区，
所述二极管部的所述边界区中的所述阴极区的浓度大于所述二极管部的所述非边界区中的所述阴极区的浓度。
(项目9)
根据项目1～8中任一项所述的半导体装置，所述半导体装置还具备设置于与所述半导体基板的上表面侧相反的一侧的下表面寿命控制体，
所述二极管部具有所述边界区和非边界区，
所述二极管部的所述边界区中的所述下表面寿命控制体的浓度小于所述二极管部的所述非边界区中的所述下表面寿命控制体的浓度。
(项目10)
根据项目1～9任一项所述的半导体装置，所述半导体装置在述半导体基板的上表面侧还具备至少被导入到所述二极管部的非边界区的上表面寿命控制体，
所述阴极区被设置为延伸到比所述上表面寿命控制体靠近晶体管部侧的位置。
应注意，权利要求书、说明书及附图中示出的装置、系统、程序和方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，只要未在后续处理中使用之前的处理结果，就可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以该顺序来实施。

Claims (22)

1.一种半导体装置，其特征在于，所述半导体装置具有晶体管部和二极管部，并且所述半导体装置具备：
栅极金属层，其设置于半导体基板的上表面的上方；
发射电极，其设置于所述半导体基板的上表面的上方；
第一导电型的发射区，其在所述晶体管部设置于所述半导体基板的上表面侧；
栅极沟槽部，其在所述晶体管部设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且与所述发射区接触；
发射极沟槽部，其在所述二极管部设置于所述半导体基板的上表面侧，并与所述发射电极电连接；以及
虚设沟槽部，其设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且不与所述发射区接触，
所述晶体管部具有与边缘终端区邻接的边缘邻接区，
所述虚设沟槽部设置于所述边缘邻接区。
2.一种半导体装置，其特征在于，所述半导体装置具有晶体管部和二极管部，并且所述半导体装置具备：
栅极金属层，其设置于半导体基板的上表面的上方；
发射电极，其设置于所述半导体基板的上表面的上方；
第一导电型的发射区，其在所述晶体管部设置于所述半导体基板的上表面侧；
栅极沟槽部，其在所述晶体管部设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且与所述发射区接触；
发射极沟槽部，其在所述二极管部设置于所述半导体基板的上表面侧，并与所述发射电极电连接；以及
虚设沟槽部，其设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且不与所述发射区接触，
在将所述栅极沟槽部的条数设为G，且将所述虚设沟槽部的条数设为D时，
0.01＜D/(D+G)＜0.2成立。
3.一种半导体装置，其特征在于，所述半导体装置具有晶体管部和二极管部，并且所述半导体装置具备：
栅极金属层，其设置于半导体基板的上表面的上方；
发射电极，其设置于所述半导体基板的上表面的上方；
第一导电型的发射区，其在所述晶体管部设置于所述半导体基板的上表面侧；
栅极沟槽部，其在所述晶体管部设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且与所述发射区接触；
发射极沟槽部，其在所述二极管部设置于所述半导体基板的上表面侧，并与所述发射电极电连接；以及
虚设沟槽部，其设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且不与所述发射区接触，
所述栅极沟槽部、所述发射极沟槽部和所述虚设沟槽部沿着预先设定的排列方向排列，
所述二极管部的所述排列方向上的宽度大于所述晶体管部的所述排列方向上的宽度。
4.一种半导体装置，其特征在于，所述半导体装置具有晶体管部和二极管部，并且所述半导体装置具备：
栅极金属层，其设置于半导体基板的上表面的上方；
发射电极，其设置于所述半导体基板的上表面的上方；
第一导电型的发射区，其在所述晶体管部设置于所述半导体基板的上表面侧；
栅极沟槽部，其在所述晶体管部设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且与所述发射区接触；
发射极沟槽部，其在所述二极管部设置于所述半导体基板的上表面侧，并与所述发射电极电连接；以及
虚设沟槽部，其设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且不与所述发射区接触，
所述半导体装置在所述晶体管部的所述半导体基板的上表面侧还具备浓度比所述发射区的浓度高的第一导电型的蓄积区，
所述蓄积区不设置在与所述虚设沟槽部邻接的台面部。
5.一种半导体装置，其特征在于，所述半导体装置具有晶体管部和二极管部，并且所述半导体装置具备：
栅极金属层，其设置于半导体基板的上表面的上方；
发射电极，其设置于所述半导体基板的上表面的上方；
第一导电型的发射区，其在所述晶体管部设置于所述半导体基板的上表面侧；
栅极沟槽部，其在所述晶体管部设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且与所述发射区接触；
发射极沟槽部，其在所述二极管部设置于所述半导体基板的上表面侧，并与所述发射电极电连接；以及
虚设沟槽部，其设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且不与所述发射区接触，
所述虚设沟槽部的虚设绝缘膜的膜厚度比所述栅极沟槽部的栅极绝缘膜的膜厚度薄且比所述发射极沟槽部的发射极绝缘膜的膜厚度薄。
6.一种半导体装置，其特征在于，所述半导体装置具有晶体管部和二极管部，并且所述半导体装置具备：
栅极金属层，其设置于半导体基板的上表面的上方；
发射电极，其设置于所述半导体基板的上表面的上方；
第一导电型的发射区，其在所述晶体管部设置于所述半导体基板的上表面侧；
栅极沟槽部，其在所述晶体管部设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且与所述发射区接触；
发射极沟槽部，其在所述二极管部设置于所述半导体基板的上表面侧，并与所述发射电极电连接；以及
虚设沟槽部，其设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且不与所述发射区接触，
所述虚设沟槽部的沟槽深度比所述栅极沟槽部的沟槽深度深且比所述发射极沟槽部的沟槽深度深。
7.一种半导体装置，其特征在于，所述半导体装置具有晶体管部和二极管部，并且所述半导体装置具备：
栅极金属层，其设置于半导体基板的上表面的上方；
发射电极，其设置于所述半导体基板的上表面的上方；
第一导电型的发射区，其在所述晶体管部设置于所述半导体基板的上表面侧；
栅极沟槽部，其在所述晶体管部设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且与所述发射区接触；
发射极沟槽部，其在所述二极管部设置于所述半导体基板的上表面侧，并与所述发射电极电连接；以及
虚设沟槽部，其设置于所述半导体基板的上表面侧，与所述栅极金属层电连接并且不与所述发射区接触，
所述半导体装置还具备电流感测部，
所述栅极沟槽部、所述发射极沟槽部和所述虚设沟槽部中的各沟槽部在所述半导体基板的上表面侧沿着预先设定的排列方向排列，
所述电流感测部的栅极发射极比大于所述晶体管部的栅极发射极比，所述栅极发射极比是将包含于所述排列方向上的单位长度内的所述栅极沟槽部的条数除以所述发射极沟槽部的条数而得到的。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述半导体装置还具备边界区，所述边界区形成于所述晶体管部与所述二极管部邻接的区域，防止所述晶体管部与所述二极管部之间的干扰，
所述虚设沟槽部配置于所述边界区。
9.根据权利要求8所述的半导体装置，其特征在于，所述虚设沟槽部还设置于所述晶体管部的非边界区或所述二极管部的非边界区。
10.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述半导体装置还具备边界区，所述边界区形成于所述晶体管部与所述二极管部邻接的区域，防止所述晶体管部与所述二极管部之间的干扰，
所述虚设沟槽部设置于所述晶体管部的非边界区或所述二极管部的非边界区。
11.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述半导体装置还具备：
上表面寿命控制体，其在所述半导体基板的上表面侧，至少被导入到所述二极管部的非边界区；以及
第一导电型的阴极区，其设置于所述半导体基板的下表面侧的所述二极管部，
所述阴极区被设置为延伸到比所述上表面寿命控制体靠近晶体管部侧的位置。
12.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述半导体装置还具备设置于所述半导体基板的第一导电型的漂移区，
与所述虚设沟槽部邻接的台面部具备：
第二导电型的接触区，其设置于所述半导体基板的上表面侧；以及
第二导电型的基区，其设置于所述漂移区与所述接触区之间，
所述接触区的掺杂浓度比所述基区的掺杂浓度高。
13.一种半导体装置，其特征在于，所述半导体装置具有晶体管部和电流感测部，并且所述半导体装置具备：
栅极布线部，其设置于半导体基板的上表面的上方；
发射电极，其设置于所述半导体基板的上表面的上方；以及
多个沟槽部，其在所述半导体基板的上表面侧沿着预先设定的排列方向排列，
所述多个沟槽部具有：
栅极沟槽部，其与所述栅极布线部电连接；以及
发射极沟槽部，其与所述发射电极电连接，
所述电流感测部的栅极发射极比大于所述晶体管部的栅极发射极比，所述栅极发射极比是将包含于所述排列方向上的单位长度内的所述栅极沟槽部的条数除以所述发射极沟槽部的条数而得到的。
14.根据权利要求13所述的半导体装置，其特征在于，所述晶体管部配置有所述栅极沟槽部和所述发射极沟槽部这两者，
所述电流感测部配置有所述栅极沟槽部并且未配置所述发射极沟槽部。
15.根据权利要求13所述的半导体装置，其特征在于，所述半导体装置还具备：
第一导电型的漂移区，其设置于所述半导体基板；
第一导电型的发射区，其设置于所述半导体基板的上表面侧，并且掺杂浓度比所述漂移区的掺杂浓度高；以及
第一导电型的蓄积区，其在所述半导体基板的内部设置于比所述发射区靠近下方的位置，并且，掺杂浓度比所述漂移区的掺杂浓度高，
在与所述半导体基板的上表面平行的面中，包含于所述电流感测部内的所述蓄积区的面积除以所述发射区的面积而得的面积比小于包含于所述晶体管部内的所述蓄积区的面积除以所述发射区的面积而得的面积比。
16.根据权利要求14所述的半导体装置，其特征在于，所述半导体装置还具备：
第一导电型的漂移区，其设置于所述半导体基板；
第一导电型的发射区，其设置于所述半导体基板的上表面侧，并且掺杂浓度比所述漂移区的掺杂浓度高；以及
第一导电型的蓄积区，其在所述半导体基板的内部设置于比所述发射区靠近下方的位置，并且，掺杂浓度比所述漂移区的掺杂浓度高，
在与所述半导体基板的上表面平行的面中，包含于所述电流感测部内的所述蓄积区的面积除以所述发射区的面积而得的面积比小于包含于所述晶体管部内的所述蓄积区的面积除以所述发射区的面积而得的面积比。
17.根据权利要求15所述的半导体装置，其特征在于，所述晶体管部设置有所述发射区和所述蓄积区这两者，
所述电流感测部设置有所述发射区并且未设置所述蓄积区。
18.根据权利要求16所述的半导体装置，其特征在于，所述晶体管部设置有所述发射区和所述蓄积区这两者，
所述电流感测部设置有所述发射区并且未设置所述蓄积区。
19.根据权利要求13～18中任一项所述的半导体装置，其特征在于，所述栅极布线部具有以从所述栅极布线部的上表面起贯穿到所述栅极布线部的下表面的方式设置的开口部，
所述电流感测部的至少一部分配置在与所述开口部重叠的区域。
20.根据权利要求19所述的半导体装置，其特征在于，所述栅极布线部具有由金属形成的栅极金属层以及由添加有杂质的半导体形成的栅极流道，
所述开口部设置于所述栅极流道。
21.根据权利要求13或14所述的半导体装置，其特征在于，所述半导体装置还具备：
第一导电型的漂移区，其设置于所述半导体基板；
第一导电型的发射区，其设置于所述半导体基板的上表面侧，并且掺杂浓度比所述漂移区的掺杂浓度高；
第一阱区，其以在与所述半导体基板的上表面平行的面中包围所述晶体管部的方式设置，并且，从所述半导体基板的上表面起设置到比沟槽部的下端深的位置；以及
第二阱区，其以在与所述半导体基板的上表面平行的面中包围所述电流感测部的方式设置，并且，从所述半导体基板的上表面起设置到比沟槽部的下端深的位置，
设置于所述电流感测部的所述发射区与所述第二阱区之间的所述排列方向上的最短距离大于设置于所述晶体管部的所述发射区与所述第一阱区之间的所述排列方向上的最短距离。
22.根据权利要求13或14所述的半导体装置，其特征在于，所述半导体装置还具备：
第一导电型的漂移区，其设置于所述半导体基板；
第一导电型的发射区，其设置于所述半导体基板的上表面侧，并且掺杂浓度比所述漂移区的掺杂浓度高；
第一阱区，其以在与所述半导体基板的上表面平行的面中包围所述晶体管部的方式设置，并且，从所述半导体基板的上表面起设置到比沟槽部的下端深的位置；以及
第二阱区，其以在与所述半导体基板的上表面平行的面中包围所述电流感测部的方式设置，并且，从所述半导体基板的上表面起设置到比沟槽部的下端深的位置，
设置于所述电流感测部的所述发射区与所述第二阱区之间的在与所述排列方向垂直的方向上的最短距离大于设置于所述晶体管部的所述发射区与所述第一阱区之间的在与所述排列方向垂直的方向上的最短距离。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6319453B2 (ja) * 2014-10-03 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7384287B2 (ja) * 2020-06-09 2023-11-21 富士電機株式会社 半導体装置
WO2023189754A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体装置
WO2024080002A1 (ja) * 2022-10-13 2024-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102022127527A1 (de) 2022-10-19 2024-04-25 Infineon Technologies Austria Ag Rc-igbt und herstellungsverfahren für einen rc-igbt
JP2024067299A (ja) * 2022-11-04 2024-05-17 株式会社デンソー 半導体装置とその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080796A (ja) * 2011-10-03 2013-05-02 Toyota Central R&D Labs Inc 半導体装置
JP2017147435A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置
WO2017141998A1 (ja) * 2016-02-15 2017-08-24 富士電機株式会社 半導体装置
CN107180855A (zh) * 2016-03-11 2017-09-19 富士电机株式会社 半导体装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3504085B2 (ja) 1996-09-30 2004-03-08 株式会社東芝 半導体装置
JP2001168333A (ja) * 1999-09-30 2001-06-22 Toshiba Corp トレンチゲート付き半導体装置
JP4581179B2 (ja) 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
JP3927111B2 (ja) * 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
CN101933141B (zh) * 2008-01-29 2013-02-13 富士电机株式会社 半导体装置
JP5886548B2 (ja) * 2011-07-11 2016-03-16 株式会社豊田中央研究所 半導体装置
DE112011105681B4 (de) 2011-09-28 2015-10-15 Toyota Jidosha Kabushiki Kaisha Verfahren zur Herstellung einer Halbleitervorrichtung
JP6182875B2 (ja) * 2012-12-05 2017-08-23 サンケン電気株式会社 半導体装置及びその駆動方法
WO2014188570A1 (ja) 2013-05-23 2014-11-27 トヨタ自動車株式会社 半導体装置
WO2015068203A1 (ja) 2013-11-05 2015-05-14 トヨタ自動車株式会社 半導体装置
JP6320808B2 (ja) 2014-03-19 2018-05-09 富士電機株式会社 トレンチｍｏｓ型半導体装置
KR101870552B1 (ko) 2014-04-21 2018-06-22 미쓰비시덴키 가부시키가이샤 전력용 반도체 장치
CN106463504B (zh) 2014-11-17 2019-11-29 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP2016174029A (ja) 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP6335829B2 (ja) 2015-04-06 2018-05-30 三菱電機株式会社 半導体装置
JP6679892B2 (ja) * 2015-05-15 2020-04-15 富士電機株式会社 半導体装置
US10217738B2 (en) 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device
WO2017006711A1 (ja) 2015-07-07 2017-01-12 富士電機株式会社 半導体装置
US10332990B2 (en) * 2015-07-15 2019-06-25 Fuji Electric Co., Ltd. Semiconductor device
CN107112358B (zh) * 2015-07-16 2020-10-20 富士电机株式会社 半导体装置及半导体装置的制造方法
US10056370B2 (en) * 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
JP6384425B2 (ja) 2015-08-21 2018-09-05 株式会社デンソー 半導体装置
JP6428945B2 (ja) 2015-09-16 2018-11-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017098359A (ja) 2015-11-20 2017-06-01 トヨタ自動車株式会社 逆導通ｉｇｂｔ
CN107086217B (zh) 2016-02-16 2023-05-16 富士电机株式会社 半导体装置
WO2017155122A1 (ja) 2016-03-10 2017-09-14 富士電機株式会社 半導体装置
DE112017000689T5 (de) * 2016-09-14 2018-10-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren dafür
JP6881463B2 (ja) * 2016-09-14 2021-06-02 富士電機株式会社 Ｒｃ−ｉｇｂｔおよびその製造方法
WO2018105749A1 (ja) * 2016-12-09 2018-06-14 国立大学法人九州工業大学 絶縁ゲートバイポーラトランジスタ装置、半導体装置の生産方法、及び、絶縁ゲートバイポーラトランジスタ装置の生産方法
DE102018112344A1 (de) * 2017-05-29 2018-11-29 Infineon Technologies Ag Leistungshalbleitervorrichtung mit dV/dt-Steuerbarkeit und Quergrabenanordnung
JP7139861B2 (ja) * 2017-12-12 2022-09-21 富士電機株式会社 絶縁ゲート型バイポーラトランジスタ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080796A (ja) * 2011-10-03 2013-05-02 Toyota Central R&D Labs Inc 半導体装置
WO2017141998A1 (ja) * 2016-02-15 2017-08-24 富士電機株式会社 半導体装置
JP2017147435A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置
CN107180855A (zh) * 2016-03-11 2017-09-19 富士电机株式会社 半导体装置

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