JP7384287B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ部と、ダイオード部とを同一基板に形成した半導体装置において、ヘリウムイオン等の粒子線を半導体基板の所定深さ位置に照射し、ライフタイムキラーを含むライフタイム制御領域を設ける技術が知られている。また、ライフタイム制御領域は、トランジスタ部からのキャリア増大を抑制するためダイオード部から隣接するトランジスタ部の領域の一部にわたって設けられている。（例えば、特許文献１および２）。
特許文献１ 特開２０１７－１３５３３９号公報
特許文献２ 特開２０１４－１７５５１７号公報
 解決しようとする課題
このような半導体装置では、ライフタイムキラーがトランジスタ部に照射されるため、ゲート酸化膜にダメージが入り閾値電圧の低下が起きる。閾値電圧の低下によって電流集中が起こるため、過電流動作時にターンオフでラッチアップが起こり破壊するという問題がある。
一般的開示
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、トランジスタ部とダイオード部とを有する半導体基板を備え、半導体基板は、内部に設けられた第１導電型のドリフト領域を有し、トランジスタ部は、半導体基板の上面視でダイオード部から離間したトランジスタ領域と、半導体基板の上面視でトランジスタ領域とダイオード部との間に位置し、ドリフト領域において半導体基板のおもて面側にライフタイム制御領域を有する境界領域とを有し、境界領域は、電流抑制構造を有する。
トランジスタ部は、半導体基板のおもて面からドリフト領域まで設けられた少なくとも１つのゲートトレンチ部および少なくとも１つのダミートレンチ部をさらに有し、境界領域では、ゲートトレンチ部の数に対するダミートレンチ部の数の比率であるダミー比率が１より大きくてよい。
境界領域におけるダミー比率はトランジスタ領域におけるダミー比率より高くてよい。
境界領域におけるダミー比率は、トランジスタ領域におけるダミー比率の１倍以上、９倍以下であってよい。
トランジスタ部は、半導体基板のおもて面に、第１導電型のエミッタ領域をさらに有し、境界領域におけるエミッタ領域の比率は、トランジスタ領域におけるエミッタ領域の比率より低くてよい。
半導体基板の上面視で、トランジスタ部およびダイオード部の配列方向における境界領域の幅は、５０μｍ以上、１５０μｍ以下であってよい。
境界領域の幅は、１００μｍ以上であってよい。
半導体基板の上面視で、境界領域の面積は、トランジスタ領域の面積の３倍以上であってよい。
ライフタイム制御領域は、ドーピング濃度が１×ｅ１０ｃｍ－３以上、１×ｅ１３ｃｍ－３以下のライフタイムキラーを含んでよい。
ドリフト領域において、半導体基板の裏面側に、トランジスタ部およびダイオード部の全体にわたってライフタイム制御領域がさらに設けられてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の部分上面図である。 図１Ａにおけるａ－ａ'断面を示す図である。 実施例１に係る半導体装置１００の部分上面図である。 実施例１に係る半導体装置１００の部分上面図である。 実施例１に係る半導体装置１００の部分上面図である。 ゲート電圧Ｖｇｅと電流との関係を示すグラフである。 実施例２に係る半導体装置２００の部分上面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面をおもて面、他方の面を裏面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
本明細書では、半導体基板のおもて面および裏面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板のおもて面および裏面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板のおもて面および裏面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタの何れかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の濃度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。
また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
ＳＲ法により計測されるキャリア濃度は、結晶欠陥がある領域のキャリア濃度が半導体基板のキャリア濃度よりも低くなることがある。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度がシリコンのキャリア移動度の値よりも低い。キャリア移動度の低下は、結晶欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
［実施例１］
図１Ａは、本実施形態の実施例１に係る半導体装置１００の部分上面図である。半導体装置１００は、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０とを有する半導体基板を備える。図１Ａは、トランジスタ部７０およびダイオード部８０の境界周辺を中心に示す。
なお、本明細書で単に上面視と称した場合、半導体基板のおもて面側から見ることを意味している。本例では、上面視でトランジスタ部７０およびダイオード部８０の配列方向をＸ軸、半導体基板のおもて面においてＸ軸と垂直な方向をＹ軸、半導体基板のおもて面と垂直な方向をＺ軸と称する。
トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部８０は、半導体基板の裏面に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。一方、トランジスタ部７０は、半導体基板の裏面に、Ｐ＋型のコレクタ領域を有する。
本例の半導体装置１００は、半導体基板のおもて面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４および引き抜き領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。
また、本例の半導体装置１００は、半導体基板のおもて面の上方にゲート金属層５０およびエミッタ電極５２を備える。ゲート金属層５０およびエミッタ電極５２は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０と、半導体基板のおもて面との間には層間絶縁膜が設けられるが、図１Ａでは省略している。本例の層間絶縁膜には、コンタクトホール４９、５４、５６および５８が、当該層間絶縁膜を貫通して設けられる。図１Ａにおいては、それぞれのコンタクトホールに斜線のハッチングを付している。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４および引き抜き領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板のおもて面におけるエミッタ領域１２、ベース領域１４および引き抜き領域１５と電気的に接続する。
エミッタ電極５２は、コンタクトホール５６またはコンタクトホール５８を通ってダミートレンチ部３０内のダミー導電部と電気的に接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の導電性材料で形成された接続部２５が設けられてよい。接続部２５は、それぞれ絶縁膜上に設けられる。絶縁膜の上面には、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜およびエミッタ電極５２が設けられる。
ゲート金属層５０は、コンタクトホール４９を通ってゲートランナー４８と電気的に接続する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成されてよい。ゲートランナー４８は、半導体基板のおもて面において、ゲートトレンチ部４０内のゲート導電部に電気的に接続する。ゲート金属層５０は、ダミートレンチ部３０内のダミー導電部およびエミッタ電極５２には電気的に接続しない。
ゲートランナー４８とエミッタ電極５２とは、層間絶縁膜および酸化膜などの絶縁物により電気的に分離されてよい。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートトレンチ部４０の先端部においてゲート導電部は半導体基板のおもて面に露出しており、ゲートランナー４８と接続する。
エミッタ電極５２およびゲート金属層５０は、金属を含む導電性材料で形成される。例えば、エミッタ電極５２およびゲート金属層５０は、アルミニウムまたはアルミニウムを主成分とする合金（アルミニウム－シリコン、アルミニウム－シリコン－銅等）で形成される。これらの各電極は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。
各電極は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。プラグは、コンタクトホール内に埋め込んでもよく、半導体基板に接する側にバリアメタルを設けてバリアメタルに接するようにタングステンを埋め込んで形成されてもよい。
ウェル領域１１は、ゲートランナー４８およびダミートレンチ部３０と重なって設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、ゲートランナー４８側に離れて設けられている。また、ウェル領域１１は、ダミートレンチ部３０を覆うように設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。
本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。また、ウェル領域１１は、半導体基板のおもて面から、ベース領域１４の下端よりも深く、かつ、ゲートトレンチ部４０およびダミートレンチ部３０よりも深い位置まで形成されている。
トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向（Ｘ軸方向）に複数配列されたトレンチ部を有する。本例のトランジスタ部７０は、Ｘ軸方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とを有する。本例のダイオード部８０は、Ｘ軸方向に沿って複数のダミートレンチ部３０を有する。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向（Ｙ軸方向）に沿って延伸する２つの直線部分３９（Ｙ軸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１とを有してよい。
先端部４１の少なくとも一部は、上面視において曲線状に設けられてよい。後述するように、２つの直線部分３９のＹ軸方向における端部同士を、先端部４１がゲートランナー４８と接続する。
ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９および先端部３１を有してもよい。図１Ａに示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０および先端部３１を有するダミートレンチ部３０の両方を含んでいる。
ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向（Ｚ軸方向）の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
図１Ｂは、図１Ａにおけるａ－ａ'断面を示す図である。ａ－ａ'断面は、ゲートトレンチ部４０およびダミートレンチ部３０を含み、引き抜き領域１５およびベース領域１４を通るＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。
Ｘ軸方向において、隣接するトレンチ部の間にはメサ部が設けられている。メサ部は、基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の深さ位置は、基板１０のおもて面２１からトレンチ部の下端までである。
本例のメサ部は、Ｘ軸方向において隣接するトレンチ部に挟まれ、基板１０のおもて面２１において、トレンチ部に沿ってＹ軸方向に延伸して設けられている。後述するように、本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０およびメサ部６１のそれぞれを指している。
それぞれのメサ部には、ベース領域１４が設けられる。トランジスタ部７０のそれぞれのメサ部には、上面視においてベース領域１４に挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型の引き抜き領域１５の少なくとも一方が設けられてよい。図１Ａに示すように、エミッタ領域１２はＮ＋型であり、引き抜き領域１５はＰ＋型である。エミッタ領域１２および引き抜き領域１５は、Ｚ軸方向において、ベース領域１４と基板１０のおもて面２１との間に設けられてよい。
トランジスタ部７０のメサ部は、基板１０のおもて面２１に露出したエミッタ領域１２を有する。本例では、トランジスタ部７０のメサ部には、基板１０のおもて面２１に露出したエミッタ領域１２および引き抜き領域１５が設けられている。
後述されるように、ゲートトレンチ部４０のゲート導電部にゲート電圧が印加されると、Ｚ軸方向においてエミッタ領域１２とドリフト領域との間に設けられたベース領域１４に、Ｎ＋型の反転層によるチャネルが形成される。引き抜き領域１５は、Ｐ＋型のコレクタ領域２２から基板１０のおもて面２１側に流れる正孔電流を引き抜くことができるため、ラッチアップを抑制することができる。
トランジスタ部７０のメサ部におけるエミッタ領域１２および引き抜き領域１５のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部のエミッタ領域１２および引き抜き領域１５は、Ｙ軸方向に沿って交互に配置されている。
他の例においては、トランジスタ部７０のメサ部におけるエミッタ領域１２および引き抜き領域１５は、Ｙ軸方向に沿ってストライプ状に設けられていてもよい。例えば、トレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域に引き抜き領域１５が設けられる。
ただし、トランジスタ部７０において、ダイオード部８０に隣接するメサ部には、エミッタ領域１２が設けられておらず、上面視においてベース領域１４に挟まれた領域に、基板１０のおもて面２１に露出した引き抜き領域１５が設けられている。
ダイオード部８０のメサ部には、エミッタ領域１２が設けられていない。ダイオード部８０のメサ部には、基板１０のおもて面２１に露出したベース領域１４が設けられてよい。ベース領域１４は、ダイオード部８０のメサ部全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、上面視において、延伸方向（Ｙ軸方向）においてベース領域１４に挟まれた領域に配置されている。本例のコンタクトホール５４は、引き抜き領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、メサ部の配列方向（Ｘ軸方向）において、それぞれのメサ部の中央に配置されてよい。
ダイオード部８０において、基板１０の裏面２３と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。基板１０の裏面２３において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。図１Ａにおいては、カソード領域８２およびコレクタ領域２２の境界を破線で示している。
カソード領域８２は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的ドーピング濃度が高く、且つ、深い位置まで形成されているＰ型のウェル領域１１と、カソード領域８２との距離を確保することにより、ウェル領域１１からのホール注入を抑制し、逆回復損失を低減できる。
本例のカソード領域８２のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード領域８２のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の基板１０はシリコン基板である。
基板１０は、第１導電型のドリフト領域１８を有する。本例のドリフト領域１８は、Ｎ－型である。ドリフト領域１８は、基板１０において他のドーピング領域が設けられずに残存した領域であってよい。
ドリフト領域１８の上方には、Ｚ軸方向に一つ以上の蓄積領域１６が設けられてよい。蓄積領域１６は、ドリフト領域１８と同じドーパントが、ドリフト領域１８よりも高濃度に蓄積した領域である。蓄積領域１６は、ドリフト領域１８よりドーピング濃度よりが高いＮ型である。蓄積領域１６を設けることで、トランジスタ部７０のＰ－型のベース領域１４からトレンチ部の底部にかけて、基板１０の裏面側からの正孔の蓄積量が高まる。これにより、電子によるキャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。
層間絶縁膜３８は、基板１０のおもて面２１に設けられている。層間絶縁膜３８は、ボロンまたはリン等の不純物が添加されたシリケートガラス等の絶縁膜である。層間絶縁膜３８はおもて面２１に接していてよく、層間絶縁膜３８とおもて面２１との間に酸化膜等の他の膜が設けられていてもよい。層間絶縁膜３８には、図１Ａにおいて説明したコンタクトホール５４が設けられている。
エミッタ電極５２は、基板１０のおもて面２１および層間絶縁膜３８の上面に設けられる。エミッタ電極５２は、金属を含む材料で形成される。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、基板１０のおもて面２１と電気的に接続する。
コンタクトホール５４の内部には、タングステン（Ｗ）等のコンタクトプラグが設けられてもよい。プラグは、コンタクトホール５４のうち引き抜き領域１５、ベース領域１４、およびエミッタ領域１２のそれぞれと接する領域に設けられる。
プラグが設けられたコンタクトホールの底部（Ｚ軸正側の端部）には、プラグ領域１７が形成される。プラグ領域１７は、引き抜き領域１５よりもドーピング濃度の高い第２導電型の領域である。本例のプラグ領域１７はＰ＋＋型である。これにより、バリアメタルと引き抜き領域１５との接触抵抗が改善される。また、プラグ領域１７の厚み（Ｚ軸方向距離）は約０．５μｍ以下であり、平面視で引き抜き領域１５よりも小さい領域である。
プラグ領域１７は、トランジスタ部７０の動作において、接触抵抗改善によりラッチアップ耐量を向上させる。一方、ダイオード部８０の動作においては、プラグ領域がない場合はバリアメタルとベース領域１４との接触抵抗が高く、導通損失、スイッチング損失が上昇するが、プラグ領域１７を設けることにより、導通損失およびスイッチング損失の上昇を抑制する。
コレクタ電極２４は、基板１０の裏面２３に設けられる。コレクタ電極２４は、金属を含む材料で形成される。
トランジスタ部７０において、Ｘ軸方向に隣接するトレンチ部の間にメサ部６０が設けられている。メサ部６０には、ベース領域１４の上方に、おもて面２１に接してエミッタ領域１２および引き抜き領域１５の少なくとも一方が設けられる。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。
本例では、トランジスタ部７０のメサ部６０には、基板１０のおもて面２１に露出したエミッタ領域１２および引き抜き領域１５が、Ｙ軸方向に沿って交互に配置されている。なお、図１Ｂが示すａ－ａ'断面は、Ｘ軸方向に沿って引き抜き領域１５が配置された位置を通るので、エミッタ領域１２は示されていない。
ただし、ダイオード部８０側のメサ部６０には、エミッタ領域１２は設けられず、基板１０のおもて面２１に露出した引き抜き領域１５が設けられる。
ダイオード部８０において、隣接するトレンチ部の間にメサ部６１が設けられている。メサ部６１には、おもて面２１に露出したベース領域１４が設けられる。ダイオード部８０のベース領域１４は、アノードとして動作する。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。本例のバッファ領域２０はＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の裏面側から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０において、バッファ領域２０の下方にはコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下方にはカソード領域８２が設けられる。コレクタ領域２２およびカソード領域８２は、同じ深さに設けられてよい。コレクタ領域２２およびカソード領域８２は、基板１０の裏面２３において接して設けられてよい。ダイオード部８０は、トランジスタ部７０がターンオフする時に、逆方向に導通する還流電流を流す還流ダイオード（ＦＷＤ）として機能してよい。
基板１０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、おもて面２１からベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８に到達するように設けられる。
トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、おもて面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。ゲート導電部４４の上面は、基板１０のおもて面２１と同じＸＹ平面内にあってよい。ゲート絶縁膜４２は、ゲート導電部４４と基板１０とを絶縁する。ゲート導電部４４は、不純物がドープされたポリシリコン等の半導体で形成される。
ゲート導電部４４は、Ｚ軸方向においてベース領域１４よりも深い位置まで設けられてよい。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。ゲート導電部４４にゲート電圧が印加されると、Ｚ軸方向においてエミッタ領域１２とドリフト領域１８との間に設けられたベース領域１４において、ゲートトレンチ部４０に接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ＸＺ断面においてゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、基板１０のおもて面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。
ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。ダミー導電部３４は、ダミートレンチの内部においてダミー絶縁膜３２よりも内側に設けられる。ダミー導電部３４の上面は、おもて面２１と同じＸＹ平面内にあってよい。ダミー絶縁膜３２は、ダミー導電部３４と基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
本例のゲートトレンチ部４０およびダミートレンチ部３０は、基板１０のおもて面２１において層間絶縁膜３８に覆われている。なお、ゲートトレンチ部４０およびダミートレンチ部３０のＺ軸方向における底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
ドリフト領域１８には、基板１０のおもて面２１側に、トランジスタ部７０の少なくとも一部からダイオード部８０にわたって、ライフタイムキラーを含むライフタイム制御領域８５が設けられる。トランジスタ部７０において、ライフタイム制御領域８５を有さない領域をトランジスタ領域７２、ライフタイム制御領域８５を有する領域を境界領域７４という。トランジスタ領域７２は、半導体基板の上面視でダイオード部８０から離間した領域である。境界領域７４は、半導体基板の上面視でトランジスタ領域７２とダイオード部８０との間に位置する領域である。
ライフタイム制御領域８５は、基板１０のおもて面２１または裏面２３からプロトンまたはヘリウムを照射し、基板１０のおもて面２１から裏面２３に向かう方向において、トレンチ部の底部より深く形成されてよい。ライフタイムキラーは、例えばヘリウムまたはプロトンを所定の深さ位置に注入することで、基板１０の内部に結晶欠陥を形成する。本例において、ライフタイム制御領域は、ドーピング濃度が１×ｅ１０ｃｍ－３以上、１×ｅ１３ｃｍ－３以下のドーピング量で形成される。
一例として、基板１０のおもて面２１からプロトンまたはヘリウムを照射する場合は、ライフタイム制御領域８５を形成しない領域をメタルもしくはレジストマスクで遮蔽し、トランジスタ部７０およびダイオード部８０にプロトンまたはヘリウムを照射する。プロトンまたはヘリウムは、マスクで遮蔽された領域には照射されない。
図１Ｂにおいて、ライフタイム制御領域８５のＺ軸方向における位置が「×」の記号で示される。ライフタイム制御領域８５のＺ軸方向における位置は、ライフタイムキラーの濃度分布のＺ軸方向におけるピーク位置である。
ライフタイム制御領域８５のＺ軸方向における位置は、ウェル領域１１の裏面のＺ軸方向における位置と等しくてよく、ライフタイム制御領域８６のＺ軸方向における位置は、ウェル領域１１の裏面のＺ軸方向における位置よりも下方であってもよい。
ライフタイム制御領域８５のＸ軸負側における端部Ｋは、上面視において、トランジスタ部７０のトランジスタ領域７２と境界領域７４との境界とする。
ダイオード部８０が導通すると、カソード領域８２からアノード層として動作するベース領域１４に電子電流が流れる。電子電流がベース領域１４に到達すると電導度変調が起き、アノード層から正孔電流が流れる。ただし、ベース領域１４はトランジスタ部７０にも設けられているため、カソード領域８２からトランジスタ部７０のベース領域１４に向かって、拡散した電子電流が発生する。
このため、ダイオード部８０のベース領域１４のみならず、トランジスタ部７０のベース領域１４からも、カソード領域８２に向かう正孔電流が発生する。さらには、トランジスタ部７０に向かう拡散した電子電流により、トランジスタ部７０の引き抜き領域１５からの正孔注入が促進される。
引き抜き領域１５はベース領域１４よりボロンのドーピング濃度が２桁高いため、引き抜き領域１５からの正孔注入により基板１０の正孔密度が上昇する。これにより、ダイオード部８０のターンオフ時に正孔が消滅するまで時間がかかるため、逆回復ピーク電流が大きくなり、逆回復損失が大きくなる。
本例のライフタイム制御領域８５は、ターンオフ時に、ベース領域１４で発生する正孔とカソード領域８２から注入される電子との再結合を促進する。このように、ライフタイム制御領域８５は、ターンオフ時のキャリア消滅を促進し、逆回復時のピーク電流を抑制することにより、逆回復損失を低減する。
本例のライフタイム制御領域８５は、ダイオード部８０から境界領域７４にわたって設けられているので、ダイオード部８０のみにライフタイム制御領域を設ける場合と比べ、ライフタイム制御領域８５の端部Ｋと、カソード領域８２との距離が長い。このため、境界領域７４のベース領域１４で発生する正孔電流と、カソード領域８２から流入する電子との再結合がより促進され、ダイオード部８０の逆回復時のピーク電流を抑制できる。
ただし、ライフタイム制御領域８５が設けられた領域では、基板１０のおもて面２１から照射されたプロトンまたはヘリウムによりトレンチ酸化膜にダメージが入り、界面準位が変化する。
プロトンまたはヘリウムが照射されたゲートトレンチ部４０では、ゲート導電部４４へのゲート電圧印加時にゲートトレンチ部４０のゲート絶縁膜４２にダメージが残りトンネル電流が増大する。そのため、境界領域７４では、トランジスタ領域７２と比べて閾値電圧が低下する。これにより、ターンオフ時に境界領域７４に電流が集中しやすくなるため、ラッチアップにより半導体装置１００が破壊されやすくなる。
本例の境界領域７４は、ゲート電圧印加時に発生するトンネル電流を抑制する電流抑制構造を有する。一例において、境界領域７４は、ゲートトレンチ部４０の一部に代えて、電流抑制構造としてのダミートレンチ部３０を有する。一例において、境界領域７４では、ゲートトレンチ部４０の数に対するダミートレンチ部３０の数の比率であるダミー比率が１より大きい。また、境界領域７４におけるダミー比率は、トランジスタ領域７２におけるダミー比率より高くてよい。
このように、本例の境界領域７４は、ゲートトレンチ部４０とダミートレンチ部３０とのダミー比率を変える電流抑制構造を有することによって、トランジスタ部７０としての機能を維持しつつ、トンネル電流の増加を抑制する。一方、境界領域７４における電子電流の割合を低下させることで、境界領域７４の閾値電圧をトランジスタ部７０よりも高くすることができる。
そのため、トンネル電流の増加による境界領域７４の閾値電圧の低下は、電子電流の割合を低下させることで抑制することができる。また、境界領域７４において、電流密度を低下させることで境界領域７４の閾値電圧の低下を抑制し、トランジスタ部７０全体における閾値電圧の低下またはばらつきを抑制することができる。
さらに、ドリフト領域１８は、基板１０の裏面２３側に、トランジスタ部７０およびダイオード部８０の全体にわたってライフタイム制御領域８６を有してもよい。ライフタイム制御領域８６は、基板１０の裏面２３からプロトンまたはヘリウムを照射することにより形成されてよい。
基板１０の裏面２３からヘリウムまたはプロトンを照射する場合は、ヘリウムまたはプロトンがトレンチ酸化膜を通過せず、トレンチ酸化膜の界面順位は変化しない。また、基板１０の裏面２３からライフタイム制御領域８６の深さ方向位置までの距離が短いので、低エネルギー状態の照射によりライフタイム制御領域８６を形成することができる。
このように、本例の半導体装置１００は、ライフタイム制御領域８５に加えてライフタイム制御領域８６を有することにより、ターンオフ時のキャリア消滅を促進することができる。例えば、ライフタイム制御領域８５は逆回復時のピーク電流を抑制させ、ライフタイム制御領域８６は電流の遮断を早くすることができるため、さらに逆回復損失を低減することができる。
図１Ｃは、本実施形態の実施例１に係る半導体装置１００の部分上面図である。図１Ｃは、トランジスタ部７０のうちトランジスタ領域７２を中心に示す。
トランジスタ領域７２において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられてよい。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。
またそれぞれの直線部分３９の間には、ダミートレンチ部３０が設けられなくてもよく、ゲートトレンチ部４０が設けられてもよい。このような構造により、境界領域７４を全てダミートレンチ部３０にするよりも、エミッタ領域１２からの電子電流を増大することができるため、オン電圧が低減する。
本例のトランジスタ領域７２では、１本のゲートトレンチ部４０と２本のダミートレンチ部３０とが、Ｘ軸方向において交互に配置される。なお、図１Ｃでは、トランジスタ領域７２の境界領域７４側にはダミートレンチ部３０が配置されているが、ゲートトレンチ部４０が配置されてもよい。
図１Ｃに示す例では、トランジスタ領域７２において、２本のゲートトレンチ部４０の直線部分３９の間に、２本のダミートレンチ部３０の直線部分２９が配置される。２つの直線部分３９のＹ軸方向における端部同士を先端部４１がゲートランナー４８と接続することで、ゲート金属層５０がゲートトレンチ部４０へのゲート電極として機能する。一方、先端部４１を曲線状にすることにより、直線部分３９で完結するよりも、端部における電界集中を緩和できる。
図１Ｄは、本実施形態の実施例１に係る半導体装置１００の部分上面図である。図１Ｄは、トランジスタ部７０のうち境界領域７４を中心に示す。
境界領域７４は、ドリフト領域１８に設けられたライフタイム制御領域８５を有する。本例の境界領域７４では、１本のゲートトレンチ部４０と５本のダミートレンチ部３０とが、Ｘ軸方向において交互に配置される。境界領域７４では、ゲートトレンチ部４０の数に対するダミートレンチ部３０の数の比率であるダミー比率が１より大きい。
図１Ｄに示す例では、境界領域７４において、トランジスタ領域７２との境界からＸ軸正側に向かって、１本のゲートトレンチ部４０と５本のダミートレンチ部３０とが順に配置される。
図１Ｄに示す例では、境界領域７４において、２本のゲートトレンチ部４０の直線部分３９の間に、５本のダミートレンチ部３０の直線部分２９が配置される。２つの直線部分３９のＹ軸方向における端部同士を先端部４１がゲートランナー４８と接続することで、ゲート金属層５０がゲートトレンチ部４０へのゲート電極として機能する。一方、先端部４１を曲線状にすることにより、直線部分３９で完結するよりも、端部における電界集中を緩和できる。
本例のトランジスタ領域７２では１本のゲートトレンチ部４０と２本のダミートレンチ部３０とが、Ｘ軸方向において交互に配置されるのに対し、境界領域７４では１本のゲートトレンチ部４０と５本のダミートレンチ部３０とが、Ｘ軸方向において交互に配置される。このように、境界領域７４におけるダミー比率は、トランジスタ領域７２におけるダミー比率より高い。
すなわち、本例のトランジスタ部７０は、トランジスタ領域７２と境界領域７４とでダミー比率を変化させている。境界領域７４は、ゲートトレンチ部４０に代えて、電流抑制構造としてのダミートレンチ部３０を有し、トランジスタ領域７２よりもダミー比率を高くすることによって、電子電流が流れる割合を減らすことができる。このため、トランジスタ部７０よりも境界領域７４の閾値電圧を高くすることができ、トンネル電流の増加による閾値電圧の低下を抑制することができる。このように、ライフタイム制御領域８５による閾値低下の影響を抑制することができる。
境界領域７４のＸ軸方向における幅は、５０μｍ以上、１５０μｍ以下であってよい。あるいは、境界領域７４のＸ軸方向における幅は、１００μｍ以上、１５０μｍ以下であってよい。また、境界領域７４の面積は、トランジスタ領域７２の面積の３倍以上であってよい。
このように、ライフタイム制御領域８５を有する境界領域７４が電流抑制構造を有することによって、ライフタイム制御領域８５による閾値低下の影響を抑制することができる。
図１Ｅは、本実施形態の実施例１に係る半導体装置１００の部分上面図である。図１Ｅは、境界領域７４におけるゲートトレンチ部４０およびダミートレンチ部３０の配置のバリエーションを示す。
図１Ｅに示す例において、トランジスタ領域７２では１本のゲートトレンチ部４０と２本のダミートレンチ部３０とが、Ｘ軸方向において交互に配置され、境界領域７４では１本のゲートトレンチ部４０と５本のダミートレンチ部３０とが、Ｘ軸方向において交互に配置され、図１Ｄに示す例と共通する。ただし、本例の境界領域７４では、トランジスタ領域７２との境界からＸ軸正側に向かって、５本のダミートレンチ部３０と１本のゲートトレンチ部４０とが順に配置される。
本例においても、境界領域７４では、ゲートトレンチ部４０の数に対するダミートレンチ部３０の数の比率であるダミー比率が１より大きい。また、境界領域７４におけるダミー比率は、トランジスタ領域７２におけるダミー比率より高い。
このように、境界領域７４が電流抑制構造を有することにより、ライフタイム制御領域８５による閾値低下の影響を抑制する効果が得られ、ゲートトレンチ部４０およびダミートレンチ部３０を、配置の順番または規則性に拘束されずに高い自由度で配置することができる。
なお、本例の境界領域７４の幅および面積の範囲は図１Ｄに示す例と共通するので、ここでは説明を省略する。
図２は、ゲート電圧Ｖｇｅと電流との関係を示すグラフである。図２において、横軸は、ゲートトレンチ部４０のゲート導電部４４に印加されるゲート電圧Ｖｇｅ［Ｖ］、縦軸は、ゲート電圧Ｖｇｅ印加時に発生する電流［Ａ］を示す。計算のための条件として、３０Ａ定格電圧の半導体装置１００において、トランジスタ部７０とダイオード部８０との境界からトランジスタ部７０側に１００μｍまでの範囲に、基板１０のおもて面２１側からヘリウムを照射し、ライフタイム制御領域８５を形成した。
また、トランジスタ領域７２および境界領域７４の面積比を１：３として、ゲート電圧Ｖｇｅと電流との関係を計算した。ここで、トランジスタ領域７２では電流２２．５ｍＡのゲート電圧Ｖｇｅ、境界領域７４では電流７．５ｍＡのときのゲート電圧Ｖｇｅが閾値電圧となる。
図２において、実線がトランジスタ部７０全体、一点鎖線がトランジスタ領域７２、点線が境界領域７４における電流を示す。計算の結果、トランジスタ部７０全体における閾値電圧は６．２Ｖ、トランジスタ領域７２における閾値電圧は６．５２Ｖ、境界領域７４における閾値電圧は５．９２Ｖであった。
上述の計算条件では、トランジスタ領域７２における閾値電圧と比べて、トランジスタ部７０全体では閾値電圧が０．３Ｖ低下し、境界領域７４では閾値電圧が０．６Ｖ低下するという結果が得られた。
トランジスタ領域７２における電流密度に対して、境界領域７４における電流密度は約９倍であった。このように、トランジスタ領域７２におけるダミー比率を１倍とすると、境界領域７４におけるダミー比率を１倍以上、９倍以下とすることで、電流密度の上昇を防止しつつ、閾値電圧の低下を抑制することができる。
［実施例２］
図３は、実施例２に係る半導体装置２００の部分上面図である。ここで、半導体装置１００と共通する要素には同じ符号を付し、説明を省略する。図３は、トランジスタ部７０のうち境界領域７４を中心に示す。
半導体装置２００の境界領域７４では、２本のゲートトレンチ部４０の直線部分３９の間に、２本のダミートレンチ部３０の直線部分２９が配置される。すなわち、半導体装置２００の境界領域７４では、トランジスタ領域７２と同様に、１本のゲートトレンチ部４０と２本のダミートレンチ部３０とが、Ｘ軸方向において交互に配置される。
トランジスタ領域７２および境界領域７４は、基板１０のおもて面２１に露出したエミッタ領域１２および引き抜き領域１５を有する。トランジスタ領域７２では、エミッタ領域１２および引き抜き領域１５がＹ軸方向において交互に配置されているが、境界領域７４では、エミッタ領域１２の一部が間引かれている。すなわち、境界領域７４におけるエミッタ領域１２の比率は、トランジスタ領域７２におけるエミッタ領域１２の比率より低い。
本例の境界領域７４は、エミッタ領域１２の一部に代えて引き抜き領域１５が設けられている、またはベース領域１４が基板１０のおもて面２１に露出している。エミッタ領域１２が間引かれた領域がエミッタ領域１２と隣接する場合は引き抜き領域１５が配置され、エミッタ領域１２と隣接していない場合はベース領域１４が基板１０のおもて面２１に露出するように設けられてよい。
境界領域７４において、一部のゲートトレンチ部４０は、隣接するメサ部６０からエミッタ領域１２が間引かれており、エミッタ領域１２に接していない。このようなゲートトレンチ部４０は、ゲート金属層５０に接続されていても、ゲート電圧印加時に電流が流れない、いわゆるアクティブダミートレンチとなり、電流抑制構造として機能する。
本例の境界領域７４は、電流抑制構造としてのアクティブダミートレンチを有することにより、半導体装置１００の境界領域７４と同様の効果が得られる。本例の境界領域７４では、ゲートトレンチ部４０の数よりアクティブダミートレンチの数が多くてよい。また、本例の境界領域７４では、ゲートトレンチ部４０の数に対し、ダミートレンチ部３０の数とアクティブダミートレンチの数との総数の比率を高くしてよい。
このように半導体装置２００では、境界領域７４におけるエミッタ領域１２の比率を低下させることにより、エミッタ領域１２から流れる電子電流密度を低減することができ、境界領域７４においてゲートトレンチ部４０の数を減らした半導体装置１００と同様の効果が得られる。
なお、半導体装置２００では、境界領域７４においてトランジスタ領域７２と同様に、１本のゲートトレンチ部４０と２本のダミートレンチ部３０とを、Ｘ軸方向において交互に配置するものとしたが、これに限定されない。半導体装置２００の境界領域７４では、半導体装置１００と同様に、１本のゲートトレンチ部４０と５本のダミートレンチ部３０とを、Ｘ軸方向において交互に配置してもよく、異なるダミー比率であってもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・引き抜き領域、１６・・・蓄積領域、１７・・・プラグ領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、５８・・・コンタクトホール、６０・・・メサ部、６１・・・メサ部、７０・・・トランジスタ部、７２・・・トランジスタ領域、７４・・・境界領域、８０・・・ダイオード部、８２・・・カソード領域、８５・・・ライフタイム制御領域、８６・・・ライフタイム制御領域、１００・・・半導体装置、２００・・・半導体装置

Claims (12)

  1. トランジスタ部とダイオード部とを有する半導体基板を備え、
    前記半導体基板は、内部に設けられた第１導電型のドリフト領域と、前記半導体基板のおもて面から前記ドリフト領域まで設けられた少なくとも１つのゲートトレンチ部および少なくとも１つのダミートレンチ部と、前記半導体基板のおもて面に設けられた第１導電型のエミッタ領域とを有し、
    前記トランジスタ部は、
    前記半導体基板の上面視で前記ダイオード部から離間したトランジスタ領域と、
    前記半導体基板の上面視で前記トランジスタ領域と前記ダイオード部との間に位置し、前記ドリフト領域において前記半導体基板のおもて面側にライフタイム制御領域を有する境界領域と
    を有し、
    前記境界領域は、電流抑制構造を有し、
    前記境界領域は、前記ダイオード部に隣接する第１メサ部に上面視で第２導電型の引き抜き領域を備え、
    前記境界領域は、上面視で前記ゲートトレンチ部および前記ダミートレンチ部の延伸方向に沿って、前記エミッタ領域と前記引き抜き領域とが交互に配置されている第２メサ部をさらに備える
    半導体装置。
  2. トランジスタ部とダイオード部とを有する半導体基板を備え、
    前記半導体基板は、内部に設けられた第１導電型のドリフト領域と、前記半導体基板のおもて面から前記ドリフト領域まで設けられた少なくとも１つのゲートトレンチ部および少なくとも１つのダミートレンチ部と、前記半導体基板のおもて面に設けられた第１導電型のエミッタ領域とを有し、
    前記トランジスタ部は、
    前記半導体基板の上面視で前記ダイオード部から離間したトランジスタ領域と、
    前記半導体基板の上面視で前記トランジスタ領域と前記ダイオード部との間に位置し、前記ドリフト領域において前記半導体基板のおもて面側にライフタイム制御領域を有する境界領域と
    を有し、
    前記境界領域は、電流抑制構造を有し、
    前記境界領域は、
    上面視で第２導電型のベース領域を備える第１メサ部と、
    前記第１メサ部と前記ダミートレンチ部を挟んで隣り合い、第２導電型の引き抜き領域を備える第２メサ部と、
    前記第２メサ部の間に挟まれ、前記ゲートトレンチ部および前記ダミートレンチ部の延伸方向に沿って、前記エミッタ領域と前記引き抜き領域とが交互に配置されている第３メサ部とを有する
    半導体装置。
  3. トランジスタ部とダイオード部とを有する半導体基板を備え、
    前記半導体基板は、内部に設けられた第１導電型のドリフト領域と、前記半導体基板のおもて面から前記ドリフト領域まで設けられた少なくとも１つのゲートトレンチ部および少なくとも１つのダミートレンチ部と、前記半導体基板のおもて面に設けられた第１導電型のエミッタ領域とを有し、
    前記トランジスタ部は、
    前記半導体基板の上面視で前記ダイオード部から離間したトランジスタ領域と、
    前記半導体基板の上面視で前記トランジスタ領域と前記ダイオード部との間に位置し、前記ドリフト領域において前記半導体基板のおもて面側にライフタイム制御領域を有する境界領域と
    を有し、
    前記境界領域は、電流抑制構造を有し、
    前記境界領域の前記ゲートトレンチ部は、
    前記エミッタ領域に接する第１ゲートトレンチ部と、前記エミッタ領域に接していない第２ゲートトレンチ部とを有する
    半導体装置。
  4. トランジスタ部とダイオード部とを有する半導体基板を備え、
    前記半導体基板は、内部に設けられた第１導電型のドリフト領域と、前記半導体基板のおもて面から前記ドリフト領域まで設けられた少なくとも１つのゲートトレンチ部および少なくとも１つのダミートレンチ部と、前記半導体基板のおもて面に設けられた第１導電型のエミッタ領域とを有し、
    前記トランジスタ部は、
    前記半導体基板の上面視で前記ダイオード部から離間したトランジスタ領域と、
    前記半導体基板の上面視で前記トランジスタ領域と前記ダイオード部との間に位置し、前記ドリフト領域において前記半導体基板のおもて面側にライフタイム制御領域を有する境界領域と
    を有し、
    前記境界領域は、電流抑制構造を有し、
    前記ライフタイム制御領域は、ドーピング濃度が１×ｅ １０ ｃｍ －３ 以上、１×ｅ １３ ｃｍ －３ 以下のライフタイムキラーを含む
    半導体装置。
  5. 前記境界領域では、ゲートトレンチ部の数に対するダミートレンチ部の数の比率であるダミー比率が１より大きい
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記境界領域における前記ダミー比率は前記トランジスタ領域における前記ダミー比率より高い
    請求項５に記載の半導体装置。
  7. 前記境界領域における前記ダミー比率は、前記トランジスタ領域における前記ダミー比率の１倍以上、９倍以下である
    請求項５に記載の半導体装置。
  8. 前記境界領域における前記エミッタ領域の比率は、前記トランジスタ領域における前記エミッタ領域の比率より低い
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記半導体基板の上面視で、前記トランジスタ部および前記ダイオード部の配列方向における前記境界領域の幅は、５０μｍ以上、１５０μｍ以下である
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記境界領域の幅は、１００μｍ以上である
    請求項９に記載の半導体装置。
  11. 前記半導体基板の上面視で、前記境界領域の面積は、前記トランジスタ領域の面積の３倍以上である
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記ドリフト領域において、前記半導体基板の裏面側に、前記トランジスタ部および前記ダイオード部の全体にわたって裏面ライフタイム制御領域がさらに設けられる
    請求項１から１１のいずれか一項に記載の半導体装置。
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WO2024014401A1 (ja) * 2022-07-11 2024-01-18 富士電機株式会社 半導体装置および半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
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WO2020080295A1 (ja) * 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019111572A1 (ja) 2017-12-06 2019-06-13 富士電機株式会社 半導体装置
WO2019116696A1 (ja) 2017-12-14 2019-06-20 富士電機株式会社 半導体装置
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