CN117616584A - 半导体装置 - Google Patents

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CN117616584A
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CN
China
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region
trench
semiconductor device
semiconductor substrate
gate
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野口晴司
樱井洋辅
伊仓巧裕
浜崎竜太郎
尾崎大辅
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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Abstract

提供一种半导体装置，其是具备设置有第一导电型的漂移区的半导体基板的半导体装置，半导体基板具有有源部和在半导体基板的上表面设置于有源部的沟槽部，有源部具有沟槽部在排列方向上以第一沟槽间隔排列的第一区域和沟槽部在排列方向上以比第一沟槽间隔大的第二沟槽间隔排列的第二区域，第一区域具有遍及至少两个沟槽部的底部而设置的第二导电型的第一底部区域，第二区域具有设置于一个沟槽部的底部的第二导电型的第二底部区域。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，已知在IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等半导体装置中在沟槽部的底部设置有杂质区域的构成(例如，参照专利文献1、2)。
现有技术文献
专利文献
专利文献1：日本特开2019-91892号公报
专利文献2：日本特开2019-110288号公报
发明内容
技术问题
在IGBT装置等半导体装置中，期望降低耐压不平衡。
技术方案
为解决上述课题，在本发明的第一方式中，提供一种具备设置有第一导电型的漂移区的半导体基板的半导体装置。半导体基板可以具有有源部。半导体基板可以具有沟槽部。沟槽部可以在半导体基板的上表面设置于有源部。有源部可以具有第一区域。第一区域可以是沟槽部在排列方向上以第一沟槽间隔排列的区域。有源部可以具有第二区域。第二区域可以是沟槽部在排列方向上以比第一沟槽间隔大的第二沟槽间隔排列的区域。第一区域可以具有第二导电型的第一底部区域。第一底部区域可以遍及至少两个沟槽部的底部而设置。第二区域可以具有第二导电型的第二底部区域。第二底部区域可以设置于一个沟槽部的底部。
第二沟槽间隔可以为第一沟槽间隔的2倍以上且第一沟槽间隔的4倍以下。
第二区域可以包括栅极沟槽部。第二底部区域可以设置于栅极沟槽部的底部。
半导体基板可以具有第二导电型的外周阱区。外周阱区可以在俯视时包围有源部。
至少一部分第二区域可以在排列方向上被夹在两个第一区域之间。
在两个第一区域中的一个第一区域设置的第一底部区域可以与外周阱区电连接。
第二区域可以包括至少两个沟槽部。第二底部区域可以分别设置在两个沟槽部的底部。第二底部区域可以不设置在被夹在两个沟槽部之间的台面部的中央。
漂移区的一部分可以设置于在排列方向上相邻的两个第二底部区域之间。
半导体基板可以具有第一导电型的蓄积区。蓄积区的一部分可以设置于在排列方向上相邻的两个第二底部区域之间。
设置于第二区域的蓄积区的掺杂浓度可以低于设置于第一区域的蓄积区的掺杂浓度。
第二底部区域的上端与蓄积区的下端可以在半导体基板的深度方向上接触。
第二沟槽间隔可以大于第二底部区域的排列方向上的长度的1.6倍。
半导体装置可以具备层间绝缘膜。层间绝缘膜可以设置于半导体基板的上方。层间绝缘膜可以具有接触孔。设置于第二区域的上方的接触孔的开口宽度可以大于设置于第一区域的上方的接触孔的开口宽度。
需要说明的是，上述发明内容没有列举出本发明的全部特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是示出实施例的半导体装置100的一个例子的俯视图。
图2是图1中的区域D的放大图。
图3是示出图2中的e-e截面的一个例子的图。
图4是示出图2中的f-f截面的一个例子的图。
图5是示出图2中的g-g截面的一个例子的图。
图6是示出半导体装置100的制造方法的一个例子的图。
图7是示出半导体装置100的制造方法的一个例子的图。
图8是示出在抗蚀剂形成步骤S302中设置的抗蚀剂208的配置的一个例子的图。
图9是示出在抗蚀剂形成步骤S302中设置的抗蚀剂208的配置的一个例子的图。
图10是示出图2中的e-e截面的其他例子的图。
图11是示出图2中的e-e截面的其他例子的图。
图12是示出图2中的e-e截面的其他例子的图。
图13是示出图2中的e-e截面的其他例子的图。
图14是示出其他实施例的半导体装置200的一个例子的俯视图。
图15是示出其他实施例的半导体装置300的一个例子的俯视图。
图16是示出比较例的半导体装置400的一个例子的图。
图17是示出比较例的半导体装置500的一个例子的图。
图18是示出比较例的半导体装置600的一个例子的图。
图19是示出室温时的FWD的正向电流与反向恢复电压的斜率之间的关系的图。
图20是示出FWD的反向恢复电压的斜率的最大值(室温的低电流时)与导通损耗(高温的额定电流时)之间的关系的图。
图21是示出半导体装置100和半导体装置500的栅极电压为0V(关断)时的集电极电流与集电极电压的IV特性的图。
图22是示出半导体装置100和半导体装置600的栅极电压为15V(导通)时的集电极电流与集电极电压的IV特性的图。
图23是示出半导体装置500和半导体装置600的集电极电流与集电极电压的IV特性的图。
符号说明
10··半导体基板、11··外周阱区、12··发射极区、14··基区、15··接触区、16··蓄积区、18··漂移区、20··缓冲区、21··上表面、22··集电极区、23··下表面、24··集电极电极、29··直线部分、30··虚设沟槽部、31··前端部、32··虚设绝缘膜、34··虚设导电部、36··虚设多晶硅、38··层间绝缘膜、39··直线部分、40··栅极沟槽部、41··前端部、42··栅极绝缘膜、43··沟槽、44··栅极导电部、46··栅极多晶硅、52··发射极电极、54··接触孔、56··接触孔、60··台面部、62··宽幅台面部、70··晶体管部、90··边缘终端结构部、92··保护环、100··半导体装置、130··栅极布线、160··有源部、162··端边、164··栅极焊盘、170··中央部、180··外周部、182··第一底部区域、184··第二底部区域、192··第一区域、194··第二区域、200··半导体装置、202··区域、204··区域、206··牺牲氧化膜、208··抗蚀剂、210··注入区域、300··半导体装置、400··半导体装置、500··半导体装置、600··半导体装置
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式并不限定权利要求书所涉及的发明。另外，在实施方式中说明的特征的全部组合并不一定是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，并将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，并将另一个面称为下表面。“上”、“下”的方向不限定于重力方向或安装半导体装置时的方向。
在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。正交坐标轴仅是确定构成要素的相对位置，不限定特定的方向。例如，Z轴不限于表示相对于地面的高度方向。需要说明的是，+Z轴方向与-Z轴方向为彼此反向的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的上表面和下表面平行的正交轴记作X轴和Y轴。另外，将与半导体基板的上表面和下表面垂直的轴记作Z轴。在本说明书中，有时将Z轴的方向称作深度方向。另外，在本说明书中，有时将包含X轴和Y轴在内，平行于半导体基板的上表面和下表面的方向称为水平方向。
另外，有时将从半导体基板的深度方向上的中心起到半导体基板的上表面为止的区域称为上表面侧。同样地，有时将从半导体基板的深度方向上的中心起到半导体基板的下表面为止的区域称为下表面侧。
在本说明书中描述为“相同”或“相等”的情况下，也可以包括具有由制造偏差等引起的误差的情况。该误差例如在10％以内。
在本说明书中，将掺杂了杂质的掺杂区的导电型设为P型或N型进行说明。在本说明书中，杂质有时特别指N型的施主和P型的受主中的任一种，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主，设为显示N型的导电型的半导体或显示P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中，净掺杂浓度是指将施主浓度作为正离子的浓度并将受主浓度作为负离子的浓度，包含电荷的极性在内而进行相加所得的实质浓度。作为一个例子，如果将施主浓度设为ND并将受主浓度设为NA，则任意位置处的实质的净掺杂浓度成为ND-NA。在本说明书中，有时将净掺杂浓度仅记载为掺杂浓度。
施主具有向半导体供给电子的功能。受主具有从半导体接受电子的功能。施主和受主不限定于杂质本身。例如，存在于半导体中的空位(V)、氧(O)和氢(H)结合而成的VOH缺陷作为供给电子的施主发挥功能。在本说明书中，有时将VOH缺陷称为氢施主。
在本说明书中记作P+型或N+型的情况下，是指掺杂浓度高于P型或N型的掺杂浓度，在记作P-型或N-型的情况下，是指掺杂浓度低于P型或N型的掺杂浓度。另外，在本说明书中记作P++型或N++型的情况下，是指掺杂浓度高于P+型或N+型的掺杂浓度。本说明书的单位制除非另有说明否则为SI单位制。有时用cm表示长度的单位，但各计算可以换算为米(m)后进行。
本说明书中，化学浓度是指不依赖于电活化的状态而测定的杂质的原子密度。化学浓度(原子密度)例如能够通过二次离子质谱法(SIMS)来测量。上述的净掺杂浓度能够通过电压-电容测定法(CV法)来测定。另外，可以将通过扩散电阻测定法(SR法)测量的载流子浓度作为净掺杂浓度。通过CV法或SR法测量的载流子浓度可以设为热平衡状态下的值。另外，在N型的区域中，由于施主浓度充分大于受主浓度，因此可以将该区域中的载流子浓度作为施主浓度。同样地，在P型的区域中，可以将该区域中的载流子浓度作为受主浓度。在本说明书中，有时将N型区域的掺杂浓度称为施主浓度，有时将P型区域的掺杂浓度称为受主浓度。
另外，在施主、受主或净掺杂的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度几乎均匀的情况下等，可以将该区域中的施主、受主或净掺杂的浓度的平均值作为施主、受主或净掺杂的浓度。在本说明书中，每单位体积的浓度表示使用atοms/cm3或/cm3。该单位用于半导体基板内的施主或受主浓度、或者化学浓度。可以省略atοms的记载。
通过SR法测量的载流子浓度可以低于施主或受主的浓度。在测定扩散电阻时电流所流动的范围中，有时半导体基板的载流子迁移率低于结晶状态的值。载流子迁移率的降低是因由于晶格缺陷等引起的晶体结构的紊乱(无序)使载流子散乱而产生的。
根据通过CV法或SR法测量的载流子浓度算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一个例子，在硅的半导体中成为施主的磷或砷的施主浓度或者成为受主的硼(Boron)的受主浓度是它们的化学浓度的99％左右。另一方面，在硅的半导体中成为施主的氢的施主浓度是氢的化学浓度的0.1％至10％左右。本说明书中的各浓度可以是室温下的值。室温下的值作为一个例子可以使用300K(开尔文)(约26.9℃)下的值。
图1是示出实施例的半导体装置100的一个例子的俯视图。在图1中，示出将各部件投影到半导体基板10的上表面的位置。在图1中，仅示出半导体装置100的一部分的部件，省略一部分部件。
半导体装置100具备半导体基板10。半导体基板10是由半导体材料形成的基板。作为一个例子，半导体基板10为硅基板，但半导体基板10的材料不限定于硅。
半导体基板10在俯视时具有端边162。在本说明书中仅称为俯视的情况下，是指从半导体基板10的上表面侧观察。本例的半导体基板10具有在俯视时彼此相对的两组端边162。在图1中，X轴和Y轴平行于任一端边162。另外，Z轴垂直于半导体基板10的上表面。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下在半导体基板10的上表面与下表面之间沿深度方向流通有主电流的区域。在有源部160的上方设置有发射极电极，但在图1中省略。
在本例中，在有源部160设置有包括IGBT等晶体管元件的晶体管部70。在其他例子中，晶体管部70和包括FWD(Free Wheel Diode，续流二极管)等二极管元件的二极管部可以沿着半导体基板10的上表面的预定的排列方向交替地配置。在本说明书中，排列方向为X轴方向。
晶体管部70在与半导体基板10的下表面接触的区域具有P+型的集电极区。另外，晶体管部70在半导体基板10的上表面侧周期性地配置有N++型的发射极区、P-型的基区、和具有栅极导电部和栅极绝缘膜的栅极结构。
半导体装置100可以在半导体基板10的上方具有1个以上的焊盘。本例的半导体装置100具有栅极焊盘164。半导体装置100可以具有阳极焊盘、阴极焊盘和电流检测焊盘等焊盘。各焊盘配置于端边162的附近。端边162的附近是指俯视时的端边162与发射极电极之间的区域。在安装半导体装置100时，各焊盘可以经由导线等布线与外部的电路连接。
对栅极焊盘164施加栅极电位。栅极焊盘164与有源部160的栅极沟槽部的导电部电连接。半导体装置100具备将栅极焊盘164与栅极沟槽部连接的栅极布线130。在图1中，对栅极布线130标记斜阴影线。
栅极布线130在俯视时配置于有源部160与半导体基板10的端边162之间。本例的栅极布线130在俯视时包围有源部160。可以将在俯视时被栅极布线130包围的区域作为有源部160。另外，栅极布线130与栅极焊盘164连接。栅极布线130配置于半导体基板10的上方。栅极布线130可以为包含铝等的金属布线。
外周阱区11与栅极布线130重叠地设置。即，与栅极布线130同样地，外周阱区11在俯视时包围有源部160。外周阱区11在与栅极布线130不重叠的范围也以预定的宽度延伸地设置。外周阱区11为第二导电型的区域。本例的外周阱区11为P+型(参照图2)。外周阱区11的杂质浓度可以为5.0×1017atοms/cm3以上且5.0×1019atοms/cm3以下。外周阱区11的杂质浓度可以为2.0×1018atοms/cm3以上且2.0×1019atοms/cm3以下。
另外，半导体装置100还可以具备作为由多晶硅等形成的PN结二极管的未图示的温度感测部、对设置于有源部160的晶体管部70的动作进行模拟的未图示的电流检测部。
本例的半导体装置100在俯视时，在有源部160与端边162之间具备边缘终端结构部90。本例的边缘终端结构部90配置在外周栅极布线130与端边162之间。边缘终端结构部90缓和半导体基板10的上表面侧的电场集中。边缘终端结构部90可以具备包围有源部160而呈环状设置的保护环、场板和降低表面电场中的至少一个。
图2是图1中的区域D的放大图。区域D是包括晶体管部70的区域。本例的半导体装置100具备设置于半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、外周阱区11、发射极区12和接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一个例子。
本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射极电极和栅极布线130。发射极电极和栅极布线130彼此分离地设置。另外，在发射极电极和栅极布线130与半导体基板10的上表面之间设置有层间绝缘膜。在图2中，省略发射极电极、栅极布线130和层间绝缘膜。
发射极电极设置在栅极沟槽部40、虚设沟槽部30、外周阱区11、发射极区12和接触区15的上方。发射极电极通过接触孔与半导体基板10的上表面的发射极区12、接触区15接触。另外，发射极电极通过设置于层间绝缘膜的接触孔与虚设沟槽部30内的虚设导电部连接。发射极电极可以在Y轴方向上的虚设沟槽部30的前端部31与虚设沟槽部30的虚设导电部连接。
栅极布线130通过设置于层间绝缘膜的接触孔与栅极沟槽部40连接。栅极布线130可以在Y轴方向上的栅极沟槽部40的前端部41与栅极沟槽部40的栅极导电部连接。栅极布线130不与虚设沟槽部30内的虚设导电部连接。
发射极电极由包含金属的材料形成。例如，发射极电极的至少一部分区域由铝或铝-硅合金例如AlSi、AlSiCu等金属合金形成。发射极电极可以在由铝等形成的区域的下层具有由钛、钛化合物等形成的阻挡金属。此外，也可以在接触孔内具有以与阻挡金属和铝等接触的方式埋入钨等而形成的插塞。
晶体管部70具有沿排列方向排列有多个的沟槽部。在本例中，沟槽部在半导体基板10的上表面设置于有源部160和外周阱区11。沟槽部在晶体管部70中在俯视时设置为条纹状。在晶体管部70沿着排列方向交替地设置有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。可以是一个栅极沟槽部40与两个虚设沟槽部30交替地设置。需要说明的是，在至少一部分区域中，两个栅极沟槽部40可以相邻地设置。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向延伸的两个直线部分39(沿着延伸方向为直线状的沟槽的部分)、和连接两个直线部分39的前端部41。在本说明书中延伸方向为Y轴方向。
前端部41的至少一部分优选在俯视时设置成曲线状。通过前端部41将两个直线部分39的Y轴方向上的端部彼此连接，能够缓和直线部分39的端部处的电场集中。
在晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的各个直线部分39之间。在各个直线部分39之间可以设置一根虚设沟槽部30，也可以设置多根虚设沟槽部30。在本例中，在各个直线部分39之间设置有两根虚设沟槽部30。需要说明的是，在至少一部分区域中在直线部分39之间也可以不设置虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地具有直线部分29和前端部31。在本例中，各个虚设沟槽部30具有直线部分29和前端部31。
外周阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向的端部在俯视时设置于外周阱区11。即，在各沟槽部的Y轴方向的端部，各沟槽部的深度方向上的底部被外周阱区11覆盖。由此，能够缓和各沟槽部的该底部处的电场集中。另外，半导体装置100可以具备在俯视时整体设置于外周阱区11的栅极沟槽部40或虚设沟槽部30。
在排列方向上各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被夹在沟槽部之间的区域。作为一个例子，台面部的上端为半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部在半导体基板10的上表面沿着沟槽而在延伸方向(Y轴方向)上延伸地设置。在本例中，在晶体管部70设置有台面部60和宽幅台面部62。
在各个台面部60可以设置第一导电型的发射极区12和第二导电型的接触区15中的至少一个。本例的发射极区12为N++型，接触区15为P++型。发射极区12和接触区15可以在深度方向上设置于基区与半导体基板10的上表面之间。
宽幅台面部62的台面宽度大于台面部60的台面宽度。台面宽度是指排列方向(X轴方向)上的沟槽部的间隔。在本说明书中，将台面部60的台面宽度表述为第一沟槽间隔，将宽幅台面部62的台面宽度表述为第二沟槽间隔。在各个宽幅台面部62可以设置第二导电型的接触区15。
晶体管部70的台面部60具有在半导体基板10的上表面露出的发射极区12。发射极区12被设置为与栅极沟槽部40接触。在与栅极沟槽部40接触的台面部60可以设置有在半导体基板10的上表面露出的接触区15。在本例中，在台面部60中，在半导体基板10的上表面露出并配置为最接近栅极布线130的区域为接触区15。另外，在宽幅台面部62中也可以设置有发射极区12和接触区15。在图2中，在宽幅台面部62中设置有接触区15。
台面部60中的接触区15和发射极区12分别被设置为从X轴方向上的一个沟槽部到另一个沟槽部为止。作为一个例子，台面部60的接触区15和发射极区12沿着沟槽部的延伸方向(Y轴方向)交替地配置。另外，宽幅台面部62中的接触区15被设置为从X轴方向上的一个沟槽部到另一个沟槽部为止。
在其他例子中，台面部60的接触区15和发射极区12可以沿着沟槽部的延伸方向(Y轴方向)设置为条纹状。例如在与沟槽部接触的区域设置发射极区12，在被夹在发射极区12之间的区域设置接触区15。
在图2中，在边缘终端结构部90设置有保护环92。在边缘终端结构部90可以设置有多个保护环92。保护环92为第二导电型的区域。保护环92的杂质浓度可以与外周阱区11相同。
有源部160具有中央部170和外周部180。中央部170具有发射极区12。外周部180包围中央部170。在本例中，外周部180在俯视时包围中央部170。中央部170与外周部180的边界可以设为在X轴方向或Y轴方向上最接近外周阱区11的发射极区12。
在中央部170的各个台面部60和宽幅台面部62的上方设置有接触孔。本例的接触孔设置在接触区15、发射极区12的各区域的上方。接触孔可以配置在台面部60的排列方向(X轴方向)上的中央。接触孔可以配置在宽幅台面部62的排列方向(X轴方向)上的中央。在本例中，省略接触孔。
在图2中，用虚线示出设置于半导体基板10内的第一底部区域182和第二底部区域184的配置。第一底部区域182是遍及至少两个沟槽部而设置的P-型的区域。第二底部区域184是设置于一个沟槽部的底部的P-型的区域。在本例中，第二底部区域184设置于被夹在宽幅台面部62之间的沟槽部。另外，第一底部区域182设置于被夹在台面部60之间的沟槽部、以及被夹在台面部60与宽幅台面部62之间的沟槽部。如图2所示，第一底部区域182和第二底部区域184分开地设置。即，第一底部区域182和第二底部区域184未电连接。
图3是示出图2中的e-e截面的一个例子的图。e-e截面是通过中央部170的发射极区12的XZ面。需要说明的是，图3的尺寸不一定与图2的尺寸一致。本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜38、发射极电极52和集电极电极24。
层间绝缘膜38设置于半导体基板10的上表面21。层间绝缘膜38是包括添加有硼或磷等杂质的硅酸盐玻璃等的绝缘膜、热氧化膜和其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有在图2中说明的接触孔54。在外周阱区11的上方部分地设置有接触孔54，由此，外周阱区11与发射极电极52连接。
发射极电极52设置于层间绝缘膜38的上方。发射极电极52通过层间绝缘膜38的接触孔54与半导体基板10的上表面21接触。需要说明的是，发射极电极52可以不设置在外周阱区11的上方。在外周阱区11的上方可以设置有栅极布线130。在栅极布线130之下可以设置栅极多晶硅46。
集电极电极24设置于半导体基板10的下表面23。发射极电极52和集电极电极24由铝等金属材料形成。在本说明书中，将连结发射极电极52与集电极电极24的方向(Z轴方向)称为深度方向。
在各个台面部60和宽幅台面部62设置有第二导电型的基区14。发射极区12和接触区15设置于半导体基板10的上表面21与基区14之间。本例的基区14为P-型。
半导体基板10具有第一导电型的漂移区18。本例的漂移区18为N型或N-型。
在中央部170的台面部60，从半导体基板10的上表面21侧起依次设置有N++型的发射极区12和P-型的基区14。在基区14的下方设置有漂移区18。在台面部60可以设置有N+型的蓄积区16。蓄积区16配置在基区14与漂移区18之间。
发射极区12在半导体基板10的上表面21露出且与栅极沟槽部40接触地设置。发射极区12可以与台面部60的两侧的沟槽部接触。发射极区12的掺杂浓度高于漂移区18的掺杂浓度。
基区14设置于发射极区12的下方。本例的基区14与发射极区12接触地设置。基区14可以与台面部60的两侧的沟槽部接触。作为一个例子，基区14的杂质浓度的峰为2.5×1017atοms/cm3。基区14的杂质浓度可以为5.0×1016atοms/cm3以上且1.0×1018atοms/cm3以下。另外，基区14可以与宽幅台面部62的两侧的沟槽部接触。
蓄积区16设置于基区14的下方。蓄积区16是掺杂浓度高于漂移区18的掺杂浓度的N+型的区域。蓄积区16可以具有磷或氢施主等施主的浓度峰。通过在漂移区18与基区14之间设置高浓度的蓄积区16，能够提高载流子注入增强效应(IE效应)而降低导通电压。蓄积区16可以设置为覆盖各台面部60中的基区14的整个下表面。
在外周部180的台面部60，从半导体基板10的上表面21侧起依次设置P++型的接触区15和P-型的基区14。同样地，在外周部180的宽幅台面部62，可以从半导体基板10的上表面21侧起依次设置P++型的接触区15和P-型的基区14。在基区14的下方设置有漂移区18。蓄积区16可以设置于外周部180的台面部60。蓄积区16也可以设置于外周部180的宽幅台面部62。
在漂移区18之下可以设置有N+型的缓冲区20。缓冲区20的掺杂浓度高于漂移区18的掺杂浓度。缓冲区20可以具有掺杂浓度高于漂移区18的掺杂浓度的浓度峰。浓度峰的掺杂浓度是指浓度峰的顶点处的掺杂浓度。另外，漂移区18的掺杂浓度可以使用掺杂浓度分布几乎平坦的区域中的掺杂浓度的平均值。
缓冲区20可以通过将氢(质子)或磷等N型掺杂剂离子注入而形成。本例的缓冲区20是将氢离子注入而形成的。缓冲区20可以作为防止从基区14的下端起扩展的耗尽层到达P+型的集电极区22的场截止层发挥功能。
在缓冲区20的下方设置有P+型的集电极区22。集电极区22的受主浓度高于基区14的受主浓度。集电极区22可以包含与基区14相同的受主，也可以包含与基区14不同的受主。集电极区22的受主例如为硼。成为受主的元素不限定于上述的例子。
集电极区22在半导体基板10的下表面23露出并与集电极电极24连接。集电极电极24可以与半导体基板10的整个下表面23接触。发射极电极52和集电极电极24由铝等金属材料形成。
在半导体基板10的上表面21侧设置有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21起贯通基区14而到达漂移区18。在设置有发射极区12、接触区15和蓄积区16中的至少任一个的区域中，各沟槽部还贯通这些掺杂区而到达漂移区18。沟槽部贯通掺杂区并不限定于以在形成掺杂区后形成沟槽部的顺序制造。在形成沟槽部后，在沟槽部之间形成掺杂区的情况也包含在沟槽部贯通掺杂区的情况中。
栅极沟槽部40具有设置于半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式设置。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置在比栅极绝缘膜42更靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上可以设置为比基区14长。该截面中的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。栅极导电部44与栅极布线130电连接。如果对栅极导电部44施加预定的栅极电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成由电子的反型层形成的沟道。
虚设沟槽部30在该截面中可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设导电部34与发射极电极52电连接。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式设置。虚设导电部34设置于虚设沟槽的内部且设置在比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。
本例的栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。需要说明的是，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸出的曲面状(在截面中为曲线状)。
在本例的半导体装置100中，在沟槽部的底部设置有第二导电型的底部区域。在本例中，在中央部170，在沟槽部的底部设置有第二导电型的第一底部区域182-1。第一底部区域182-1是与第一底部区域182-2相比设置在中央部170侧的第一底部区域182。本例的第一底部区域182-1为P-型。第一底部区域182-1覆盖沟槽部的底部。第一底部区域182-1遍及至少两个沟槽部的底部而设置。第一底部区域182-1可以设置于基区14的下方。通过设置第二导电型的第一底部区域182-1，从而变得容易控制FWD的反向恢复电压的斜率。因此，能够降低导通损耗。另外，通过设置第一底部区域182-1，能够提高耐压。
另外，在外周部180，在沟槽部的底部设置有第二导电型的第一底部区域182-2。第一底部区域182-2是与第一底部区域182-1相比设置在外周部180侧的第一底部区域182。本例的第一底部区域182-2为P-型。第一底部区域182-2覆盖沟槽部的底部。第一底部区域182-2可以朝向第一底部区域182-1设置。即，第一底部区域182-2在半导体基板10的深度方向上可以设置在与第一底部区域182-1相同的深度。第一底部区域182-2与外周阱区11电连接。在本例中，第一底部区域182-2与外周阱区11直接连接。因此，能够缓和外周阱区11与第一底部区域182-2的边界的电场集中，能够提高关断时的雪崩耐量。
第一底部区域182-1与第一底部区域182-2分开地设置。即，在外周部180的至少一部分不设置底部区域。通过将第一底部区域182-1与第一底部区域182-2分开地设置，能够防止第一底部区域182-1与外周阱区11变为同电位。第一底部区域182-1可以为电浮置。第一底部区域182-1为电浮置是指与任一电极均不电连接。
第一底部区域182-1和第一底部区域182-2的杂质浓度可以相同。通过使第一底部区域182-1和第一底部区域182-2的杂质浓度相同，能够使制造工序为同一工序。另外，第一底部区域182-2的杂质浓度可以大于第一底部区域182-1的杂质浓度。通过使第一底部区域182-2的杂质浓度大于第一底部区域182-1的杂质浓度，从而缓和局部的电场集中的效果变大。外周阱区11的杂质浓度可以大于第一底部区域182-2的杂质浓度。通过使外周阱区11的杂质浓度大于第一底部区域182-2的杂质浓度，能够防止电场分布变得陡峭。作为一个例子，各底部区域的杂质浓度的峰为4.0×1015atοms/cm3。各底部区域的杂质浓度的峰可以为3.0×1014atοms/cm3以上且3.0×1016atοms/cm3以下。作为一个例子，注入到各底部区域的离子的剂量可以为5.0×1011ion/cm2以上且5.0×1013ion/cm2以下。
在比较例的半导体装置400(参照图16)中，在有源部160内，在沟槽部具有底部区域的区域(设为区域202)和在沟槽部没有底部区域的区域(区域204)中，因底部区域的有无而在IGBT的有源静态耐压产生不平衡。根据发明人实施的模拟，与区域202相比，区域204的静态耐压降低约5％。根据IGBT的耐压，静态耐压的差推定为成为几十～100V。根据相同的理由，推定为与区域202相比，区域204的钳位耐压也降低。由于耐压不平衡，IGBT在区域204中集中地发生开关击穿的可能性增大。
在图3中，有源部160具有第一区域192和第二区域194。第一区域192是沟槽部在排列方向上以第一沟槽间隔L1排列的区域。第二区域194是沟槽部在排列方向上以比第一沟槽间隔L1大的第二沟槽间隔L2排列的区域。在本例中，第一区域192被设置于中央部170和外周部180。在本例中，第二区域194被设置于外周部180。
在第一区域192中形成底部区域的情况下，向沟槽部注入硼等杂质。此后，实施热处理并使硼扩散。第一区域192与第二区域194相比，沟槽间隔小。因此，在使硼扩散的情况下，设置于相邻的沟槽部的底部区域相连。因此，在第一区域192形成遍及至少两个沟槽部而设置的第一底部区域182。在本例中，第一区域192与台面部60对应，第二区域194与宽幅台面部62对应。
另一方面，在第二区域194中形成底部区域的情况下，由于第二区域194与第一区域192相比，沟槽间隔大，因此在使硼扩散的情况下，设置于相邻的沟槽部的底部区域不相连。因此，在第二区域194形成设置于一个沟槽部的底部的第二底部区域184。通过设置第二底部区域184，能够降低有源部160内的耐压不平衡。另外，由于第二底部区域184设置于一个沟槽部的底部，因此能够防止第一底部区域182-1与外周阱区11变为同电位。因此，能够降低导通损耗。
第二沟槽间隔L2可以为第一沟槽间隔L1的1.3倍以上且第一沟槽间隔L1的8倍以下。第二沟槽间隔L2可以为第一沟槽间隔L1的1.5倍以上且第一沟槽间隔L1的6倍以下。第二沟槽间隔L2可以为第一沟槽间隔L1的2倍以上且第一沟槽间隔L1的4倍以下。作为一个例子，第一沟槽间隔L1为0.4μm以上且2.0μm以下。作为一个例子，第二沟槽间隔L2为0.8μm以上且8.0μm以下。通过这样设定第一沟槽间隔L1、第二沟槽间隔L2，能够降低耐压不平衡。
在本例中，第二区域194包括栅极沟槽部40。另外，第二底部区域184设置于栅极沟槽部40的底部。由于第二区域194包括栅极沟槽部40，因此在宽幅台面部62电流变得易流通。
另外，在本例中，第二区域194包括虚设沟槽部30。另外，第二底部区域184设置于虚设沟槽部30的底部。这样的构成也能够消除耐压不平衡。
第二区域194可以设置至少两个沟槽部。第二底部区域184可以分别设置于两个沟槽部的底部。需要说明的是，在本例中，第二区域194包括一个栅极沟槽部40和一个虚设沟槽部30，但不限定于该例。例如，第二区域194可以仅包括一个栅极沟槽部40。第二区域194可以仅包括一个虚设沟槽部30。第二区域194可以包括1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。
在本例中，至少一部分第二区域194在排列方向上被夹在两个第一区域192之间。第二区域194在X轴方向上被夹在两个第一区域192之间。由于第二区域194被夹在两个第一区域192之间，因此能够防止第一底部区域182-1与第一底部区域182-2电连接。另外，在两个第一区域192中的一个第一区域192设置的第一底部区域182-2可以与外周阱区11电连接。
另外，在本例中，第二底部区域184不设置于排列方向上的宽幅台面部62的中央C。由于第二底部区域184不设置于排列方向上的宽幅台面部62的中央C，因此能够防止第二底部区域184与相邻的其他第二底部区域184相连。在本例中，漂移区18的一部分设置于在排列方向上相邻的两个第二底部区域184之间。因此，在排列方向上相邻的两个第二底部区域184不相连。
第二沟槽间隔L2可以大于第二底部区域184的排列方向上的长度W1。第二沟槽间隔L2可以大于第二底部区域184的排列方向上的长度W1的1.6倍。通过设为这样的构成，能够防止在排列方向上相邻的两个第二底部区域184相连。
另外，在本例中，第二底部区域184覆盖沟槽部的底部。即，第二底部区域184的排列方向上的长度W1可以大于沟槽部的排列方向上的长度W2。沟槽部的排列方向上的长度W2可以为沟槽部的底部的排列方向上的长度。由于第二底部区域184覆盖沟槽部的底部，因此空穴电流分散，能够防止电流集中。
第二底部区域184和第一底部区域182的杂质浓度可以相同。通过使第一底部区域182和第二底部区域184的杂质浓度相同，能够使制造工序为同一工序。第二底部区域184和第一底部区域182的杂质浓度也可以不同。另外，第二底部区域184可以朝向第一底部区域182而设置。即，第二底部区域184在半导体基板10的深度方向上可以设置在与第一底部区域182相同的深度。
在排列方向上相邻的第二底部区域184之间的距离L7可以为0.1μm以上且10μm以下。在排列方向上相邻的第二底部区域184与第一底部区域182之间的距离也同样地，可以为0.1μm以上且10μm以下。
图4是示出图2中的f-f截面的一个例子的图。f-f截面是通过栅极沟槽部40的前端部41和虚设沟槽部30的前端部31的YZ面。需要说明的是，图4的尺寸不一定与图2的尺寸一致。本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜38、发射极电极52、集电极电极24和栅极布线130。
在该截面中，栅极沟槽部40与栅极布线130连接。在栅极布线130之下可以设置有栅极多晶硅46。在该截面中，虚设沟槽部30经由接触孔56与发射极电极52连接。在发射极电极52之下可以设置有虚设多晶硅36。另外，在图4中也与图3同样地，第一底部区域182-2在半导体基板10的深度方向上可以设置在与第一底部区域182-1相同的深度。
图5是示出图2中的g-g截面的一个例子的图。通过虚设沟槽部30的直线部分29的YZ面。需要说明的是，图5的尺寸不一定与图2的尺寸一致。本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜38、发射极电极52、集电极电极24和栅极布线130。在图5中，在发射极电极52与虚设沟槽部30之间设置有层间绝缘膜38。在图5中也与图3同样地，第一底部区域182-2在半导体基板10的深度方向上可以设置在与第一底部区域182-1相同的深度。
图6、图7是示出半导体装置100的制造方法的一个例子的图。半导体装置100的制造方法具备沟槽形成步骤S301、抗蚀剂形成步骤S302、离子注入步骤S303、抗蚀剂去除步骤S304、栅极导电部形成步骤S305和热处理步骤S306。在图6中，记载有沟槽形成步骤S301、抗蚀剂形成步骤S302和离子注入步骤S303。在图7中，记载有抗蚀剂去除步骤S304、栅极导电部形成步骤S305和热处理步骤S306。
在沟槽形成步骤S301中，在半导体基板10形成沟槽43。沟槽43可以通过公知的方法来形成。沟槽43可以通过蚀刻来形成。在本例中，通过形成沟槽43来形成台面部60和宽幅台面部62。在沟槽43、台面部60和宽幅台面部62可以设置有牺牲氧化膜206。
在抗蚀剂形成步骤S302中，在半导体基板10的上方形成抗蚀剂208。抗蚀剂208可以通过光刻等公知的方法来形成。在抗蚀剂形成步骤S302中，可以对抗蚀剂208进行曝光、显影。需要说明的是，在本截面中在离子注入步骤S303中没有设置抗蚀剂208，但在其他截面中可以设置抗蚀剂208。
在离子注入步骤S303中，向半导体基板10注入离子。在本例中，向半导体基板10注入硼。作为一个例子，离子注入的加速能量为100keV。通过实施离子注入，在沟槽43的底部形成注入区域210。通过对注入区域210进行热处理，从而能够形成底部区域。
在抗蚀剂去除步骤S304中，去除抗蚀剂208。在抗蚀剂去除步骤S304中，可以使抗蚀剂208灰化。需要说明的是，在抗蚀剂去除步骤S304中，可以去除牺牲氧化膜206。
在栅极导电部形成步骤S305中，在沟槽43的内部形成栅极导电部44。栅极导电部44可以为多晶硅等。在栅极导电部44与沟槽43之间可以设置栅极绝缘膜42。需要说明的是，栅极绝缘膜42可以设置于台面部60和宽幅台面部62。
在热处理步骤S306中，对半导体基板10进行热处理。在本例中，在向形成发射极区12、基区14、蓄积区16和未图示的接触区15的区域进行离子注入后，对半导体基板10进行热处理。在进行了热处理的情况下，由于在台面部60中在使硼扩散的情况下设置于相邻的沟槽部的底部区域相连，因此形成第一底部区域182。另一方面，由于在宽幅台面部62中在使硼扩散的情况下设置于相邻的沟槽部的底部区域不相连，因此形成第二底部区域184。
图8是示出在抗蚀剂形成步骤S302中设置的抗蚀剂208的配置的一个例子的图。在图8中，在图1的区域D中配置有抗蚀剂208。抗蚀剂208可以在排列方向上具有长边。抗蚀剂208可以设置于外周部180。
图9是示出在抗蚀剂形成步骤S302中设置的抗蚀剂208的配置的一个例子的图。在图9中，在图1的区域E中配置有抗蚀剂208。区域E中的各构成的配置可以是以Y轴为基准将区域D中的各构成的配置翻转而成的。与图8同样地，抗蚀剂208可以在排列方向上具有长边。抗蚀剂208可以设置于外周部180。
抗蚀剂208可以设置为使设置于中央部170侧的第一底部区域182(图3的第一底部区域182-1)与设置于外周部180侧的第一底部区域182(图3的第一底部区域182-2)不相连。抗蚀剂208可以在宽幅台面部62终止。在本例中，抗蚀剂208从图8的宽幅台面部62起连续设置到图9的宽幅台面部62为止。
图10是示出图2中的e-e截面的其他例子的图。图10与图3的不同点在于第一底部区域182-2在半导体基板10的深度方向上设置得比第一底部区域182-1宽。图10的除此之外的构成可以与图3相同。在本例中，第一底部区域182-2与第一底部区域182-1相比，在下表面23侧设置得宽，成为与外周阱区11几乎相同的深度。通过将第一底部区域182-2设置得比第一底部区域182-1宽，能够调整电场分布。另外，第一底部区域182-2可以在半导体基板10的深度方向上设置得比第二底部区域184宽。
图11是示出图2中的e-e截面的其他例子的图。图11中蓄积区16的构成与图3不同。图11的除此之外的构成可以与图3相同。
在本例中，蓄积区16的一部分设置于在排列方向上相邻的两个第二底部区域184之间。这样的构成也能够降低有源部160内的耐压不平衡。第二底部区域184的上端与蓄积区16的下端可以在半导体基板10的深度方向上接触。通过使第二底部区域184的上端与蓄积区16的下端接触，能够提高半导体装置100的耐量。需要说明的是，第一底部区域182-1的上端与蓄积区16的下端可以在半导体基板10的深度方向上接触。
图12是示出图2中的e-e截面的其他例子的图。图12中蓄积区16的构成与图11不同。图12的除此之外的构成可以与图11相同。
在本例中，将设置于第一区域192的蓄积区16设为蓄积区16-1，将设置于第二区域194的蓄积区16设为蓄积区16-2。设置于第二区域194的蓄积区16-2的掺杂浓度可以低于设置于第一区域192的蓄积区16-1的掺杂浓度。由于如果蓄积区16的掺杂浓度高则存在耐压下降的倾向，因此通过降低设置于耐压易下降的第二区域194的蓄积区16-2的掺杂浓度，从而能够消除耐压不平衡。
图13是示出图2中的e-e截面的其他例子的图。图13中接触孔54的构成与图3不同。图13的除此之外的构成可以与图3相同。
在本例中，将设置于第一区域192的上方的接触孔54设为接触孔54-1，将设置于第二区域194的上方的接触孔54设为接触孔54-2。设置于第二区域194的上方的接触孔54-2的开口宽度W3可以大于设置于第一区域192的上方的接触孔54-1的开口宽度W4。由于在设置于第二区域194的上方的接触孔54-2中接触区15露出，因此通过增大接触孔54-2的开口宽度W3，能够提高空穴的抽出。因此，能够抑制半导体装置100的闩锁。在本例中，接触孔54-2的开口宽度W3与第二沟槽间隔L2(参照图3)相同。
图14是示出其他实施例的半导体装置200的一个例子的俯视图。图14与图2的不同点在于宽幅台面部62设置于中央部170。图14的除此之外的构成可以与图2相同。
在本例中，宽幅台面部62设置于中央部170。因此，能够在中央部170形成第二底部区域184。因此，能够调整半导体装置200的耐压不平衡。在本例中，设置有第二底部区域184的沟槽部是虚设沟槽部30。设置有第二底部区域184的沟槽部可以为栅极沟槽部40。另外，可以在中央部170形成多个第二底部区域184。设置于中央部170的宽幅台面部62的沟槽间隔可以与设置于外周部180的宽幅台面部62的沟槽间隔相同，也可以与设置于外周部180的宽幅台面部62的沟槽间隔不同。
在本例中，设置于中央部170的宽幅台面部62中的发射极区12与接触区15的面积比，与设置于中央部170的台面部60中的发射极区12与接触区15的面积比相同。发射极区12与接触区15的面积比例如是指延伸方向的单位长度的发射极区12的面积/接触区15的面积。需要说明的是，在本例中，在台面部60、宽幅台面部62中发射极区12和接触区15被设置为从X轴方向上的一个沟槽部到另一个沟槽部为止，因此，发射极区12与接触区15的面积比是延伸方向上的一个发射极区12的长度/延伸方向上的一个接触区15的长度。
图15是示出其他实施例的半导体装置300的一个例子的俯视图。图15中设置于宽幅台面部62的发射极区12、接触区15的构成与图14不同。图15的除此之外的构成可以与图14相同。
在本例中，设置于中央部170的宽幅台面部62中的发射极区12与接触区15的面积比，与设置于中央部170的台面部60中的发射极区12与接触区15的面积比不同。在图15中，设置于中央部170的宽幅台面部62中的发射极区12与接触区15的面积比，小于设置于中央部170的台面部60中的发射极区12与接触区15的面积比。将宽幅台面部62中的延伸方向上的一个发射极区12的长度设为L3，将宽幅台面部62中的延伸方向上的一个接触区15的长度设为L4。另外，将台面部60中的延伸方向上的一个发射极区12的长度设为L5，将台面部60中的延伸方向上的一个接触区15的长度设为L6。L3/L4可以小于L5/L6。即，在设置于中央部170的宽幅台面部62中，与设置于中央部170的台面部60相比，可以将接触区15设置得多。这样的构成也能够提高空穴的抽出，抑制半导体装置300的闩锁。
图16是示出比较例的半导体装置400的一个例子的图。图16与图3的不同点在于没有设置宽幅台面部62和第二底部区域184。图16的除此之外的构成可以与图3相同。
图17是示出比较例的半导体装置500的一个例子的图。图17与图16的不同点在于没有设置第一底部区域182。图17的除此之外的构成可以与图16相同。
图18是示出比较例的半导体装置600的一个例子的图。图18与图16的不同点在于第一底部区域182-1与第一底部区域182-2相连。图18的除此之外的构成可以与图16相同。在本例的情况下，第一底部区域182-1与第一底部区域182-2的边界可以是中央部170与外周部180的边界。
图19是示出室温时的FWD的正向电流与反向恢复电压的斜率之间的关系的图。正向电流以将额定电流设为1的情况下的比例来示出。图19的半导体装置100与半导体装置500以使在正向电流为5～10％时(低电流时)的反向恢复电压的斜率相同(约5kV/μsec)的方式调整外接的栅极电阻。根据图19，半导体装置100与半导体装置500相比，即使使正向电流变化也能够将FWD的反向恢复电压的斜率保持在相同程度。因此，能够在正向电流为100％时(额定电流时)IGBT侧的导通速度没有变慢而与正向电流为5～10％时(低电流时)相同程度地保持在快的状态，因此能够降低导通损耗。
图20是示出FWD的反向恢复电压的斜率的最大值(室温的低电流时)与导通损耗(高温的额定电流时)之间的关系的图。图20能够通过使外接的栅极电阻变化并1对1地绘制FWD侧的反向恢复电压的斜率的最大值与IGBT侧的导通损耗而得。根据图20，在将FWD的反向恢复电压的斜率的最大值设为5kV/μsec来比较半导体装置100与半导体装置500的情况下，能够使导通损耗降低约百分之50。
图21是示出半导体装置100和半导体装置500的栅极电压为0V(关断)时的集电极电流与集电极电压的IV特性的图。集电极电压以将半导体装置500设为1的情况下的比例来示出。如图21所示，由于半导体装置100具有底部区域，因此与半导体装置500相比能够提高耐压。
图22是示出半导体装置100和半导体装置600的栅极电压为15V(导通)时的集电极电流与集电极电压的IV特性的图。如图22所示，在第一底部区域182-1和第一底部区域182-2相连的情况下，半导体装置600不动作。
图23是示出半导体装置500和半导体装置600的集电极电流与集电极电压的IV特性的图。如图23所示，在半导体装置600中第一底部区域182-1和第一底部区域182-2相连的情况下，在IV特性发生跃变。通过使第一底部区域182-1和第一底部区域182-2不相连，能够防止跃变。
以上，使用实施方式说明了本发明，但本发明的技术范围不限定于上述实施方式所记载的范围。对于本领域技术人员而言可以对上述实施方式进行各种变更或改良是显而易见的。由权利要求书的记载可明确得知，进行了这样的变更或改良的方式也能够包含在本发明的技术范围中。
应当注意的是，权利要求书、说明书、附图中示出的装置、系统、程序、方法中的动作、顺序、步骤、阶段等各处理的执行顺序只要没有特别表明“在……之前”、“先于……”等，并且只要不是在后一处理中使用前一处理的输出，就能够以任意顺序实现。关于权利要求书、说明书、附图中的动作流程，即使为了方便而使用“首先，”、“接着，”等进行说明，也不意味着必须以该顺序实施。

Claims (13)

1.一种半导体装置，其特征在于，是具备设置有第一导电型的漂移区的半导体基板的半导体装置，
所述半导体基板具有：
有源部；以及
在所述半导体基板的上表面，设置于所述有源部的沟槽部，
所述有源部具有：
所述沟槽部在排列方向上以第一沟槽间隔排列的第一区域；以及
所述沟槽部在所述排列方向上以比所述第一沟槽间隔大的第二沟槽间隔排列的第二区域，
所述第一区域具有遍及至少两个所述沟槽部的底部而设置的第二导电型的第一底部区域，
所述第二区域具有设置于一个所述沟槽部的底部的第二导电型的第二底部区域。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二沟槽间隔为所述第一沟槽间隔的2倍以上且所述第一沟槽间隔的4倍以下。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述第二区域包括栅极沟槽部，
所述第二底部区域设置于所述栅极沟槽部的底部。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述半导体基板还具有在俯视时包围所述有源部的第二导电型的外周阱区。
5.根据权利要求4所述的半导体装置，其特征在于，
至少一部分所述第二区域在所述排列方向上被夹在两个所述第一区域之间。
6.根据权利要求5所述的半导体装置，其特征在于，
在所述两个所述第一区域中的一个所述第一区域设置的所述第一底部区域与所述外周阱区电连接。
7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，
所述第二区域包括至少两个所述沟槽部，
所述第二底部区域分别设置在所述两个所述沟槽部的底部，
所述第二底部区域不设置在被夹在所述两个所述沟槽部之间的台面部的中央。
8.根据权利要求7所述的半导体装置，其特征在于，
所述漂移区的一部分设置于在所述排列方向上相邻的两个所述第二底部区域之间。
9.根据权利要求7所述的半导体装置，其特征在于，
所述半导体基板还具有第一导电型的蓄积区，
所述蓄积区的一部分设置于在所述排列方向上相邻的两个所述第二底部区域之间。
10.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述半导体基板还具有第一导电型的蓄积区，
设置于所述第二区域的所述蓄积区的掺杂浓度低于设置于所述第一区域的所述蓄积区的掺杂浓度。
11.根据权利要求9或10所述的半导体装置，其特征在于，
所述第二底部区域的上端与所述蓄积区的下端在所述半导体基板的深度方向上接触。
12.根据权利要求1至11中任一项所述的半导体装置，其特征在于，
所述第二沟槽间隔大于所述第二底部区域的所述排列方向上的长度的1.6倍。
13.根据权利要求1至12中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备设置于所述半导体基板的上方且具有接触孔的层间绝缘膜，
设置于所述第二区域的上方的所述接触孔的开口宽度大于设置于所述第一区域的上方的所述接触孔的开口宽度。
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