WO2015166754A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2015166754A1
WO2015166754A1 PCT/JP2015/059968 JP2015059968W WO2015166754A1 WO 2015166754 A1 WO2015166754 A1 WO 2015166754A1 JP 2015059968 W JP2015059968 W JP 2015059968W WO 2015166754 A1 WO2015166754 A1 WO 2015166754A1
Authority
WO
WIPO (PCT)
Prior art keywords
cell
region
semiconductor device
base region
trench
Prior art date
Application number
PCT/JP2015/059968
Other languages
English (en)
French (fr)
Inventor
勝俊 菅原
泰宏 香川
梨菜 田中
裕 福井
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to CN201580021852.1A priority Critical patent/CN106463539B/zh
Priority to US15/307,668 priority patent/US9698221B2/en
Priority to JP2016500421A priority patent/JP5985105B2/ja
Publication of WO2015166754A1 publication Critical patent/WO2015166754A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present invention relates to a trench gate type semiconductor device.
  • Insulated gate semiconductor devices such as IGBTs (Insulated Gate Bipolar Transistors) and MOSFETs (Metal Oxide Semiconductor Semiconductor Field Field Effect Transistors) are widely used in power electronics equipment as switching elements that control power supply to motors and other loads.
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal Oxide Semiconductor Semiconductor Field Field Effect Transistors
  • power control MOSFETs the resistance during on-operation is small and the breakdown voltage during off-operation is required to be high.
  • trench gate MOSFETs there is a trade-off between increasing the breakdown voltage and reducing the on-resistance. is there.
  • MOSFETs and IGBTs using wide band gap semiconductors such as silicon carbide (SiC) are attracting attention as next-generation switching elements that can realize high breakdown voltage and low loss, and high voltages of about 1 kV or higher are attracting attention. It is considered promising for application in the technical field.
  • a wide band gap semiconductor there are, for example, gallium nitride (GaN) -based material, diamond and the like in addition to SiC.
  • MOSFETs for power control are handled as a single MOSFET by connecting a plurality of unit MOSFETs in parallel.
  • MOSFETs can be classified according to the arrangement pattern of individual unit MOSFETs constituting the MOSFET.
  • a source region is formed in a square pattern
  • a cell type consisting of one unit MOSFET (cell) surrounded by a gate trench
  • a source region is formed in an elongated stripe pattern
  • the electric field is different from the inside of the MOSFET region at the outer periphery of the MOSFET region. For this reason, in a configuration in which cells having the same structure as the inside of the MOSFET region are arranged in the outer peripheral portion of the MOSFET region, avalanche breakdown may occur in the outer peripheral portion. Since the breakdown voltage of the entire MOSFET is determined by the lowest one of the breakdown voltages of the individual cells, the cells disposed in the outer peripheral portions having different electric field states are required to have a breakdown voltage equivalent to that of the internal cells. Therefore, for the purpose of increasing the breakdown voltage, it has been proposed that the cells arranged on the outer peripheral portion have a structure or dimensions different from those of the cells arranged inside.
  • Patent Document 1 discloses a technique for suppressing the generation of a high electric field in the outer peripheral portion by extending a cell trench disposed in the outer peripheral portion to reach the electric field relaxation portion.
  • Patent Document 2 discloses a technique for forming a structure dedicated to electric field relaxation in the outer peripheral portion, such as omitting the gate trench from all cells arranged in the outer peripheral portion. According to these techniques, the breakdown voltage in the outer peripheral cell where avalanche breakdown is likely to occur is improved, and the breakdown voltage of the entire MOSFET can be improved.
  • the wiring for taking out the gate electrode and the source electrode of the MOSFET is connected to the gate pad and the source pad, respectively.
  • the corners of the gate pad and the source pad may be formed in a curved shape. According to the analysis by the inventors, a tendency that avalanche breakdown frequently occurs in cells formed in a region facing the corner (curved portion) of the gate pad among the cells in the outer peripheral portion.
  • Patent Documents 1 and 2 disclose a technique related to a cell in the outer peripheral portion, but suppress avalanche breakdown in a cell in which avalanche breakdown frequently occurs, that is, in a cell facing a corner (curved part) of the gate pad. That is not disclosed.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a technique capable of suppressing avalanche breakdown in a cell facing a corner of a gate pad.
  • the semiconductor device includes a gate pad, a first cell disposed in a region facing a corner of the gate pad in plan view, and the gate pad opposite to the gate pad in plan view. 2nd cell arrange
  • Each of the first and second cells includes a first conductive type semiconductor layer, a second conductive type base region formed on the semiconductor layer, and a lower portion of the base region through the base region.
  • the trench reaching the semiconductor layer is disposed through a gate insulating film, and has a pattern corresponding to the outer shape of the first and second cells in plan view, and is electrically connected to the gate pad. Connected gate electrodes and a protective diffusion layer of the second conductivity type formed at the bottom of the trench.
  • At least the second cell of the first and second cells includes a source region of a first conductivity type formed in a portion of the upper portion of the base region adjacent to the gate insulating film, the base region, and the base region.
  • a source electrode electrically connected to the source region;
  • the outline shape of the first and second cells is a quadrilateral or more polygonal shape, and each shortest distance between the longest side and each side facing the side in the outline shape of the first cell. Among these, the longest distance is equal to or less than twice the length of the equivalent one side or the short side of the second cell.
  • the first cell disposed in a region facing the corner of the gate pad in plan view, and the second cell disposed in a region opposite to the gate pad with respect to the first cell,
  • the longest distance is the length of an equal side or short side of the second cell. Less than twice. Therefore, avalanche breakdown in the first cell facing the corner portion of the gate pad can be suppressed.
  • FIG. 3 is a plan view showing a configuration of a MOSFET according to the first embodiment.
  • FIG. 3 is a plan view showing a configuration of a MOSFET according to the first embodiment.
  • FIG. 3 is a plan view showing a configuration of a MOSFET according to the first embodiment.
  • 3 is a cross-sectional view showing a configuration of a MOSFET according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing a configuration of a MOSFET according to the first embodiment.
  • FIG. It is a top view which shows the structure of a part of related MOSFET. It is sectional drawing which shows the structure of a part of related MOSFET. It is a figure which shows the relationship between cell dimension ratio and electric field strength.
  • FIG. 3 is a plan view showing a configuration of a MOSFET according to the first embodiment.
  • 6 is a cross-sectional view showing the method of manufacturing the MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing the method of manufacturing the MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing the method of manufacturing the MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing the method of manufacturing the MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing the method of manufacturing the MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing the method of manufacturing the MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing the method of manufacturing the MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing the method of manufacturing the MOSFET according to the first embodiment.
  • FIG. FIG. 6 is a plan view showing a configuration of a MOSFET according to a modification of the first embodiment.
  • FIG. 6 is a plan view showing a configuration of a MOSFET according to a modification of the first embodiment.
  • FIG. 6 is a plan view showing a configuration of a MOSFET according to a second embodiment.
  • FIG. 6 is a cross-sectional view showing a configuration of a MOSFET according to a second embodiment.
  • 7 is a cross-sectional view showing a configuration of a MOSFET according to a third embodiment.
  • FIG. FIG. 6 is a plan view showing a configuration of a MOSFET according to a fourth embodiment.
  • FIG. 6 is a cross-sectional view showing a configuration of a MOSFET according to a fourth embodiment.
  • FIG. 1 is a plan view showing the overall configuration of the MOSFET according to the first embodiment.
  • the MOSFET of FIG. 1 includes a gate pad 13 and a cell region 31, and has a generally rectangular shape as a whole.
  • a gate pad 13 and a cell region 31 has a generally rectangular shape as a whole.
  • the outer shape of the cell region 31 corresponds to the outer shape of the source pad.
  • the gate pad 13 and the source pad (cell region 31) are formed with curved corners in order to avoid electric field concentration.
  • the corners of the gate pad 13 and the source pad are sharp when viewed macroscopically, but are rounded when viewed microscopically.
  • FIG. 2 is a plan view showing a part of the configuration of the MOSFET according to the first embodiment. Specifically, FIG. 2 is an enlarged plan view of a region surrounded by a broken line in FIG. In the cell region 31 of FIG. 1, a plurality of cells (cells 14, 15, 17) indicated by broken lines in FIG.
  • the cell 15 is a cell (hereinafter referred to as an “outer periphery”) in a cell region 31 in a plan view in an outer peripheral region that does not face the gate pad 13 and a region that faces a side portion (straight line portion) of the gate pad 13. Part cell 15 ”).
  • the outer shape of the outer peripheral cell 15 in plan view is a rectangular shape.
  • the cell 17 (first cell) is a cell (hereinafter referred to as “corner cell 17”) disposed in a region (inner corner portion) of the cell region 31 facing the corner (curved portion) of the gate pad 13 in plan view. ).
  • the outline shape of the corner cell 17 in plan view is two types of pentagonal shapes (polygonal shape of quadrilateral or more).
  • the interior angles of the pentagonal shape of the corner cell 17 are all 90 ° or more.
  • FIG. 3 is a diagram showing a region 41 facing the corner of the gate pad 13 in which the corner cell 17 is disposed.
  • a region 41 facing the corner of the gate pad 13 corresponds to a region surrounded by a one-dot chain line in FIG.
  • the cell region 31 overlapping the region is defined as the first region.
  • a square or rectangular region having a line connecting the ends opposite to the gate pad 13 as a diagonal line is defined as the second region. It is prescribed.
  • a region where the first region and the second region overlap is defined as a region 41 facing the corner of the gate pad 13 according to the first embodiment.
  • the cell 14 (second cell) is arranged in an internal region of the cell region 31 such as the region opposite to the gate pad 13 with respect to the peripheral cell 15 or the corner cell 17 in the plan view.
  • This is a cell (hereinafter referred to as “internal cell 14”).
  • the internal cell 14 occupies many of the cells arranged in the cell region 31.
  • the outer shape of the internal cell 14 in a plan view is a regular square shape (polygonal shape greater than or equal to a square shape).
  • the outline shape of the internal cell 14 in plan view may be a rectangle or a square.
  • the polygonal vertex of the corner cell 17 is larger than the polygonal vertex of the internal cell 14.
  • FIG. 4 and 5 are cross-sectional views showing a part of the structure of the MOSFET according to the first embodiment. Specifically, FIG. 4 is a cross-sectional view taken along the line AA in FIG. 2 and shows a cross-sectional configuration of the internal cell 14. FIG. 5 is a cross-sectional view taken along the line BB in FIG. 2 and shows a cross-sectional configuration of the internal cell 14 and the corner cell 17.
  • the internal cell 14 and the corner cell 17 include an n-type SiC substrate 1, an n-type (first conductivity type) epitaxial layer (semiconductor layer) 2, and a p-type (second conductivity type).
  • Base region 3 n-type source region 4, gate insulating film 6, protective diffusion layer 7, gate electrode 8, interlayer insulating film 9, source electrode 10, ohmic electrode 11, and drain electrode 12.
  • Each of the internal cell 14 and the corner cell 17 has a function of a MOSFET (switching element) by itself.
  • MOSFET switching element
  • the epitaxial layer 2 is formed by epitaxially growing a SiC layer on the SiC substrate 1. For example, as the SiC substrate 1 and the epitaxial layer 2, an epitaxial substrate in which the epitaxial layer 2 is previously grown on the SiC substrate 1 is applied.
  • the base region 3 has a conductivity type opposite to that of the epitaxial layer 2 and is formed on the upper portion (upper surface) of the epitaxial layer 2.
  • the remaining epitaxial layer 2 in which the base region 3 is not formed becomes a drift layer 2a.
  • a trench (gate trench) 5 is formed in the epitaxial layer 2 and the base region 3. The trench 5 passes through the base region 3, and the bottom of the trench 5 reaches the drift layer 2 a (the epitaxial layer 2 below the base region 3).
  • the gate insulating film 6 is provided on the inner surface (bottom surface and side surface) of the trench 5, and the gate electrode 8 is disposed in the trench 5 through the gate insulating film 6.
  • the trench 5 is shown to have a pattern (generally a lattice pattern) corresponding to the outer shape of the inner cell 14, the outer peripheral cell 15, and the corner cell 17.
  • the gate insulating film 6 and the gate electrode 8 (and thus the interlayer insulating film 9 and the source electrode 10 described later) are omitted from the viewpoint of simplifying the drawing, but the gate disposed in the trench 5.
  • the electrode 8 also has a pattern (generally a lattice pattern) corresponding to the outer shape of the internal cell 14, the outer peripheral cell 15, and the corner cell 17 in plan view.
  • a silicon oxide film, a gate wiring (polycrystalline silicon), and a silicon film (not shown) are not shown. These are disposed on the SiC substrate 1 in order.
  • a contact hole is provided under the gate insulating film 6 adjacent to the gate pad lower well 32, and the gate electrode 8 is electrically connected to the gate pad 13 through the contact hole and the gate wiring. Yes.
  • the protective diffusion layer 7 is formed in the drift layer 2 a adjacent to the bottom of the trench 5, that is, the lower portion of the trench 5.
  • the protective diffusion layer 7 also has a substantially lattice-like pattern in plan view like the gate electrode 8.
  • the protective diffusion layer 7 has a function of promoting the depletion of the drift layer 2a when the MOSFET is turned off and reducing the concentration of the electric field at the bottom of the trench 5 to suppress the breakdown of the gate insulating film 6. .
  • a source region 4 is formed in a portion adjacent to the gate insulating film 6 in the upper part of the base region 3.
  • the interlayer insulating film 9 is disposed on the source region 4 so as to cover a portion close to the gate insulating film 6 and the gate insulating film 6 and the gate electrode 8.
  • a contact hole reaching the base region 3 and a portion far from the gate insulating film 6 in the source region 4 is provided, and a low-resistance ohmic electrode 11 is provided in the contact hole. Yes.
  • the source electrode 10 constituting the source pad is disposed on the interlayer insulating film 9 and is electrically connected to the source region 4 and the base region 3 through the ohmic electrode 11.
  • Drain electrode 12 is disposed on the lower surface of SiC substrate 1.
  • the longest distance among the shortest distances between the longest side and each side facing the side is, for example, the inside
  • the cell 14 is configured to be equal to or less than twice the uniform side.
  • FIG. 6 is a plan view showing a part of the structure of the related MOSFET in the same manner as FIG.
  • the same components as those described above are denoted by the same reference numerals, and components and problems different from the above-described components of the related MOSFET will be described.
  • the related MOSFET includes one related corner cell 16 instead of the above-described corner cell 17.
  • the outline shape of the related corner cell 16 in plan view has a longer side than the long side of the outer peripheral cell 15.
  • the dimensions of the peripheral cell 15 and the internal cell 14 are made different in order to reduce the electric field applied to the peripheral cell 15.
  • the corners of the outer shape such as the gate pad 13 have a certain curvature.
  • the inventor found that the avalanche breakdown frequently occurs in the related corner cells 16. Therefore, the inventor found that the avalanche breakdown occurs in the related corner cell 16 because the cell on the termination region side of the entire MOSFET in FIG. 1 (for example, the outer peripheral cell 15 disposed at the other corner or side of the cell region 31). ) was considered to be different from the reason that avalanche destruction occurred. Then, the inventor considered the cause of the avalanche breakdown in the related corner cell 16 as follows.
  • FIG. 7 is a cross-sectional view showing a part of the configuration of the related MOSFET, specifically, a cross-sectional view taken along the line CC in FIG. FIG. 7 shows a depletion layer end 18 assumed in the related MOSFET.
  • the related corner cell 16 is greatly different in size and shape compared to the internal cell 14, and the distance between two opposing sides of the outer shape of the related corner cell 16 is relatively large. It has become. For this reason, as shown in FIG. 7, the depletion layer end 18 is close to the base region 3 at the center of the related corner cell 16. Along with this, the electric field strength at the center of the related corner cell 16 increases, and it is considered that avalanche breakdown is likely to occur. In the terminal region of the cell region 31, the electric field is suppressed by the effect of the termination structure. However, in the inner corner portion away from the terminal region, a unique electric field state is formed. This is thought to have some influence on the likelihood of avalanche destruction.
  • FIG. 8 is a diagram showing the results. As shown in FIG. 8, the relationship between the cell size ratio and the electric field strength is not linear in a range where the cell size ratio is small (a range such as 2 or less). This is considered to be because the depletion layer extending from the trench 5 and the protective diffusion layer 7 reaches the center of the related corner cell 16.
  • the depletion layer thickness is so small that the depletion layer extending from the trench 5 and the protective diffusion layer 7 does not reach the center of the related corner cell 16, and as a result, the related corner cell 16. It is considered that avalanche destruction frequently occurs in
  • the longest distance among the shortest distances between the longest side and each side facing the side is appropriately shortened.
  • the distance to be appropriately shortened is not more than twice the length of the uniform side of the internal cell 14.
  • the distance to be appropriately shortened is set to be twice or less the length of the short side of the internal cell 14.
  • the distance that should be appropriately shortened in the corner cell 17 is 1.5 times the length of the uniform side of the internal cell 14.
  • the depletion layer extending from the long-side trench 5 and the protective diffusion layer 7 can suppress the depletion layer thickness from being reduced at the center of the corner cell 17.
  • FIG. 9 is a diagram for explaining a distance that should be appropriately shortened in one of the corner cells 17 shown in FIG.
  • the long side 17a of the corner cell 17 is indicated by a solid line
  • the sides 17b and 17c facing the long side 17a are indicated by a two-dot chain line and a one-dot chain line, respectively.
  • the shortest distance between the long side 17a and the opposite side 17b (the shortest distance among any points on the long side 17a and any point on the side 17b) is L1.
  • the shortest distance between the long side 17a and the opposite side 17c (the shortest distance among any points on the long side 17a and any point on the side 17c) is L2.
  • the longest distance is L2.
  • the distance to be appropriately shortened is L2.
  • FIG. 10 to 16 are diagrams showing the steps of the manufacturing method. Specifically, FIG. 10 to FIG. 16 are cross-sectional views along the line BB in FIG. 2, as in FIG.
  • an epitaxial layer (semiconductor layer) 2 is formed on SiC substrate 1.
  • an n-type low-resistance SiC substrate 1 having a 4H polytype is prepared, and an n-type epitaxial layer 2 is epitaxially grown thereon by a chemical vapor deposition (CVD) method.
  • the finally formed drift layer 2a is epitaxially formed so as to ensure an impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and a thickness of 5 to 200 ⁇ m. Layer 2 was formed.
  • a base region 3 and a source region 4 are formed by ion-implanting a predetermined dopant into the surface of the epitaxial layer 2. Thereby, the structure shown in FIG. 10 is obtained.
  • the base region 3 is formed by ion implantation of aluminum (Al) which is a p-type impurity.
  • Al aluminum
  • the depth of Al ion implantation is set to a depth not exceeding the thickness of the epitaxial layer 2 (for example, about 0.5 to 3 ⁇ m).
  • the impurity concentration of Al to be implanted is higher than the n-type impurity concentration of the epitaxial layer 2.
  • the region of the epitaxial layer 2 deeper than the Al implantation depth remains as the n-type drift layer 2a.
  • the base region 3 may be formed by p-type epitaxial growth. Also in this case, the impurity concentration and thickness of the base region 3 are the same as those formed by ion implantation.
  • the source region 4 is formed by selectively ion-implanting nitrogen (N) into the surface of the base region 3.
  • the outline shape of the source region 4 in plan view is formed in a pattern along the layout of the gate electrode 8 (trench 5) formed in the subsequent process (see FIG. 2).
  • the depth of N ion implantation in this step is made shallower than the thickness of the base region 3.
  • the impurity concentration of N to be implanted is higher than the p-type impurity concentration of the base region 3 and is, for example, in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • a depletion suppression layer (not shown) formed by ion implantation of nitrogen (N) or phosphorus (P) that is an n-type impurity may be provided below the base region 3.
  • N nitrogen
  • P phosphorus
  • a so-called JFET resistance is generated between the two, in which a current path is exploited by a depletion layer extending from both the base region 3 and the protective diffusion layer 7.
  • the depletion suppression layer since the depletion layer is suppressed from extending from the base region 3 or the like at the time of ON, the JFET resistance can be reduced.
  • the depletion suppression layer is deeper than the base region 3 and does not exceed the thickness of the epitaxial layer 2, and the thickness is, for example, about 0.5 to 3 ⁇ m.
  • the impurity concentration of N in this step is preferably higher than the n-type impurity concentration of the epitaxial layer 2 and 1 ⁇ 10 17 cm ⁇ 3 or more.
  • the depletion suppression layer may be formed by n-type epitaxial growth. In this case, the impurity concentration and thickness of the depletion suppression layer are the same as those formed by ion implantation.
  • a silicon oxide film 21 of about 1 to 2 ⁇ m is deposited on the surface of the epitaxial layer 2, and an etching mask 22 made of a resist material is formed thereon.
  • the etching mask 22 is formed by a photolithography technique in a pattern in which the formation region of the trench 5 in the source region 4 is opened. Since the trench 5 has a substantially lattice pattern in plan view, the pattern of the etching mask 22 includes a matrix pattern obtained by inverting the pattern.
  • the silicon oxide film 21 is patterned by a reactive ion etching (RIE) process using the etching mask 22 as a mask. That is, the pattern of the etching mask 22 is transferred to the silicon oxide film 21. Thereby, the structure shown in FIG. 11 is obtained.
  • the patterned silicon oxide film 21 becomes an etching mask for the next step.
  • RIE reactive ion etching
  • a trench 5 that penetrates the source region 4 and the base region 3 and reaches the drift layer 2a is formed by RIE processing using the patterned silicon oxide film 21 as a mask.
  • the depth of the trench 5 is not less than the depth of the base region 3 and is, for example, about 1.0 to 6.0 ⁇ m.
  • an implantation mask 23 having a pattern exposing the trench 5 (a pattern similar to the etching mask 22) is formed, and ion implantation using the implantation mask 23 as a mask is performed at the bottom of the trench 5.
  • a p-type protective diffusion layer 7 is formed.
  • Al is used as the p-type impurity of the protective diffusion layer 7.
  • the impurity concentration of Al implanted in this step is preferably in the range of 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • a (patterned) silicon oxide film 21 which is an etching mask for forming the trench 5 may be used. Thereby, simplification of a manufacturing process and cost reduction can be aimed at.
  • the silicon oxide film 21 is used instead of the implantation mask 23, the thickness and etching conditions of the silicon oxide film 21 are adjusted so that the silicon oxide film 21 having a certain thickness remains after the trench 5 is formed. There is a need to.
  • annealing for activating the impurities implanted in the above process is performed using a heat treatment apparatus. This annealing is performed, for example, in an inert gas atmosphere such as argon (Ar) gas or in vacuum under processing conditions of 1300 to 1900 ° C. for 30 seconds to 1 hour.
  • an inert gas atmosphere such as argon (Ar) gas or in vacuum under processing conditions of 1300 to 1900 ° C. for 30 seconds to 1 hour.
  • a silicon oxide film is formed on the entire surface of the epitaxial layer 2 (including the inner surface of the trench 5)
  • polysilicon is deposited by a low pressure CVD method so as to fill the trench 5.
  • a gate insulating film 6 and a gate electrode 8 are formed in the trench 5 as shown in FIG.
  • the silicon oxide film to be the gate insulating film 6 may be formed by thermally oxidizing the surface of the epitaxial layer 2 or may be formed by being deposited on the epitaxial layer 2.
  • an interlayer insulating film 9 covering the gate electrode 8 is formed on the entire surface of the epitaxial layer 2 by a low pressure CVD method. Then, as shown in FIG. 15, contact holes reaching the source region 4 and the base region 3 are formed by patterning the interlayer insulating film 9.
  • an ohmic electrode 11 is formed on the epitaxial layer 2 (source region 4 and base region 3) exposed at the bottom of the contact hole.
  • a metal film mainly composed of nickel (Ni) is formed on the entire surface of the epitaxial layer 2 exposed at the bottom of the contact hole, and silicon carbide and silicon carbide are heat-treated at 600 to 1100 ° C.
  • a silicide film to be the ohmic electrode 11 is formed by reaction.
  • the unreacted metal film remaining on the interlayer insulating film 9 is removed by wet etching using nitric acid, sulfuric acid or hydrochloric acid, or a mixed solution thereof with hydrogen peroxide.
  • the heat treatment may be performed again after the metal film remaining on the interlayer insulating film 9 is removed. In this case, if it is performed at a higher temperature than the previous heat treatment, an ohmic contact with even lower contact resistance is formed.
  • an electrode material such as an Al alloy is deposited on the structure obtained in FIG. 15, thereby forming the source electrode 10 on the interlayer insulating film 9 and in the contact hole.
  • the drain electrode 12 is formed by depositing an electrode material such as an Al alloy on the lower surface of the SiC substrate 1.
  • the outermost shape of the corner cell 17 in plan view is the longest of the shortest distances between the longest side and each side facing the side.
  • the long distance is configured to be equal to or less than twice the length of the uniform side or the short side of the internal cell 14.
  • the corner cell 17 has more vertices on the polygon than the inner cell 14 on the polygon. Thereby, the layout of the corner cell 17 can be designed more easily than the internal cell 14.
  • the interior angles on the polygons of the corner cells 17 are all 90 ° or more. As a result, avalanche breakdown in the corner cell 17 due to electric field concentration can be suppressed, so that the breakdown voltage can be improved.
  • the corner cell 17 includes the source region 4 and the source electrode 10 and has a function of a MOSFET alone.
  • the epitaxial layer (semiconductor layer) 2 includes a wide band gap semiconductor such as SiC.
  • a wide band gap semiconductor such as SiC.
  • the wide band gap is not limited to SiC, and may be, for example, a GaN-based material or diamond.
  • the drift layer 2a and the SiC substrate 1 serving as the buffer layer have the same conductivity type in the above description, the drift layer 2a and the SiC substrate 1 have different conductivity types. It can also be applied to IGBTs. For example, in the configuration shown in FIGS. 4 and 5, an IGBT configuration is obtained by replacing the n conductivity type of the SiC substrate 1 with a p conductivity type. In such a configuration, the source region 4 and source electrode 10 of the MOSFET correspond to the emitter region and emitter electrode of the IGBT, respectively, and the drain electrode 12 of the MOSFET corresponds to the collector electrode.
  • the gate electrode 8 (outer shape of the cell) has a substantially lattice pattern, but the present invention is not limited to this.
  • the gate electrode 8 (the outer shape of the cell) may have a generally hexagonal pattern as shown in FIG. 17, for example, or may have a stripe pattern as shown in FIG. Alternatively, other patterns may be used. The same effect as described above can be obtained regardless of the pattern of the gate electrode 8 (the outer shape of the cell).
  • the semiconductor device made of SiC which is one of the wide band gap semiconductors, has been described.
  • the present invention is not limited to this, and the present invention can also be applied to semiconductor devices made of other wide band gap semiconductors such as gallium nitride (GaN) -based materials and diamond.
  • GaN gallium nitride
  • FIG. 19 is a plan view showing a part of the configuration of the MOSFET according to the second embodiment of the present invention in the same manner as FIG.
  • FIG. 20 is a cross-sectional view showing a part of the structure of the MOSFET according to the second embodiment. Specifically, it is a cross-sectional view along the line DD in FIG. 19, and shows the internal cell 14 and the corner cell. 17 shows a cross-sectional configuration.
  • the same or similar components as those described above are denoted by the same reference numerals, and different portions will be mainly described.
  • the MOSFET according to the second embodiment is different in that a corner cell 19 is provided instead of the corner cell 17 described in the first embodiment.
  • the corner cell 17 according to the first embodiment includes the source region 4.
  • the corner cell 19 according to the second embodiment includes the source region 4. It is comprised so that it may not be provided.
  • corner cell 19 according to the second embodiment does not include the source region 4, the punch-through phenomenon can be suppressed.
  • the corner cell 19 In order to suppress the punch-through phenomenon in the corner cell 19, a method of increasing the impurity concentration of the base region 3 and reducing the depletion layer extending into the base region 3 can be employed. The number of ion implantations increases.
  • the corner cell 19 does not include the source region 4, and therefore, as a manufacturing method thereof, the source region 4 is formed in the process of FIG. 10 of the first embodiment. What is necessary is just to change the pattern of the corner cell 19 among patterns. Therefore, the MOSFET can be formed with the same man-hours as in the first embodiment.
  • the corner cell 19 according to the second embodiment does not have the function of a MOSFET alone, the on-resistance of the MOSFET is equal to that of the first embodiment corresponding to the area of the corner cell 19 occupying the entire cell region 31. Although it increases above the on-resistance, it is negligibly small compared to variations in MOSFET manufacturing.
  • the techniques described in Patent Documents 1 and 2 since all the cells in the outer peripheral portion of the cell region 31 lose the MOSFET function, compared to the increase in the on-resistance of the MOSFET according to the second embodiment. Much bigger.
  • the corner cell 19 is configured not to include the source region 4.
  • the on-resistance increases to a level that can be almost ignored, but it is possible to realize a high breakdown voltage by suppressing the occurrence of the punch-through phenomenon.
  • the longest distance among the shortest distances between the longest side and each side facing the side is the inner side.
  • the cell 14 may not be configured to be twice or less the length of the short side of the cell 14.
  • FIG. 21 is a cross-sectional view showing a part of the configuration of the MOSFET according to the third embodiment in the same manner as FIG.
  • the same or similar components as those described above are denoted by the same reference numerals, and different portions will be mainly described.
  • the MOSFET according to the third embodiment is different in that a corner cell 20 is provided instead of the corner cell 17 described in the first embodiment.
  • a corner cell 20 is provided instead of the corner cell 17 described in the first embodiment.
  • the source electrode 10 and the source region 4 and the base region 3 are electrically connected in the corner cell 17, but as shown in FIG.
  • the corner cell 20 according to the third embodiment may be configured not to include the source region 4 as in the second embodiment.
  • the source electrode 10, the source region 4, and the base region 3 are configured to be electrically insulated.
  • the on-resistance increases to a level that can be almost ignored, but it is possible to realize a high breakdown voltage by suppressing the occurrence of the punch-through phenomenon.
  • the longest distance among the shortest distances between the longest side and each side facing the side is the inner
  • the cell 14 may not be configured to be twice or less the length of the short side of the cell 14.
  • the present invention can be freely combined with each embodiment and each modification, or can be appropriately modified and omitted with each embodiment and each modification.
  • FIG. 22 is a plan view showing a part of the configuration of the MOSFET according to the fourth embodiment of the present invention in the same manner as FIG.
  • FIG. 23 is a cross-sectional view showing a part of the configuration of the MOSFET according to the fourth embodiment in the same manner as in FIG. 20, and more specifically, a cross-sectional view taken along the line CC in FIG.
  • the same or similar components as those described above are denoted by the same reference numerals, and different portions will be mainly described.
  • the MOSFET according to the fourth embodiment is provided with an ineffective region 42 in which cells (inner cell 14, outer peripheral cell 15, corner cell 17) do not exist, instead of corner cell 17 described in the first embodiment. Is different. That is, as shown in FIG. 4, in the first embodiment, the corner cells 17 are arranged in the region 41 facing the gate pad 13, but as shown in FIG. An invalid area 42 is provided in the area 41.
  • a trench 51 which is a second trench that reaches the epitaxial layer 2 below the base region 3 through the base region 3 such as the internal cell 14, is disposed.
  • the trench 51 is wider than the trench 5 that is the first trench.
  • the invalid region 42 includes an n-type protective diffusion layer 52 that is a second protective diffusion layer.
  • the protective diffusion layer 52 is formed at the bottom of the trench 51, like the protective diffusion layer 7 that is the first protective diffusion layer.
  • the etching mask 22 on the region 41 may be removed and the silicon oxide film 21 may be removed by RIE.
  • RIE is performed using the silicon oxide film 21 as a mask in FIG. 12
  • the trenches 51 are all disposed in the region 41, and the bottom of the trench 51 corresponding to the region 41 is protected by subsequent ion implantation.
  • a diffusion layer 52 is formed. Thereby, the invalid region 42 can be formed.
  • the invalid region 42 according to the fourth embodiment does not have the function of a MOSFET alone, but the increase in the on-resistance associated therewith is substantially negligible as in the second and third embodiments. It is.
  • the invalid region 42 including the protective diffusion layer 52 formed at the bottom of the trench 51 is disposed in the region 41 facing the gate pad 13.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　ゲートパッドの角部に対向するセルにおけるアバランシェ破壊を抑制可能な技術を提供することを目的とする。ＭＯＳＦＥＴは、平面視においてゲートパッド１３の角部に対向する領域４１に配設されたコーナーセル１７と、コーナーセル１７に対してゲートパッド１３と逆側の領域に配設された内部セル１４とを備える。コーナーセル１７の外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、内部セル１４の均等な一辺または短辺の長さの２倍以下である。

Description

半導体装置
　本発明は、トレンチゲート型の半導体装置に関するものである。
　モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの絶縁ゲート型半導体装置が、パワーエレクトロニクス機器において広く使用されている。電力制御用の縦型ＭＯＳＦＥＴの一つに、ゲート電極が半導体層に埋め込み形成されたトレンチゲート型ＭＯＳＦＥＴがある（例えば下記の特許文献１，２）。電力制御用のＭＯＳＦＥＴでは、オン動作時の抵抗は小さく、オフ動作時の耐圧は高くする必要があるが、一般にトレンチゲート型ＭＯＳＦＥＴでは、高耐圧化と低オン抵抗化とがトレードオフの関係にある。
　一方、高耐圧及び低損失を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を用いたＭＯＳＦＥＴやＩＧＢＴなどが注目されており、１ｋＶ程度あるいはそれ以上の高電圧を扱う技術分野への適用が有望視されている。ワイドバンドギャップ半導体としては、ＳｉＣの他、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。
　電力制御用の縦型ＭＯＳＦＥＴでは、複数の単位ＭＯＳＦＥＴを並列に接続して一つのＭＯＳＦＥＴとして取り扱うものがある。ＭＯＳＦＥＴはそれを構成する個々の単位ＭＯＳＦＥＴの配置パターンによって分類することができる。代表的なものとしてはソース領域を正方形状のパターンに形成し、その周囲をゲートトレンチで取り囲んだ一つの単位ＭＯＳＦＥＴ（セル）からなるセル型や、ソース領域を細長いストライプ状のパターンに形成し、２つのパターンの間にゲートトレンチを配設するストライプ型などがある。
　複数の単位ＭＯＳＦＥＴ（セル）を含むＭＯＳＦＥＴ領域において、ＭＯＳＦＥＴ領域の外周部では、電界の状態がＭＯＳＦＥＴ領域の内部とは異なる。このため、ＭＯＳＦＥＴ領域の外周部にＭＯＳＦＥＴ領域の内部と同じ構造のセルを配設した構成では、外周部においてアバランシェ破壊が生じることがある。ＭＯＳＦＥＴ全体としての耐圧は個々のセルの耐圧のうち最も低いものによって決まるため、電界状態の異なる外周部に配設されるセルにおいても内部のセルと同等の耐圧を有することが必要である。そこで高耐圧化を目的に、外周部に配設するセルを、内部に配設するセルとは異なる構造あるいは寸法とすることが提案されている。
　例えば、特許文献１では外周部に配設するセルのトレンチを延伸して電界緩和部に到達させることで外周部に高電界が生じることを抑制する技術が示されている。また、特許文献２では外周部に配設する全てのセルからゲートトレンチを省くなど、外周部に電界緩和専用の構造を形成する技術が示されている。これらの技術によれば、アバランシェ破壊が生じやすい外周部セルでの耐圧が向上し、ＭＯＳＦＥＴ全体としての耐圧を向上させることができる。
特開２００５－３２２９４９号公報 特開２０１１－１００８７７号公報
　ＭＯＳＦＥＴのゲート電極及びソース電極を取り出すための配線は、それぞれゲートパッド及びソースパッドに接続される。ゲートパッド及びソースパッドは電界集中を避けるため、それら角部は曲線状に形成されることがある。発明者らの解析によれば、外周部のセルのうちでもこのゲートパッドの角部（曲部）に対向する領域に形成されたセルにおいてアバランシェ破壊が多発する傾向が見られた。
　一方、特許文献１及び２には、外周部のセルに関する技術を開示しているが、アバランシェ破壊が多発するセル、つまりゲートパッドの角部（曲部）に対向するセルにおけるアバランシェ破壊を抑制することは開示していない。
　そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ゲートパッドの角部に対向するセルにおけるアバランシェ破壊を抑制可能な技術を提供することを目的とする。
　本発明に係る半導体装置は、ゲートパッドと、平面視において前記ゲートパッドの角部に対向する領域に配設された第１セルと、平面視において前記第１セルに対して前記ゲートパッドと逆側の領域に配設された第２セルとを備える。前記第１及び第２セルのそれぞれは、第１導電型の半導体層と、前記半導体層の上部に形成された第２導電型のベース領域と、前記ベース領域を貫通して前記ベース領域下の前記半導体層に達するトレンチ内に、ゲート絶縁膜を介して配設されるとともに、前記第１及び第２セルの平面視での外郭形状に対応するパターンを有し、かつ、前記ゲートパッドと電気的に接続されたゲート電極と、前記トレンチの底部に形成された第２導電型の保護拡散層とを備える。前記第１及び第２セルのうち少なくとも前記第２セルは、前記ベース領域の上部のうち、前記ゲート絶縁膜に隣接する部分に形成された第１導電型のソース領域と、前記ベース領域及び前記ソース領域と電気的に接続されたソース電極とをさらに備える。前記第１及び第２セルの前記外郭形状は、四角形以上の多角形状であり、前記第１セルの前記外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、前記第２セルの均等な一辺または短辺の長さの２倍以下である。
　本発明によれば、平面視においてゲートパッドの角部に対向する領域に配設された第１セルと、第１セルに対してゲートパッドと逆側の領域に配設された第２セルとを備え、第１セルの外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、第２セルの均等な一辺または短辺の長さの２倍以下である。したがって、ゲートパッドの角部に対向する第１セルにおけるアバランシェ破壊を抑制することができる。
　本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係るＭＯＳＦＥＴの構成を示す平面図である。 実施の形態１に係るＭＯＳＦＥＴの構成を示す平面図である。 実施の形態１に係るＭＯＳＦＥＴの構成を示す平面図である。 実施の形態１に係るＭＯＳＦＥＴの構成を示す断面図である。 実施の形態１に係るＭＯＳＦＥＴの構成を示す断面図である。 関連ＭＯＳＦＥＴの一部の構成を示す平面図である。 関連ＭＯＳＦＥＴの一部の構成を示す断面図である。 セル寸法比と電界強度との関係を示す図である。 実施の形態１に係るＭＯＳＦＥＴの構成を示す平面図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。 実施の形態１の変形例に係るＭＯＳＦＥＴの構成を示す平面図である。 実施の形態１の変形例に係るＭＯＳＦＥＴの構成を示す平面図である。 実施の形態２に係るＭＯＳＦＥＴの構成を示す平面図である。 実施の形態２に係るＭＯＳＦＥＴの構成を示す断面図である。 実施の形態３に係るＭＯＳＦＥＴの構成を示す断面図である。 実施の形態４に係るＭＯＳＦＥＴの構成を示す平面図である。 実施の形態４に係るＭＯＳＦＥＴの構成を示す断面図である。
　以下に、本発明にかかる半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。
　＜実施の形態１＞
　＜構成＞
　以下、本実施の形態１に係る半導体装置は、炭化珪素（ＳｉＣ）半導体装置であってトレンチゲート型ＭＯＳＦＥＴである場合を例にして説明する。図１は、本実施の形態１に係るＭＯＳＦＥＴの全体構成を示す平面図である。
　図１のＭＯＳＦＥＴは、ゲートパッド１３と、セル領域３１とを備えており、全体として概ね四角形状を有している。このようにＭＯＳＦＥＴの外郭形状を四角形状とすることにより、ダイシングによるチップ化がしやすくすることができたり、ゲートパッド１３がＭＯＳＦＥＴ全体に占める面積を小さくすることができたりする。
　セル領域３１の外郭形状は、ソースパッドの外郭形状に対応している。図１に示すように、ゲートパッド１３及びソースパッド（セル領域３１）は電界集中を避けるため、それら外郭形状の角部は曲線状に形成されている。ゲートパッド１３及びソースパッドの角部は、巨視的にみれば尖っているが、微視的にみれば丸みを有する曲部となっている。
　図２は、本実施の形態１に係るＭＯＳＦＥＴの構成の一部を示す平面図であり、具体的には、図１の破線で囲った領域を拡大した平面図である。図１のセル領域３１には、図２の破線で示される複数のセル（セル１４，１５，１７）が配設されている。
　セル１５は、平面視においてセル領域３１のうち、ゲートパッド１３に対向しない外周部の領域と、ゲートパッド１３の辺部（直線部分）と対向する領域とに配設されたセル（以下「外周部セル１５」と記す）である。ここでは外周部セル１５の平面視での外郭形状は、長方形状となっている。この外周部セル１５の寸法を、セル１４の寸法よりも大きくすることにより、外周部セル１５にかかる電界を緩和することが可能となっている。
　セル１７（第１セル）は、平面視においてセル領域３１のうち、ゲートパッド１３の角部（曲部）に対向する領域（内側コーナー部）に配設されたセル（以下「コーナーセル１７」と記す）である。ここではコーナーセル１７の平面視での外郭形状は、二種類の五角形状（四角形以上の多角形状）となっている。また、コーナーセル１７の五角形状の内角は全て９０°以上となっている。
　図３は、コーナーセル１７が配設された、ゲートパッド１３の角部に対向する領域４１を示す図である。ゲートパッド１３の角部に対向する領域４１は、図３の一点鎖線に囲まれた領域に相当する。本実施の形態１では、ゲートパッド１３の一つの角部を中心にして、ゲートパッド１３の領域を平面視で１８０度回転させた場合に、当該領域と重なるセル領域３１が第１領域として規定されている。また、ゲートパッド１３及び第１領域に隣接する二つの外部セル１５ａの端部のうち、ゲートパッド１３と逆側の端部同士を結ぶ線を対角線とする正方形または長方形の領域が第２領域として規定されている。そして、第１領域と第２領域とが重なる領域が、本実施の形態１に係るゲートパッド１３の角部に対向する領域４１として規定されている。
　図２に戻って、セル１４（第２セル）は、平面視においてセル領域３１のうち、外周部セル１５またはコーナーセル１７に対してゲートパッド１３と逆側の領域などの内部の領域に配設されたセル（以下「内部セル１４」と記す）である。この内部セル１４は、セル領域３１に配設されたセルの多数を占めている。ここでは内部セル１４の平面視での外郭形状は、正四角形状（四角形以上の多角形状）となっている。ここで、内部セル１４の平面視での外郭形状は、長方形または正方形であってもよい。また、コーナーセル１７の多角形状の頂点は、内部セル１４の多角形状の頂点よりも多くなっている。
　図４及び図５は、本実施の形態１に係るＭＯＳＦＥＴの構成の一部を示す断面図である。具体的には、図４は、図２のＡ－Ａ線に沿った断面図であり、内部セル１４の断面構成を示している。図５は、図２のＢ－Ｂ線に沿った断面図であり、内部セル１４及びコーナーセル１７の断面構成を示している。
　本実施の形態１では、内部セル１４及びコーナーセル１７は、ｎ型のＳｉＣ基板１と、ｎ型（第１導電型）のエピタキシャル層（半導体層）２と、ｐ型（第２導電型）のベース領域３と、ｎ型のソース領域４と、ゲート絶縁膜６と、保護拡散層７と、ゲート電極８と、層間絶縁膜９と、ソース電極１０と、オーミック電極１１と、ドレイン電極１２とを備えている。そして、内部セル１４及びコーナーセル１７はいずれも、単独でＭＯＳＦＥＴ（スイッチング素子）の機能を有している。また、外周部セル１５も内部セル１４及びコーナーセル１７と同様に構成され、単独でＭＯＳＦＥＴの機能を有しているものとする。
　次に、内部セル１４及びコーナーセル１７の構成について詳細に説明する。
　エピタキシャル層２は、ＳｉＣ基板１上にＳｉＣ層をエピタキシャル成長させることにより形成される。例えば、ＳｉＣ基板１及びエピタキシャル層２には、ＳｉＣ基板１にエピタキシャル層２が予め成長されたエピタキシャル基板が適用される。
　ベース領域３は、エピタキシャル層２とは逆の導電型を有し、エピタキシャル層２の上部（上面）に形成されている。なお、ベース領域３が形成されていない残余のエピタキシャル層２は、ドリフト層２ａとなる。エピタキシャル層２及びベース領域３にはトレンチ（ゲートトレンチ）５が形成されている。このトレンチ５は、ベース領域３を貫通しており、トレンチ５の底部はドリフト層２ａ（ベース領域３下のエピタキシャル層２）に達している。
　ゲート絶縁膜６は、トレンチ５の内面（底面及び側面）上に設けられており、ゲート電極８は、ゲート絶縁膜６を介してトレンチ５内に配設されている。なお、図２に示すように、トレンチ５は、内部セル１４、外周部セル１５及びコーナーセル１７の外郭形状に対応するパターン（概ね格子状のパターン）を有していることが示されている。図２では、図の簡素化の観点からゲート絶縁膜６及びゲート電極８（ひいては後述する層間絶縁膜９及びソース電極１０）の図示は省略しているが、トレンチ５内に配設されるゲート電極８もトレンチ５と同様に、内部セル１４、外周部セル１５及びコーナーセル１７の平面視での外郭形状に対応するパターン（概ね格子状のパターン）を有している。
　また、図２に示される、ゲートパッド１３とセル領域３１との間に配設されたゲートパッド下ウェル３２においては、いずれも図示しないシリコン酸化膜、ゲート配線（多結晶シリコン）及びシリコン膜が、ＳｉＣ基板１上に順に配設されている。そして、ゲートパッド下ウェル３２に隣接するゲート絶縁膜６の下部にはコンタクトホールが設けられており、ゲート電極８は、当該コンタクトホール及びゲート配線を介してゲートパッド１３と電気的に接続されている。
　保護拡散層７は、図４及び図５に示すように、トレンチ５の底部、すなわちトレンチ５の下部に隣接するドリフト層２ａに形成されている。この保護拡散層７もゲート電極８と同様に平面視において概ね格子状のパターンを有している。なお、保護拡散層７は、ＭＯＳＦＥＴのオフ時にドリフト層２ａの空乏化を促進するとともに、トレンチ５の底部への電界集中を緩和してゲート絶縁膜６の破壊を抑制する機能を有している。
　ベース領域３の上部のうち、ゲート絶縁膜６に隣接する部分に、ソース領域４が形成されている。
　層間絶縁膜９は、ソース領域４のうちゲート絶縁膜６に近い部分、並びに、ゲート絶縁膜６及びゲート電極８を覆うように、これらの上に配設される。層間絶縁膜９には、ソース領域４のうちゲート絶縁膜６から遠い部分及びベース領域３に達するコンタクトホールが設けられており、当該コンタクトホール内には低抵抗のオーミック電極１１が配設されている。
　ソースパッドを構成するソース電極１０は、層間絶縁膜９上に配設されているとともに、オーミック電極１１を介してソース領域４及びベース領域３と電気的に接続されている。ドレイン電極１２は、ＳｉＣ基板１の下面に配設されている。
　ここで本実施の形態１では、コーナーセル１７の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、例えば内部セル１４の均等な一辺の２倍以下となるように構成されている。次に、以上のように構成された本実施の形態１に係るＭＯＳＦＥＴの効果を説明するために、それと関連するＭＯＳＦＥＴ（以下「関連ＭＯＳＦＥＴ」と記す）について説明する。
　＜関連ＭＯＳＦＥＴ＞
　図６は、関連ＭＯＳＦＥＴの一部の構成を図２と同様に示す平面図である。以下、関連ＭＯＳＦＥＴにおいて、以上で説明した構成要素と同一ものについては同じ参照符号を付して、関連ＭＯＳＦＥＴのうち上述の構成要素と異なる構成要素と問題点とについて説明する。
　図６に示されるように、関連ＭＯＳＦＥＴは、上述のコーナーセル１７の代わりに、一つの関連コーナーセル１６を備えている。ここでは関連コーナーセル１６の平面視での外郭形状は、外周部セル１５の長辺よりも長い辺を有している。
　なお、実施の形態１に係るＭＯＳＦＥＴと同様に、関連ＭＯＳＦＥＴにおいても、外周部セル１５にかかる電界を緩和するために、外周部セル１５の寸法と内部セル１４の寸法とを異ならせているとともに、電界集中を緩和するために、ゲートパッド１３等の外郭形状の角部に一定の曲率を持たせている。
　以上のような関連ＭＯＳＦＥＴにおいて解析を行ったところ、発明者は、関連コーナーセル１６においてアバランシェ破壊が多発する傾向を見出した。そこで、発明者は、関連コーナーセル１６においてアバランシェ破壊が生じる理由は、図１のＭＯＳＦＥＴ全体の終端領域側のセル（例えばセル領域３１の他のコーナーまたは辺部に配設された外周部セル１５）においてアバランシェ破壊が生じる理由とは異なると考えた。そして、その上で、発明者は、関連コーナーセル１６においてアバランシェ破壊が生じる原因を次のように考察した。
　図７は、関連ＭＯＳＦＥＴの構成の一部を示す断面図であり、具体的には、図６のＣ－Ｃ線に沿った断面図である。なお、図７には、関連ＭＯＳＦＥＴにおいて想定される空乏層端１８が示されている。
　以上のような構成をとる関連ＭＯＳＦＥＴでは、関連コーナーセル１６は、内部セル１４に比べて寸法及び形状が大きく異なり、関連コーナーセル１６の外郭形状の対向する二辺の間の距離が比較的大きくなっている。このため、図７に示されるように、空乏層端１８が、関連コーナーセル１６の中央部でベース領域３に近接する。これに伴って関連コーナーセル１６の中心部での電界強度が高まり、アバランシェ破壊が生じ易くなると考えられる。また、セル領域３１の終端領域においては、終端構造の効果により電界が抑えられるが、終端領域から離れた内側コーナー部では、特異な電界状態となっており、そのことも、関連コーナーセル１６においてアバランシェ破壊が起きやすくなることに多少影響していると考えられる。
　これらのことを踏まえた上で、発明者は、内部セル１４の均等な一辺に対する、関連コーナーセル１６の短辺の長さの比と、関連コーナーセル１６の中心部での電界強度との関係を調べた。図８は、その結果を示す図である。図８に示すように、セル寸法比が小さい範囲（２以下などの範囲）では、セル寸法比と電界強度との関係は線形となっていない。これは、トレンチ５及び保護拡散層７から延びる空乏層が関連コーナーセル１６の中心部まで届くためであると考えられる。逆に、寸法及び形状が大きかった関連ＭＯＳＦＥＴでは、トレンチ５及び保護拡散層７から延びる空乏層が関連コーナーセル１６の中心部に届かない程度に空乏層厚が小さく、その結果として関連コーナーセル１６においてアバランシェ破壊が多発すると考えられる。
　＜実施の形態１に係るＭＯＳＦＥＴの寸法＞
　そこで、発明者は、これを利用することで、平面視においてゲートパッド１３の曲部に対向する領域４１に配設されたセル中心部での空乏層厚の減少を抑制することを想起した。
　具体的には、図２に示すコーナーセル１７の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離を適切に短くする。ここでは、図８の関係を考慮して、内部セル１４の外郭形状が正四角形である場合には、適切に短くすべき距離は、内部セル１４の均等な一辺の長さの２倍以下とし、内部セル１４の外郭形状が長方形などである場合には、適切に短くすべき距離は、内部セル１４の短辺の長さの２倍以下とする。図２では、その一例として、コーナーセル１７のうち適切に短くすべき距離は、内部セル１４の均等な一辺の長さの１．５倍としている。
　以上のような構成によれば、長辺側のトレンチ５及び保護拡散層７から延びる空乏層によって、コーナーセル１７の中心部において空乏層厚が減少することを抑制することができる。
　ここで、コーナーセル１７において適切に短くすべき距離について具体的に説明する。図９は、図２に示すコーナーセル１７の一つにおいて適切に短くすべき距離を説明するための図である。図９において、コーナーセル１７の長辺１７ａは実線で示されており、長辺１７ａと対向する辺１７ｂ，１７ｃはそれぞれ二点鎖線及び一点鎖線で示されている。
　長辺１７ａと対向する辺１７ｂとの最短距離（長辺１７ａ上の任意の点と辺１７ｂ上の任意の点との間の距離のうち最も短い距離）はＬ１である。長辺１７ａと対向する辺１７ｃとの最短距離（長辺１７ａ上の任意の点と辺１７ｃ上の任意の点との間の距離のうち最も短い距離）はＬ２である。これら最短距離（Ｌ１，Ｌ２）のうち、最も長い距離はＬ２である。このため、図９に示すコーナーセル１７においては、適切に短くすべき距離はＬ２となる。
　＜製造方法＞
　次に、本実施の形態１に係るＭＯＳＦＥＴの製造方法について説明する。図１０～図１６は、当該製造方法の工程を示す図であり、具体的には、図５と同様に図２のＢ－Ｂ線に沿った断面図である。
　まず、図１０に示すように、ＳｉＣ基板１上にエピタキシャル層（半導体層）２を形成する。ここでは一例として、４Ｈのポリタイプを有するｎ型で低抵抗のＳｉＣ基板１を用意し、その上に化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法によりｎ型のエピタキシャル層２をエピタキシャル成長させた。そして、最終的に形成されるドリフト層２ａが、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度、及び、５～２００μｍの厚さを有することが確保できるように、エピタキシャル層２を形成した。
　次に、エピタキシャル層２の表面に予め定められたドーパントをイオン注入することにより、ベース領域３及びソース領域４を形成する。これにより、図１０に示される構造が得られる。
　ベース領域３はｐ型不純物であるアルミニウム（Ａｌ）のイオン注入により形成する。Ａｌのイオン注入の深さは、エピタキシャル層２の厚さを超えない深さ（例えば０．５～３μｍ程度）とする。注入するＡｌの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高くする。このときＡｌの注入深さよりも深いエピタキシャル層２の領域がｎ型のドリフト層２ａとして残る。
　なお、ベース領域３は、ｐ型のエピタキシャル成長によって形成してもよい。その場合もベース領域３の不純物濃度及び厚さは、イオン注入によって形成する場合と同等とする。
　ソース領域４は、窒素（Ｎ）をベース領域３の表面に選択的にイオン注入することによって形成する。ソース領域４の平面視での外郭形状は、この後の工程で形成されるゲート電極８（トレンチ５）のレイアウトに沿ったパターンに形成される（図２参照）。これにより、ゲート電極８が形成されたときに、ゲート電極８の両側にソース領域４が配設されることになる。この工程でのＮのイオン注入の深さは、ベース領域３の厚さより浅くする。注入するＮの不純物濃度は、ベース領域３のｐ型不純物濃度よりも高くし、例えば１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲とする。
　なお、上記の不純物領域を形成するイオン注入の順番は、最終的に図５の構造が得られるのであれば、上記の通りでなくてもよい。また、ベース領域３の下部に、ｎ型不純物である窒素（Ｎ）またはリン（Ｐ）をイオン注入することにより形成される空乏化抑制層（図示せず）を設けてもよい。空乏化抑制層を設けていない図４及び図５の構造では、ベース領域３及び保護拡散層７の両方から延びる空乏層によって電流経路が搾取される、いわゆるＪＦＥＴ抵抗が両者の間に発生する。これに対し、上記空乏化抑制層を設けた構成では、オン時にベース領域３などから空乏層が延びることが抑制されるため、ＪＦＥＴ抵抗を低減することができる。なお、空乏化抑制層の深さは、ベース領域３より深く、エピタキシャル層２の厚さを超えない範囲で、厚みは例えば０．５～３μｍ程度とすることが望ましい。この工程でのＮの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高く、かつ１×１０１７ｃｍ－３以上であることが望ましい。なお、空乏化抑制層は、ｎ型のエピタキシャル成長によって形成してもよい。その場合の空乏化抑制層の不純物濃度及び厚さは、イオン注入によって形成する場合と同等とする。
　続いて、図１１に示すように、エピタキシャル層２の表面にシリコン酸化膜２１を１～２μｍ程度堆積し、その上にレジスト材からなるエッチングマスク２２を形成する。エッチングマスク２２には、フォトリソグラフィ技術により、ソース領域４のうちトレンチ５の形成領域を開口したパターンに形成される。トレンチ５が平面視にて概ね格子状のパターンを有することから、エッチングマスク２２のパターンは、そのパターンを反転したマトリクス状のパターンを含む。
　それから、エッチングマスク２２をマスクとする反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）処理により、シリコン酸化膜２１をパターニングする。つまりエッチングマスク２２のパターンがシリコン酸化膜２１に転写される。これにより、図１１に示される構造が得られる。パターニングされたシリコン酸化膜２１は、次の工程のエッチングマスクとなる。
　次に、図１２に示すように、パターニングされたシリコン酸化膜２１をマスクとするＲＩＥ処理により、ソース領域４及びベース領域３を貫通してドリフト層２ａに達するトレンチ５を形成する。トレンチ５の深さは、ベース領域３の深さ以上であり、例えば１．０～６．０μｍ程度とする。
　その後、図１３に示すように、トレンチ５を露出するパターン（エッチングマスク２２と同様のパターン）を有する注入マスク２３を形成し、それをマスクとするイオン注入を行うことにより、トレンチ５の底部にｐ型の保護拡散層７を形成する。保護拡散層７のｐ型不純物としてＡｌを用いる。この工程で注入するＡｌの不純物濃度は、例えば１×１０１７ｃｍ－３～１×１０１９ｃｍ－３の範囲であることが望ましい。
　なお、注入マスク２３の代わりに、トレンチ５形成の際のエッチングマスクである（パターニングされた）シリコン酸化膜２１を使用してもよい。これにより製造工程の簡略化及びコスト削減を図ることができる。注入マスク２３の代わりにシリコン酸化膜２１を使用する場合には、トレンチ５を形成した後、ある程度の厚さのシリコン酸化膜２１が残存するように、シリコン酸化膜２１の厚さやエッチング条件を調整する必要がある。
　以上のように保護拡散層７を形成した後、注入マスク２３を除去する。その後、熱処理装置を用いて、上記の工程でイオン注入した不純物を活性化させるアニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中や真空中で、１３００～１９００℃、３０秒～１時間の処理条件で行う。
　そして、エピタキシャル層２の全面（トレンチ５の内面も含む）にシリコン酸化膜を形成した後、トレンチ５を埋めるようにポリシリコンを減圧ＣＶＤ法により堆積する。そして、それらをパターニングまたはエッチバックすることにより、図１４に示すように、トレンチ５内にゲート絶縁膜６及びゲート電極８を形成する。ゲート絶縁膜６となるシリコン酸化膜は、エピタキシャル層２の表面を熱酸化して形成してもよいし、エピタキシャル層２上に堆積させて形成してもよい。
　続いて、減圧ＣＶＤ法により、ゲート電極８を覆う層間絶縁膜９を、エピタキシャル層２の全面上に形成する。そして、図１５に示すように、層間絶縁膜９をパターニングすることで、ソース領域４及びベース領域３に達するコンタクトホールを形成する。
　続いて、図１５に示すように、コンタクトホールの底に露出したエピタキシャル層２（ソース領域４及びベース領域３）上にオーミック電極１１を形成する。オーミック電極１１の形成方法としては、例えば、コンタクトホールの底に露出したエピタキシャル層２の全面にニッケル（Ｎｉ）を主成分とする金属膜を成膜し、６００～１１００℃の熱処理により炭化珪素と反応させてオーミック電極１１となるシリサイド膜を形成する。その後、層間絶縁膜９上に残留した未反応の金属膜を、硝酸、硫酸若しくは塩酸、または、それらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する。なお、層間絶縁膜９上に残留した金属膜を除去した後に、再度熱処理を行ってもよい。この場合に、先の熱処理よりも高温で行えば、さらに低コンタクト抵抗のオーミック接触が形成される。
　それから、図１６に示すように、図１５で得られた構造の上にＡｌ合金等の電極材を堆積することにより、層間絶縁膜９上及びコンタクトホール内にソース電極１０を形成する。最後に、ＳｉＣ基板１の下面にＡｌ合金等の電極材を堆積することにより、ドレイン電極１２を形成する。以上により図５に示される構造、すなわち本実施の形態１に係るＭＯＳＦＥＴが得られる。
　＜効果＞
　以上に構成された本実施の形態１に係るＭＯＳＦＥＴでは、コーナーセル１７の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、内部セル１４の均等な一辺または短辺の長さの２倍以下となるように構成される。これにより、コーナーセル１７においても内部セル１４と同等の空乏層厚を得ることができるため、アバランシェ破壊を抑制することができる。
　また、本実施の形態１では、コーナーセル１７の多角形上の頂点は、内部セル１４の多角形上の頂点よりも多くなっている。これにより、内部セル１４よりもコーナーセル１７のレイアウトを設計しやすくすることができる。
　また、本実施の形態１では、コーナーセル１７の多角形上の内角は全て９０°以上である。これにより電界集中によるコーナーセル１７でのアバランシェ破壊を抑制することができるので、耐圧を向上させることができる。
　また、本実施の形態１では、コーナーセル１７は、ソース領域４及びソース電極１０を備え、単独でＭＯＳＦＥＴの機能を有している。これにより、特許文献１及び２に記載された、外周部に電界緩和専用の構造を形成する技術、つまり、外周部にＭＯＳＦＥＴの機能を有さない技術とは異なり、オン抵抗の増加を伴うことなく、高耐圧化を図ることができる。
　また、本実施の形態１では、エピタキシャル層（半導体層）２は、ＳｉＣなどのワイドバンドギャップ半導体を含む。これにより、ＭＯＳＦＥＴの高耐圧及び低損失を実現することができる。なお、ワイドバンドギャップはＳｉＣに限ったものではなく、例えば、ＧａＮ系材料、ダイヤモンドなどであってもよい。
　＜変形例＞
　なお、以上の説明では、ドリフト層２ａと、バッファ層であるＳｉＣ基板１とが同じ導電型を有する構造のＭＯＳＦＥＴについて述べたが、ドリフト層２ａとＳｉＣ基板１とが異なる導電型を有する構造のＩＧＢＴに対しても適用可能である。例えば、図４及び図５に示した構成において、ＳｉＣ基板１のｎ導電型をｐ導電型に代えればＩＧＢＴの構成となる。そして、そのような構成では、ＭＯＳＦＥＴのソース領域４及びソース電極１０は、それぞれＩＧＢＴのエミッタ領域及びエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１２はコレクタ電極に対応することになる。
　また、本実施の形態１では、ゲート電極８（セルの外郭形状）は概ね格子状のパターンを有していたがこれに限ったものではない。ゲート電極８（セルの外郭形状）は、例えば図１７に示されるように概ね六角形状のパターンを有していてもよいし、例えば図１８に示されるようにストライプ状のパターンを有していてもよいし、その他のパターンであってもよい。ゲート電極８（セルの外郭形状）がいずれのパターンであっても上述と同様の効果を得ることができる。
　また、実施の形態１では、ワイドバンドギャップ半導体の１つであるＳｉＣからなる半導体装置について説明した。しかしこれに限ったものではなく、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどの他のワイドバンドギャップ半導体からなる半導体装置に対しても適用可能である。
　＜実施の形態２＞
　＜構成＞
　図１９は、本発明の実施の形態２に係るＭＯＳＦＥＴの構成の一部を、図２と同様に示す平面図である。図２０は、本実施の形態２に係るＭＯＳＦＥＴの構成の一部を示す断面図であり、具体的には、図１９のＤ－Ｄ線に沿った断面図であり、内部セル１４及びコーナーセル１７の断面構成を示している。以下、本実施の形態２に係るＭＯＳＦＥＴにおいて、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる部分について主に説明する。
　本実施の形態２に係るＭＯＳＦＥＴは、実施の形態１で説明したコーナーセル１７の代わりに、コーナーセル１９を備えている点が異なる。そして、図５に示したように、実施の形態１に係るコーナーセル１７はソース領域４を備えたが、図２０に示すように、本実施の形態２に係るコーナーセル１９は、ソース領域４を備えないように構成されている。
　＜効果＞
　図５及び図２０を参照して、本実施の形態２に係るコーナーセル１９の効果について説明する。コーナーセル１７，１９が配設された内側コーナー部では、電界状態がセル領域３１の内部や他の外周部とは異なる状態となっているため、空乏層の延びが異なる。これに伴って、ソース領域４を備える実施の形態１のコーナーセル１７では、ベース領域３内で上部のソース領域４から延びる空乏層と下部のドリフト層２ａから延びる空乏層とが接触し、ドリフト層２ａとソース領域４との間の絶縁が破れてキャリアが流れるパンチスルー現象が生じる可能性が多少ある。
　これに対して、本実施の形態２に係るコーナーセル１９はソース領域４を備えないので、パンチスルー現象を抑制することができる。
　なお、コーナーセル１９でのパンチスルー現象を抑制するには、ベース領域３の不純物濃度を高め、ベース領域３中に延びる空乏層を小さくする方法をとることもできるが、その場合にはパターニング及びイオン注入の回数が増加する。これに対して本実施の形態２によれば、コーナーセル１９がソース領域４を備えないので、その製造方法としては、実施の形態１の図１０の工程において、ソース領域４を形成する際のパターンのうち、コーナーセル１９のパターンを変更すればよい。したがって、実施の形態１と同じ工数でＭＯＳＦＥＴを形成することができる。
　一方、本実施の形態２に係るコーナーセル１９は、単独でＭＯＳＦＥＴの機能を有さないので、ＭＯＳＦＥＴのオン抵抗は、セル領域３１全体に占めるコーナーセル１９の面積分だけ実施の形態１の当該オン抵抗よりも増加するものの、これはＭＯＳＦＥＴ製造時のばらつきに比べて無視できる程度に小さい。これに対して特許文献１及び２に記載された技術では、セル領域３１の外周部のセル全てがＭＯＳＦＥＴの機能を失うので、本実施の形態２に係るＭＯＳＦＥＴのオン抵抗の増加分に比べるとはるかに大きい。
　以上をまとめると、本実施の形態２によれば、コーナーセル１９はソース領域４を備えないように構成されている。これにより、ほぼ無視できる程度のオン抵抗の増加は伴う可能性があるが、パンチスルー現象の発生を抑えて高耐圧化を実現することができる。
　なお、本実施の形態２においては、コーナーセル１９の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、内部セル１４の短辺の長さの２倍以下となるように構成されていなくてもよい。
　＜実施の形態３＞
　＜構成＞
　図２１は、本実施の形態３に係るＭＯＳＦＥＴの構成の一部を、図２０と同様に示す断面図である。以下、本実施の形態３に係るＭＯＳＦＥＴにおいて、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる部分について主に説明する。
　本実施の形態３に係るＭＯＳＦＥＴは、実施の形態１で説明したコーナーセル１７の代わりに、コーナーセル２０を備えている点が異なる。そして、図５に示すように、実施の形態１では、コーナーセル１７において、ソース電極１０と、ソース領域４及びベース領域３とが電気的に接続されていたが、図２１に示すように、本実施の形態３では、コーナーセル２０において、ソース電極１０と、ソース領域４及びベース領域３とが電気的に絶縁されている。なお、図２１に示されるように、本実施の形態３に係るコーナーセル２０は、実施の形態２と同様にソース領域４を備えないように構成されてもよい。
　＜効果＞
　図２１を参照して、本実施の形態３に係るコーナーセル２０の効果について説明する。コーナーセル２０などの各種セルにアバランシェ電流が流れる経路は、ドレイン電極１２とソース電極１０との間である。このため、耐圧の低いコーナーセル２０において、ソース電極１０と、ソース領域４及びベース領域３とが電気的に絶縁されている本実施の形態３によれば、全体の耐圧を向上させることができる。また、本実施の形態３に係るＭＯＳＦＥＴの製造方法としては、実施の形態１の図１５の工程において、コーナーセル２０における層間絶縁膜９を除去しないようにするだけでよく、容易に実現することができる。また、本実施の形態３に係るコーナーセル２０は、単独でＭＯＳＦＥＴの機能を有さないが、それに伴うオン抵抗の増加分は、実施の形態２と同様、実質的にほぼ無視できる程度である。
　以上をまとめると、本実施の形態３によれば、コーナーセル２０において、ソース電極１０と、ソース領域４及びベース領域３とが電気的に絶縁されるように構成されている。これにより、ほぼ無視できる程度のオン抵抗の増加は伴う可能性があるが、パンチスルー現象の発生を抑えて高耐圧化を実現することができる。
　なお、本実施の形態３においては、コーナーセル２０の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、内部セル１４の短辺の長さの２倍以下となるように構成されていなくてもよい。
　また、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
　＜実施の形態４＞
　＜構成＞
　図２２は、本発明の実施の形態４に係るＭＯＳＦＥＴの構成の一部を、図２と同様に示す平面図である。図２３は、本実施の形態４に係るＭＯＳＦＥＴの構成の一部を、図２０と同様に示す断面図であり、具体的には図２２のＣ－Ｃ線に沿った断面図である。以下、本実施の形態４に係るＭＯＳＦＥＴにおいて、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる部分について主に説明する。
　本実施の形態４に係るＭＯＳＦＥＴは、実施の形態１で説明したコーナーセル１７の代わりに、セル（内部セル１４、外周部セル１５、コーナーセル１７）が存在しない無効領域４２を備えている点が異なる。つまり、図４に示すように、実施の形態１では、ゲートパッド１３に対向する領域４１においてコーナーセル１７が配設されていたが、図２２に示すように、本実施の形態４では、当該領域４１において無効領域４２が配設されている。
　図２３に示すように、無効領域４２には、内部セル１４などのベース領域３を貫通してベース領域３下のエピタキシャル層２に達する第２トレンチであるトレンチ５１が配設されている。なお、このトレンチ５１は、第１トレンチであるトレンチ５よりも幅が大きい。
　そして、無効領域４２は、第２保護拡散層であるｎ型の保護拡散層５２を備える。なお、この保護拡散層５２は、第１保護拡散層である保護拡散層７と同様に、トレンチ５１の底部に形成されている。
　＜効果＞
　図２１を参照して、本実施の形態４に係る無効領域４２の効果について説明する。コーナーセル１７などが配設される領域４１（図３）がセル領域３１に占める割合は実質的に無視できる程度である。しかし、当該領域４１はこれまで説明してきたようにアバランシェ破壊が生じやすいため通常のセルを配設することが難しい。そこで、当該領域４１全体をトレンチ５１とし、その底部に保護拡散層５２を設けることで当該領域４１での耐圧低下を防ぎ、全体の耐圧を向上させることができる。
　なお、本実施の形態４に係るＭＯＳＦＥＴの製造方法としては、実施の形態１の図１１の工程において、領域４１上のエッチングマスク２２を除去し、ＲＩＥによってシリコン酸化膜２１を除去すればよい。これにより、図１２においてシリコン酸化膜２１をマスクとしたＲＩＥを行った際に、当該領域４１には全てトレンチ５１が配設され、その後のイオン注入によって当該領域４１にあたるトレンチ５１の底部全てに保護拡散層５２が形成される。これにより、無効領域４２を形成することができる。
　また、本実施の形態４に係る無効領域４２は、単独でＭＯＳＦＥＴの機能を有さないが、それに伴うオン抵抗の増加分は、実施の形態２および３と同様、実質的にほぼ無視できる程度である。
　以上をまとめると、本実施の形態４によれば、ゲートパッド１３に対向する領域４１に、トレンチ５１の底部に形成された保護拡散層５２を備える無効領域４２が配設されている。これにより、ほぼ無視できる程度のオン抵抗の増加は伴う可能性があるが、高耐圧化を実現することができる。
　本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
　２　エピタキシャル層、３　ベース領域、４　ソース領域、５，５１　トレンチ、６　ゲート絶縁膜、７，５２　保護拡散層、８　ゲート電極、１０　ソース電極、１３　ゲートパッド、１４　内部セル、１７，１９，２０　コーナーセル、４１　領域、４２　無効領域。

Claims (9)

  1. 　ゲートパッドと、
    　平面視において前記ゲートパッドの角部に対向する領域に配設された第１セルと、
    　平面視において前記第１セルに対して前記ゲートパッドと逆側の領域に配設された第２セルと
    を備え、
    　前記第１及び第２セルのそれぞれは、
    　第１導電型の半導体層と、
    　前記半導体層の上部に形成された第２導電型のベース領域と、
    　前記ベース領域を貫通して前記ベース領域下の前記半導体層に達するトレンチ内に、ゲート絶縁膜を介して配設されるとともに、前記第１及び第２セルの平面視での外郭形状に対応するパターンを有し、かつ、前記ゲートパッドと電気的に接続されたゲート電極と、
    　前記トレンチの底部に形成された第２導電型の保護拡散層と
    を備え、
    　前記第１及び第２セルのうち少なくとも前記第２セルは、
    　前記ベース領域の上部のうち、前記ゲート絶縁膜に隣接する部分に形成された第１導電型のソース領域と、
    　前記ベース領域及び前記ソース領域と電気的に接続されたソース電極と
    をさらに備え、
    　前記第１及び第２セルの前記外郭形状は、四角形以上の多角形状であり、
    　前記第１セルの前記外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、前記第２セルの均等な一辺または短辺の長さの２倍以下である、半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記第１セルの前記多角形状の頂点は、前記第２セルの前記多角形状の頂点よりも多い、半導体装置。
  3. 　請求項１に記載の半導体装置であって、
    　前記第１セルの前記多角形状の内角は全て９０°以上である、半導体装置。
  4. 　請求項１に記載の半導体装置であって、
    　前記第１セルは前記ソース領域を備えない、半導体装置。
  5. 　請求項１に記載の半導体装置であって、
    　前記第１セルにおいて、前記ソース電極と、前記ベース領域及び前記ソース領域とが電気的に絶縁されている、半導体装置。
  6. 　請求項１に記載の半導体装置であって、
    　前記第１セルは、
    　前記ソース領域及び前記ゲート電極をさらに備え、単独でスイッチング素子の機能を有する、半導体装置。
  7. 　ゲートパッドと、
    　セルと、
    　前記セルが存在しない、平面視において前記ゲートパッドの角部に対向する領域である無効領域と
    を備え、
    　前記セルは、
    　第１導電型の半導体層と、
    　前記半導体層の上部に形成された第２導電型のベース領域と、
    　前記ベース領域を貫通して前記ベース領域下の前記半導体層に達する第１トレンチ内に、ゲート絶縁膜を介して配設されるとともに、前記セルの平面視での外郭形状に対応するパターンを有し、かつ、前記ゲートパッドと電気的に接続されたゲート電極と、
    　前記第１トレンチの底部に形成された第２導電型の第１保護拡散層と、
    　前記ベース領域の上部のうち、前記ゲート絶縁膜に隣接する部分に形成された第１導電型のソース領域と、
    　前記ベース領域及び前記ソース領域と電気的に接続されたソース電極と
    を備え、
    　前記無効領域は、
    　前記ベース領域を貫通して前記ベース領域下の前記半導体層に達する第２トレンチの底部に形成された第２導電型の第２保護拡散層を備え、前記第２トレンチは前記第１トレンチよりも幅が大きい、半導体装置。
  8. 　請求項１から請求項７のうちいずれか１項に記載の半導体装置であって、
    　前記半導体層は、ワイドバンドギャップ半導体を含む、半導体装置。
  9. 　請求項１から請求項７のうちいずれか１項に記載の半導体装置であって、
    　前記ゲートパッドの前記角部は曲部を含む、半導体装置。
PCT/JP2015/059968 2014-05-01 2015-03-30 半導体装置 WO2015166754A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201580021852.1A CN106463539B (zh) 2014-05-01 2015-03-30 半导体装置
US15/307,668 US9698221B2 (en) 2014-05-01 2015-03-30 Semiconductor device
JP2016500421A JP5985105B2 (ja) 2014-05-01 2015-03-30 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014094383 2014-05-01
JP2014-094383 2014-05-01

Publications (1)

Publication Number Publication Date
WO2015166754A1 true WO2015166754A1 (ja) 2015-11-05

Family

ID=54358491

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/059968 WO2015166754A1 (ja) 2014-05-01 2015-03-30 半導体装置

Country Status (4)

Country Link
US (1) US9698221B2 (ja)
JP (1) JP5985105B2 (ja)
CN (1) CN106463539B (ja)
WO (1) WO2015166754A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170072496A (ko) * 2015-12-17 2017-06-27 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
WO2022034636A1 (ja) * 2020-08-11 2022-02-17 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP2023011834A (ja) * 2019-09-13 2023-01-24 株式会社 日立パワーデバイス 半導体装置および電力変換装置
WO2023139931A1 (ja) * 2022-01-20 2023-07-27 富士電機株式会社 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101949514B1 (ko) * 2017-06-27 2019-02-19 현대오트론 주식회사 전력 반도체 소자
JP7371335B2 (ja) * 2019-03-13 2023-10-31 富士電機株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323707A (ja) * 1999-05-07 2000-11-24 Hitachi Ltd 半導体装置
JP2005116822A (ja) * 2003-10-08 2005-04-28 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2006012960A (ja) * 2004-06-23 2006-01-12 Renesas Technology Corp パワートランジスタ装置及びそれを用いたパワー制御システム
JP2009004655A (ja) * 2007-06-22 2009-01-08 Toyota Motor Corp 半導体装置
JP2010251422A (ja) * 2009-04-13 2010-11-04 Renesas Electronics Corp 半導体装置及びその製造方法
JP2011029675A (ja) * 2010-11-11 2011-02-10 Renesas Electronics Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
US7470953B2 (en) 2003-10-08 2008-12-30 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP2005322949A (ja) 2005-08-05 2005-11-17 Renesas Technology Corp 半導体装置
JP4735237B2 (ja) 2005-12-20 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置
JP2011100877A (ja) 2009-11-06 2011-05-19 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323707A (ja) * 1999-05-07 2000-11-24 Hitachi Ltd 半導体装置
JP2005116822A (ja) * 2003-10-08 2005-04-28 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2006012960A (ja) * 2004-06-23 2006-01-12 Renesas Technology Corp パワートランジスタ装置及びそれを用いたパワー制御システム
JP2009004655A (ja) * 2007-06-22 2009-01-08 Toyota Motor Corp 半導体装置
JP2010251422A (ja) * 2009-04-13 2010-11-04 Renesas Electronics Corp 半導体装置及びその製造方法
JP2011029675A (ja) * 2010-11-11 2011-02-10 Renesas Electronics Corp 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170072496A (ko) * 2015-12-17 2017-06-27 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102508897B1 (ko) 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
JP2023011834A (ja) * 2019-09-13 2023-01-24 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP7503612B2 (ja) 2019-09-13 2024-06-20 株式会社 日立パワーデバイス 半導体装置および電力変換装置
WO2022034636A1 (ja) * 2020-08-11 2022-02-17 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JPWO2022034636A1 (ja) * 2020-08-11 2022-02-17
JP7332812B2 (ja) 2020-08-11 2023-08-23 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
WO2023139931A1 (ja) * 2022-01-20 2023-07-27 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
JPWO2015166754A1 (ja) 2017-04-20
CN106463539B (zh) 2019-05-07
US9698221B2 (en) 2017-07-04
JP5985105B2 (ja) 2016-09-06
US20170053984A1 (en) 2017-02-23
CN106463539A (zh) 2017-02-22

Similar Documents

Publication Publication Date Title
JP6049784B2 (ja) 炭化珪素半導体装置およびその製造方法
US8648349B2 (en) Semiconductor device
JP6038391B2 (ja) 半導体装置
JP5985105B2 (ja) 半導体装置
US10361266B2 (en) Semiconductor device
JP6099749B2 (ja) 炭化珪素半導体装置およびその製造方法
JP7029710B2 (ja) 半導体装置
JP6312933B2 (ja) 電力用半導体装置
JP6140823B2 (ja) 炭化珪素半導体装置
JP6463214B2 (ja) 半導体装置
JP6705155B2 (ja) 半導体装置および半導体装置の製造方法
US9613809B2 (en) Method of manufacturing silicon carbide semiconductor device
JP2017112161A (ja) 半導体装置
JP4972293B2 (ja) 半導体装置およびその製造方法
JP2011040431A (ja) 半導体装置およびその製造方法
JP6862782B2 (ja) 半導体装置および半導体装置の製造方法
JP6589263B2 (ja) 半導体装置
JP6771433B2 (ja) 半導体装置
JP5907097B2 (ja) 半導体装置
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
WO2015076020A1 (ja) 半導体装置
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
JP2016058661A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15786556

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016500421

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15307668

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15786556

Country of ref document: EP

Kind code of ref document: A1