JP2011040431A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】終端構造の耐圧を向上させることにより、高耐圧なＳｉＣ半導体装置を提供する。
【解決手段】本発明の半導体装置は、炭化珪素を含む第１エピタキシャル成長層２０と、第１エピタキシャル成長層２０の表層部に設けられた終端構造３０と、終端構造３０の上に設けられ、炭化珪素を含む第２エピタキシャル成長層４０と、第２エピタキシャル成長層４０の上に設けられた絶縁層５０とを備える。
【選択図】図３

Description

本発明は半導体装置に関する。特に炭化珪素を用いた高耐圧縦型半導体素子に関する。

炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。また、ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より高耐圧、低損失で小型の半導体装置を実現することができる（例えば特許文献１参照）。

炭化珪素を用いた半導体装置では、オフ状態での耐圧を確保するための終端構造が重要である。一般的に、終端構造は、半導体素子が設けられるチップの外周部に設けられている。終端構造としては、ＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｅｄ Ｒｉｎｇ）構造、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）構造、またはメサ構造等が広く用いられている。ＦＬＲ構造およびＪＴＥ構造は、チップの外周部に設けられた不純物のイオン注入領域を有している。一方、メサ構造は、チップの外周領域に設けられた段差から構成されている。メサ構造においても段差付近に不純物のイオン注入領域が設けられる場合がある。

特許３３８５９３８号公報

終端構造を形成するためにイオン注入やドライエッチングを行う場合、これらの工程において半導体層の結晶性が劣化してしまう。ＳｉＣでは、Ｓｉと比較して結晶性の劣化が起こりやすく、一度劣化した結晶性を回復させにくい。

本願発明者は、イオン注入やドライエッチングを原因とする半導体層の結晶性の劣化は、その半導体層の内部の耐圧の低下を引き起こすことを見出した。さらに、半導体層を酸化することによって絶縁膜を形成する場合には、その絶縁膜の内部や、半導体層と絶縁膜との界面における耐圧も低下することがわかった。したがって、従来の終端構造を有するＳｉＣデバイスでは、ＳｉＣが本来有する高耐圧特性が得られていない。

本発明は、上記事情に鑑みてなされたものであり、その主な目的は、終端構造の耐圧を向上させることにより、高耐圧なＳｉＣ半導体装置を提供することにある。

本発明の半導体装置は、炭化珪素を含む第１エピタキシャル成長層と、前記第１エピタキシャル成長層の表層部に設けられた終端構造と、前記終端構造の上に設けられ、炭化珪素を含む第２エピタキシャル成長層と、前記第２エピタキシャル成長層の上に設けられた絶縁層とを備える。

ある実施形態において、前記第２エピタキシャル成長層は、少なくとも１層の第１不純物層と、前記第１不純物層よりも高い濃度の不純物を含む少なくとも１層の第２不純物層とを含む多層構造であって、前記絶縁層は、前記第２エピタキシャル成長層のうち前記第１不純物層に接する。

ある実施形態において、前記終端構造は、前記第１エピタキシャル成長層の表層部に設けられたイオン注入層を含み、前記第２エピタキシャル成長層は前記イオン注入層を覆っている。

ある実施形態において、前記終端構造はＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造である。

ある実施形態において、前記終端構造はＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造である。

ある実施形態において、前記終端構造は、前記第１エピタキシャル成長層の側面に形成された段差を含むメサ構造である。

ある実施形態において、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をさらに備え、前記第１エピタキシャル成長層には、前記ＭＩＳＦＥＴの少なくとも一部の構造が設けられ、前記第１エピタキシャル成長層において、前記終端構造は前記ＭＩＳＦＥＴの一部の構造を囲んでいる。

ある実施形態において、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）をさらに備え、前記第１エピタキシャル成長層には前記ＩＧＢＴの少なくとも一部の構造が設けられ、前記第１エピタキシャル成長層において、前記終端構造は前記ＩＧＢＴの一部の構造を囲んでいる。

ある実施形態において、ＰＮダイオードをさらに備え、前記第１エピタキシャル成長層には前記ＰＮダイオードの少なくとも一部の構造が設けられ、前記第１エピタキシャル成長層において、前記終端構造は、前記ＰＮダイオードの一部の構造を囲んでいる。

ある実施形態において、ショットキーダイオードをさらに備え、前記第１エピタキシャル成長層または前記第２エピタキシャル成長層には前記ショットキーダイオードの少なくとも一部の構造が設けられ、前記第１エピタキシャル成長層において、前記終端構造は、前記ショットキーダイオードの一部の構造を囲んでいる。

ある実施形態において、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をさらに備え、前記第１エピタキシャル成長層には前記ＪＦＥＴの少なくとも一部の構造が設けられ、前記第１エピタキシャル成長層において、前記終端構造は、前記ＪＦＥＴの一部の構造を囲んでいる。

本発明の半導体装置の製造方法は、炭化珪素を含む第１エピタキシャル成長層に、イオン注入または前記第１エピタキシャル成長層のエッチングにより形成された領域を含む終端構造を形成する工程（ａ）と、前記終端構造の上に、炭化珪素を含む第２エピタキシャル成長層を形成する工程（ｂ）と、前記第２エピタキシャル成長層の上に絶縁層を形成する工程（ｃ）とを包含する。

ある実施形態において、前記工程（ｃ）は、前記第２エピタキシャル成長層の上部を熱酸化することにより、前記絶縁層を形成する。

ある実施形態において、前記工程（ｃ）は、前記第２エピタキシャル成長層の上に前記絶縁層を堆積する。

本発明によると、第１エピタキシャル成長層の表層部に設けられた終端構造が、結晶性の高い第２エピタキシャル成長層によって覆われている。これにより、第２エピタキシャル成長層の内部や第２エピタキシャル成長層の上に形成された絶縁膜の内部、第２エピタキシャル成長層と絶縁膜との界面における耐圧の低下を防止することができる。

典型的な炭化珪素半導体素子の終端構造を示す断面図である。 （ａ）〜（ｊ）は、図１に示す半導体装置の製造方法を説明するための工程断面図である。 （ａ）は、本発明による半導体装置の第１の実施形態を模式的に示す断面図である。（ｂ）は、図３（ａ）に示す終端構造の平面的な配置を示す図であり、（ｃ）は、チップ全体における終端構造の平面的な配置を示す図である。 （ａ）〜（ｌ）は、第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 ＴＣＡＤデバイスシミュレーションにおいて電界分布の計算を行った部分を説明するための図である。 ＴＣＡＤデバイスシミュレーションによって電界分布を計算した結果を示すグラフである。 ＴＣＡＤデバイスシミュレーションによって電界分布を計算した結果を示すグラフである。 ＴＣＡＤデバイスシミュレーションによって耐圧を計算した結果を示すグラフである。 （ａ）は、第１の実施形態および従来の構造の半導体装置においてリーク電流を実験によって測定した結果をまとめたヒストグラムであり、（ｂ）は、第１の実施形態および従来の構造の半導体装置において耐圧を実験によって測定した結果をまとめたヒストグラムである。 耐圧の計算値とエピタキシャル成長層４０の不純物濃度の関係を示すグラフである。 （ａ）、（ｂ）は、第２の実施形態の半導体装置を模式的に示す断面図および平面図である。 （ａ）、（ｂ）は、第３の実施形態の半導体装置を模式的に示す断面図および平面図である。

まず、本発明による実施形態の内容を説明する前に、図面を参照しながら、本願発明者が検討した内容について説明する。

図１は、典型的な炭化珪素半導体装置の終端構造を示す断面図である。典型的な炭化珪素半導体装置は、素子領域Ｒｅと終端領域Ｒｔとを有している。終端領域Ｒｔは、基板の表面に垂直な方向からみて、素子領域Ｒｅを囲む領域に配置されている。

典型的な炭化珪素半導体装置は、ｎ⁺基板（ＳｉＣ基板）１１０と、ｎ⁺基板（ＳｉＣ基板）１１０の上に配置されたｎ^-層１２０とを有する。ｎ^-層１２０の表層部には、ｐ型不純物を含むｐ型層１３０が設けられている。ｐ型層１３０は、ＦＬＲ構造と呼ばれる終端構造を構成している。ｎ^-層１２０の表面に垂直な方向から見て、ｐ型層１３０は、互いに離間した複数のリング形状を有し、半導体素子が形成される素子領域Ｒｅを囲んでいる。

素子領域Ｒｅにおけるｐ型層１３０の上部には、ｐ型コンタクト層１３５が形成されている。ｐ型層１３０およびｐ型コンタクト層１３５はともにＡｌ（アルミ）あるいはＢ（ボロン）のイオン注入によって形成されている。

ｐ型コンタクト層１３５の上にはｐ型コンタクト電極１７０が、ｎ⁺基板（ＳｉＣ基板）１１０の裏面には裏面電極１８０が形成されている。

ｎ^-層１２０の上部には、ｎ^-層１２０を熱酸化することにより形成された酸化膜１５０および層間絶縁膜１６０が形成されている。ｐ型コンタクト電極１７０の上にはＡｌからなる配線１９０が形成され、層間絶縁膜１６０および配線１９０の上にはパッシベーション膜２００が形成されている。

次に、図２（ａ）から（ｊ）を参照しながら図１に示す半導体装置の製造方法を説明する。

まず、図２（ａ）に示すように、低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板１１０を準備する。次に図２（ｂ）に示すように、基板１１０の上に、高抵抗のｎ型４Ｈ−ＳｉＣのｎ^-層１２０をエピタキシャル成長させる。

次に、図２（ｃ）に示すように、ｎ^-層１２０の上に形成されたマスク（図示せず）を用いて例えばＡｌまたはＢイオンを選択的にイオン注入することにより、ｐ型層１３０を形成する。続いて、ＮまたはＰイオンを選択的にイオン注入することにより、素子領域Ｒｅに、ソース領域（図示せず）を形成する。次に、図２（ｄ）に示すように、ｐ型層１３０の上に、マスク（図示せず）を用いて例えばＡｌまたはＢイオンを選択的にイオン注入することにより、素子領域Ｒｅにおけるｐ型層１３０の内部にｐ型コンタクト層１３５を形成する。イオン注入後に、マスクを除去して活性化アニールを行う。

次に、図２（ｅ）に示すように、熱酸化を行うことによって、ｎ^-層１２０の表面に熱酸化膜１５０を形成する。その後、熱酸化膜１５０の表面に、リンを７×１０²⁰ｃｍ^-3程度ドーピングした多結晶シリコン薄膜（図示せず）を堆積し、マスク（図示せず）を用いて、多結晶シリコン薄膜をドライエッチングによって除去することにより、所望の領域にゲート電極（図示せず）を形成する。続いて、ゲート電極（図示せず）の表面およびｎ^-層１２０の表面を覆うように、例えば厚さ１．５μｍのＳｉＯ₂からなる層間絶縁膜１６０をＣＶＤ法によって堆積する。

次に、図２（ｆ）に示すように、マスク（図示せず）を用いてドライエッチングを行うことにより、層間絶縁膜１６０のうちコンタクト電極１７０（図１に示す）を形成する部分を除去して、開口を形成する。その後、図２（ｇ）に示すように、例えば厚さ５０ｎｍ程度のニッケル薄膜を層間絶縁膜１６０上に形成された開口内に形成する。次いで、不活性雰囲気内で例えば９５０℃、５分間の熱処理を行うことによって、ニッケルを、開口内に露出する炭化珪素と反応させる。その後、未反応のニッケル薄膜を除去することにより、ニッケルシリサイドからなるｐ型コンタクト電極１７０を形成する。このとき同時に、素子領域Ｒｅにソースコンタクト電極（図示せず）も形成しておく。さらに、図２（ｈ）に示すように、基板１１０の裏面全体にもニッケルを堆積しておき、上述の熱処理によって基板１１０の炭化珪素と反応させる。これにより、裏面電極１８０を形成する。

続いて、図２（ｉ）に示すように、層間絶縁膜１６０の上に、厚さ４μｍ程度のアルミニウム膜１９０'を堆積する。次に、図２（ｊ）に示すように、アルミニウム膜１９０'を所望のパターンにエッチングすると、ソース配線１９０が得られる。このとき、チップ端にゲート電極と接触するゲート配線（図示せず）も形成しておく。その後、例えば厚さ１μｍ程度のＳｉＮを堆積し、エッチングによって所望のパターンにすることにより、パッシベーション膜２００を形成する。このようにして、図１に示す半導体装置が得られる。

本願発明者の検討によると、典型的な半導体装置では、イオン注入によりｐ型層１３０を形成する際に、ｐ型層１３０の結晶性が低下する。また、終端構造として例えばメサ構造を形成する場合には、メサ構造の段差を形成する際のドライエッチングによって、ｎ^-層１２０の結晶性が低下する。ｐ型層１３０やｎ^-層１２０の結晶性が低下している場合には、これらの層を熱酸化することによって形成する酸化膜１５０の品質も低下する。その結果、ｐ型層１３０、ｎ^-層１２０および酸化膜１５０それぞれの内部や、ｎ^-層１２０と酸化膜１５０との界面の耐圧が低下してしまう。

本願発明者は、イオン注入やドライエッチングにより結晶性が劣化したｎ^-層１２０によって耐圧が低下するのを防止することができる構造を鋭意検討し、本発明に至った。以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。なお、本発明は以下の実施形態に限定されない。

（第１の実施形態）
図３（ａ）は、本発明による半導体装置の第１の実施形態を模式的に示す断面図である。図３（ｂ）は、図３（ａ）に示す終端構造の平面的な配置を示す図であり、図３（ｃ）は、チップ全体における終端構造の平面的な配置を示す図である。

図３（ａ）から（ｃ）に示すように、本実施形態の半導体装置には、素子領域Ｒｅおよび終端領域Ｒｔが配置されている。終端領域Ｒｔは、基板の表面に垂直な方向から見て、素子領域Ｒｅを囲む領域に配置されている。本実施形態では、終端構造として、ＦＬＲ構造が設けられ、素子領域Ｒｅには、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が設けられている。本実施形態では、素子領域Ｒｅに、ＭＩＳＦＥＴの他に、ＰＮダイオード、ＩＧＢＴ、ショットキーダイオード、ＪＦＥＴなどの半導体素子を設けることができる。

ｎ⁺基板（ＳｉＣ基板）１０の上には、ｎ^-層（ＳｉＣ層）２０がエピタキシャル成長によって設けられている。ｎ^-層２０の表層部のうち終端領域Ｒｔにはｐ型層３０が、素子領域Ｒｅにはｐウェル領域３０ａが形成されている。ｐ型層３０およびｐウェル領域３０ａは同工程のイオン注入によって形成された層であるため、同様の不純物濃度および深さを有する。

ｎ^-層２０の主面に垂直な方向から見て、ｐ型層３０は、互いに離間した複数のリング形状を有しており、この複数のリングは、ＦＬＲ構造を構成している。それぞれのリングは四隅が円弧状に丸まった四角形の平面形状を有している。リングの四隅が円弧状に丸まっていることにより、四隅に電界が集中することが防止される。

素子領域Ｒｅにおけるｐウェル領域３０ａの内部には、ｐ型層３０よりも高いｐ型不純物濃度（例えば濃度２×１０²⁰ｃｍ^-3）を有するｐ型コンタクト層３５が形成されている。ｐ型層３０、ｐウェル領域３０ａおよびｐ型コンタクト層３５は、Ａｌ（アルミ）あるいはＢ（ボロン）をｎ^-層２０に対してイオン注入することによって形成されている。ｐ型コンタクト層３５は、ニッケルシリサイドからなるｐ型コンタクト電極７０によって覆われている。

ｐウェル領域３０ａ内には、ｎ型不純物濃度が５×１０¹⁹ｃｍ^-3のソース領域３１が設けられている。図示は省略するが、ｎ^-層２０の主面に垂直な方向から見て、ソース領域３１はｐ型コンタクト層３５の周囲を囲むように配置されている。

素子領域Ｒｅにおけるｐウェル領域３０ａおよびソース領域３１の上と、終端領域Ｒｔにおけるｐ型層３０とには、高品質なＳｉＣ層からなるエピタキシャル成長層４０が形成されている。

エピタキシャル成長層４０はｎ型不純物を含み、例えば７０ｎｍの厚さを有する。図示は省略するが、エピタキシャル成長層４０は、低濃度不純物層と高濃度不純物層との積層構造を有する。低濃度不純物層の不純物濃度は例えば１×１０¹⁵ｃｍ^-3であり、厚さは６０ｎｍである。高濃度不純物層の不純物濃度は例えば１×１０¹⁸ｃｍ^-3であり、厚さは１０ｎｍである。エピタキシャル成長層４０のうちの最上部、すなわち絶縁膜５０に接する部分は低不純物濃度層であることが好ましい。不純物濃度が低いほうが、エピタキシャル成長層４０の一部を熱酸化することによって形成する酸化膜５０の品質が高まるためである。

ただし、エピタキシャル成長層４０には、不純物が一様な濃度で含まれていてもよい。この場合、エピタキシャル成長層４０は例えば７０ｎｍの厚さを有し、１．４×１０¹⁷ｃｍ^-3の一様な不純物濃度を有する。

素子領域Ｒｅにおけるエピタキシャル成長層４０はチャネル領域として機能する。チャネル領域はデルタドープ層であってもよく、この場合、エピタキシャル成長層４０には複数の低濃度不純物層と複数の高濃度不純物層とが交互に積層されている。

本実施形態では、エピタキシャル成長層４０が素子領域Ｒｅおよび終端領域Ｒｔに設けられているが、エピタキシャル成長層４０が終端領域Ｒｔのみに設けられていてもよい。

素子領域Ｒｅおよび終端領域Ｒｔにおいて、エピタキシャル成長層４０の上には、エピタキシャル成長層４０を熱酸化することにより形成された酸化膜５０が配置されている。酸化膜５０は、例えば７０ｎｍの厚さを有する。素子領域Ｒｅにおける酸化膜５０は、ゲート絶縁膜として機能する。素子領域Ｒｅにおける酸化膜５０の上には、例えばポリシリコンからなるゲート電極８２が設けられている。

酸化膜５０およびゲート電極８２の上は、例えばＳｉＯ₂からなる層間絶縁膜６０によって覆われている。素子領域Ｒｅにおける層間絶縁膜６０には、ｐ型コンタクト電極７０に到達するスルーホールが設けられている。スルーホールの内部にはＡｌからなるソース配線９０が設けられている。ソース配線９０は、層間絶縁膜６０の上まで引き出されている。

一方、ｎ⁺基板（ＳｉＣ基板）１０の裏面には、裏面電極８０が形成されている。層間絶縁膜６０およびソース配線９０の上にはパッシベーション膜１００が形成されている。

次に、本実施形態の半導体装置の製造方法を、図４（ａ）から（ｌ）を参照しながら説明する。図４（ａ）から（ｌ）では、素子領域Ｒｅの主要部の図示を省略し、終端領域Ｒｔの周辺のみを示している。

図４（ａ）に示すように、低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板１０を準備する。次に図４（ｂ）に示すように、基板１０の上に、高抵抗のｎ型４Ｈ−ＳｉＣのｎ^-層２０をエピタキシャル成長させる。

次に、図４（ｃ）に示すように、ｎ^-層２０の上に、マスク（図示せず）を用いて例えばＡｌまたはＢイオンを選択的にイオン注入することによりｐ型層３０およびｐウェル領域３０ａを形成する。続いて、ＮまたはＰイオンを選択的にイオン注入することにより、ソース領域３１（図３に示す）を形成する。

次に、図４（ｄ）に示すように、ｐ型層３０の上に、マスク（図示せず）を用いて例えばＡｌまたはＢイオンを選択的にイオン注入することにより、素子領域Ｒｅにおけるｐウェル領域３０ａの内部に、ｐ型コンタクト層３５を形成する。イオン注入後に、マスクを除去して例えば温度１７００度で活性化アニールを行う。

次に、図４（ｅ）に示すように、ｐ型層３０、ｐウェル領域３０ａおよびｐ型コンタクト層３５を含むｎ^-層２０の表面全体に、炭化珪素からなるエピタキシャル成長層４０を成長させる。エピタキシャル成長層４０に低不純物濃度層および高不純物濃度層を形成するため、結晶成長時に供給する不純物の濃度を変化させる。例えば、低不純物濃度層を形成するときには、高不純物濃度層を形成するときに供給した量よりも少ない量の不純物を供給しながら結晶成長を行う。次いで、図４（ｆ）に示すように、ドライエッチングを行うことにより、エピタキシャル成長層４０のうちｐ型コンタクト層３５の上に位置する部分を除去する。このとき、ｐ型層３０の上のエピタキシャル成長層４０は除去せずに残す。

次に、図４（ｇ）に示すように、例えば１２００℃の温度で熱酸化を行うことによって、エピタキシャル成長層４０の表面に熱酸化膜５０を形成する。その後、熱酸化膜５０の表面に、リンを７×１０²⁰ｃｍ^-3程度ドーピングした多結晶シリコン薄膜（図示せず）を堆積し、マスク（図示せず）を用いて、多結晶シリコン薄膜をドライエッチングによって除去することにより、所望の領域にゲート電極８２（図３に示す）を形成する。続いて、ゲート電極８２の表面およびｎ^-層２０の表面を覆うように、例えば厚さ１．５μｍのＳｉＯ₂からなる層間絶縁膜６０をＣＶＤ法によって堆積する。

次に、図４（ｈ）に示すように、マスク（図示せず）を用いてドライエッチングを行うことにより、層間絶縁膜６０のうちコンタクト電極７０（図４（ｉ）に示す）を形成する部分を除去して、開口を形成する。その後、図４（ｉ）に示すように、例えば厚さ５０ｎｍ程度のニッケル薄膜を層間絶縁膜６０に形成された開口内に形成する。次いで、不活性雰囲気内で例えば９５０℃、５分間の熱処理を行うことによって、ニッケルを、開口内に露出する炭化珪素と反応させる。その後、未反応のニッケル薄膜を除去することにより、ニッケルシリサイドからなるｐ型コンタクト電極７０を形成する。このとき、同時にソースコンタクト電極（図示せず）も形成しておく。図４（ｊ）に示すように、基板１０の裏面全体にもニッケルを堆積しておき、上述の熱処理によって炭化珪素と反応させる。これにより、裏面電極８０を形成する。

続いて、図４（ｋ）に示すように、層間絶縁膜６０の上に、厚さ４μｍ程度のアルミニウム膜９０'を堆積する。次に、図４（ｋ）に示すように、アルミニウム膜９０'を所望のパターンにエッチングすることにより配線９０を形成する。この工程で、チップ端にゲート電極と接触するゲート配線（図示せず）も形成しておく。その後、例えば厚さ１μｍ程度のＳｉＮを堆積し、エッチングによって所望のパターンにすることにより、パッシベーション膜１００が得られる。以上の工程により、図３に示す半導体装置が得られる。

本実施形態によると、終端構造のｐ型層３０をイオン注入によって形成した後に、ｐ型層３０を、結晶性の高いエピタキシャル成長層４０によって覆う。これにより、半導体層の表面部の結晶性を高めることができる。

また、エピタキシャル成長層４０の一部を熱酸化することによって酸化膜５０を形成することにより、イオン注入によって結晶性の低下した層を熱酸化していた従来と比較して、酸化膜５０の品質を高めることができる。特に、本実施形態では、エピタキシャル成長層４０の最上部を低濃度不純物層としているため、酸化膜の品質をさらに高めることができる。このように本実施形態では、結晶性の高いエピタキシャル成長層４０を設け、それを熱酸化することにより、エピタキシャル成長層４０および酸化膜５０それぞれの内部や、酸化膜５０とエピタキシャル成長層４０との界面における耐圧の低下を防止することができる。

次に、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）デバイスシミュレーションにより、耐圧および電界分布の計算を行った結果を説明する。ＴＣＡＤデバイスシミュレーションでは、ｐ型コンタクト電極７０と裏面電極８０との間に電圧を印加して、ポアソンの式および電子・正孔電流連続の式を解くと、電荷および電界分布が得られる。また、半導体材料は耐圧を決定する衝突電離係数のパラメタを有しており、ここではＳｉＣ中での衝突電離係数の値は場所によらず一様、つまり、半導体材料はイオン注入による結晶性劣化の影響を受けないと仮定している。上記の電界分布および衝突電離係数から電子・正孔対の生成率の分布が得られる。電子・正孔対の生成によってなだれ破壊が起こることにより、半導体装置の耐圧が決定される。

図５Ａは、ＴＣＡＤデバイスシミュレーションにおいて電界分布の計算を行った部分を説明するための図であり、図５Ｂ、図５Ｃは、ＴＣＡＤデバイスシミュレーションによって電界分布を計算した結果を示すグラフである。図５Ｂ、図５Ｃは、図５ＡのＡ−Ａ'線の断面、すなわちｐ型領域３０の下端における横方向電界分布を示している。なお、図５Ａに示す層３００は、本実施形態の構造の場合はエピタキシャル成長層４０に相当し、従来の構造の場合は絶縁層１５０に相当する。従来の構造としては図１に示す半導体装置を用い、本実施形態の構造としては図３に示す半導体装置を用いてシミュレーションを行った。シミュレーションでは、ｎ^-層２０の不純物濃度を５×１０¹⁵ｃｍ^-3、エピタキシャル成長層４０の厚みを７０ｎｍ、ｎ型不純物濃度を１．５×１０¹⁷ｃｍ^-3とした。

図５Ｂに示す本実施形態の半導体装置のシミュレーション結果と、図５Ｃに示す従来の半導体装置のシミュレーション結果において、最も高い電界は共に２．１５ＭＶ／ｃｍ程度であり、ほぼ同等の値となっている。

図６は、ＴＣＡＤデバイスシミュレーションによって耐圧を計算した結果を示すグラフである。従来の構造としては図１に示す半導体装置を用い、本実施形態の構造としては図３に示す半導体装置を用いてシミュレーションを行った。図６に示すように、計算から得られた耐圧は、本実施形態では１２３１Ｖ、従来では１２３７Ｖであり、ほぼ同等である。

図５Ｂ、図５Ｃおよび図６に示す結果から、半導体材料がイオン注入による結晶性劣化の影響を受けないと仮定してシミュレーションを行った場合には、本実施形態および従来で、同等の耐圧が得られることがわかる。

実際には、終端構造の結晶性の劣化によって、従来の半導体装置の耐圧は本実施形態の耐圧よりも低い値になると考えられる。次に、シミュレーションではなく実際に測定を行った結果について説明する。

図７（ａ）は、本実施形態および従来の構造の半導体装置においてリーク電流を実験によって測定した結果をまとめたヒストグラムである。この測定に用いる半導体素子としては、ＭＯＳＦＥＴを形成した。リーク電流の値は、規格値が１となるよう規格化を行っている。リーク電流の測定は、ドレイン・ソース間に規定の電圧をかけて行った。リーク電流の中央値は、従来の構造では規格値の３．６×１０^-3倍であるのに対し、本実施形態では規格値の１．２×１０^-3倍である。このように、本実施形態では、リーク電流を従来の３分の１に低減できた。図７（ｂ）は、本実施形態および従来の構造の半導体装置において耐圧を測定した結果をまとめたヒストグラムである。耐圧の値も、規格値が１となるように規格化を行なっている。耐圧の中央値は、従来の構造では規格値の９５．５％であるのに対し、本実施形態では規格値の１１５％である。このように、本実施形態では、耐圧の値が従来よりも約２０％向上した。

ＴＣＡＤデバイスシミュレーションでは、本実施形態と従来における電界分布はほとんど変わらず、ほぼ同等の耐圧が得られた。しかしながら、実験結果では、本実施形態の方が従来の構造よりもリーク電流が小さく、耐圧も高い。この結果から、従来の構造を用いた実験結果では、イオン注入による結晶性劣化あるいは何らかの要因により、衝突電離係数が増大、つまり耐圧が劣化していると推定できる。本実施形態によると、このような結晶性劣化を抑制することができるため、リーク電流の低減および耐圧の向上を実現することができる。

次に、エピタキシャル成長層４０の好ましい不純物濃度について考察する。図６に示すシミュレーション結果では、本実施形態の耐圧が１２３７Ｖであった。一方、実際に耐圧を測定した場合には、図７（ｂ）に示すように、従来の耐圧が本実施形態の耐圧よりも２０％程度低い値を示した。したがって、本実施形態の耐圧が１２３７Ｖである場合、従来の半導体装置における耐圧の実測値は、１２３７Ｖよりも２０％程度低い１０００Ｖ程度であると考えられる。そのため、本実施形態の半導体装置の耐圧が１０００Ｖ以上であれば、従来よりも耐圧が向上しているといえる。

図８は耐圧の計算値とエピタキシャル成長層４０の不純物濃度の関係を示すグラフである。図８から、耐圧が１０００Ｖのときの不純物濃度は５×１０¹⁷ｃｍ^-3である。そのため、本実施形態のエピタキシャル成長層４０の不純物濃度は５×１０¹⁷ｃｍ^-3以下であることが好ましい。すなわち、エピタキシャル成長層４０の不純物濃度は５×１０¹⁷ｃｍ^-3以下であれば、従来よりも耐圧を向上させることができる。

（第２の実施形態）
以下、図９（ａ）、（ｂ）を参照しながら、本発明による半導体装置の第２の実施形態を説明する。図９（ａ）、（ｂ）は、第２の実施形態の半導体装置を模式的に示す断面図および平面図である。

図９（ａ）、（ｂ）に示すように、本実施形態の半導体装置には、素子領域Ｒｅおよび終端領域Ｒｔが配置されている。終端領域Ｒｔは、基板の表面に垂直な方向から見て、素子領域Ｒｅを囲む領域に配置されている。本実施形態では、終端構造としてＪＴＥ構造が設けられ、素子領域Ｒｅにはショットキーダイオードが設けられている。本実施形態では、素子領域Ｒｅに、ショットキーダイオードの他に、ＭＩＳＦＥＴ、ＩＧＢＴ、ＰＮダイオード、ＪＦＥＴなどの半導体素子を設けることができる。

図９に示す半導体装置は、ｎ⁺基板（ＳｉＣ基板）１０の上に、エピタキシャル成長されたｎ^-層２０が設けられた構造を有している。終端領域Ｒｔにおいて、ｎ^-層２０の表層部には、例えば不純物濃度１×１０¹⁷ｃｍ^-3、深さ１μｍのｐ^-層３７が形成されている。ｐ^-層３７はＪＴＥ構造を構成している。

素子形成領域Ｒｅにおけるｎ^-層２０の表層部の周辺部には、例えば不純物濃度１×１０¹⁸ｃｍ^-3のｐ型層３０が形成されている。ｐ型層３０の上部には、例えば不純物濃度２×１０²⁰ｃｍ^-3のｐ型コンタクト層３５が形成されている。ｐ型層３０、ｐ^-層３７およびｐ型コンタクト層３５は、ともにＡｌ（アルミ）あるいはＢ（ボロン）をｎ^-層２０に対してイオン注入することにより形成されている。また、ｐ型層３０に取り囲まれるように、ｎ^-層２０と電極７０のショットキー接合が形成されている。

ｐ^-層３７の不純物濃度はｐ型層３０の不純物濃度よりも低い。ｎ^-層２０の主面に垂直な方向から見て、ｐ^-層３７はｐ型層３０の周囲を取り囲んでいる。

ｐ^-層３７は、複数の異なる不純物濃度を有していてもよい。その場合、ｐ型層３０から離れるにつれ、不純物濃度を小さくすることが好ましい。例えば、ｐ^-層３７のうちｐ型層３０に接する部分の不純物濃度を２×１０¹⁷ｃｍ^-3とし、ｐ^-層３７のうちｐ型層３０と反対側の端部の不純物濃度は５×１０¹⁶ｃｍ^-3とすればよい。

ｐ型コンタクト層３５の上にはｐ型層３０またはｐ型コンタクト層３５とオーミック接触し、ｎ^-層２０の少なくとも一部とショットキー接合する電極７０が、ｎ⁺基板（ＳｉＣ基板）１０の裏面には、裏面電極８０が形成されている。

終端領域Ｒｔにおけるｎ^-層２０の上には、高品質なエピタキシャル成長層４０が形成されている。エピタキシャル成長層４０は、例えば７０ｎｍの厚さを有する。エピタキシャル成長層４０の上には、エピタキシャル成長層４０を熱酸化することにより形成された酸化膜５０が配置されている。酸化膜５０の上はＳｉＯ₂からなる層間絶縁膜６０によって覆われている。

なお、図９には、終端領域Ｒｔにのみエピタキシャル成長層４０を形成しているが、エピタキシャル成長層４０は、素子領域Ｒｅにも形成されていてもよい。この場合、素子領域Ｒｅにおけるエピタキシャル成長層４０にはｐ型の不純物が注入されている。また、終端領域Ｒｔにおいて、酸化膜５０は必ずしも形成されていなくてもよい。この場合、エピタキシャル成長層４０の上に、層間絶縁膜６０が直接設けられていてもよい。

図示は省略するが、エピタキシャル成長層４０は低不純物濃度層と高不純物濃度層との積層構造を有していてもよいし、一様な不純物濃度を有していてもよい。エピタキシャル成長層４０が低不純物濃度層と高不純物濃度層との積層構造を有している場合、エピタキシャル成長層４０のうち酸化膜５０に接する部分は低不純物濃度層であることが好ましい。不純物濃度が低いほうが、エピタキシャル成長層４０の一部を熱酸化することによって形成する酸化膜５０の品質が高まるためである。酸化膜５０を形成しない場合には、エピタキシャル成長層４０の最上部は高不純物濃度層および低不純物濃度層のいずれであってもよい。また、終端領域Ｒｔにおけるエピタキシャル成長層４０は、必ずしも不純物を含んでいなくてもよい。

ｐ型コンタクト電極７０の上にはＡｌからなる配線９０が、層間絶縁膜６０および配線９０の上にはパッシベーション膜１００が形成されている。

本実施形態によると、終端構造のｐ^-層３７をイオン注入によって形成した後に、ｐ^-層３７を、結晶性の高いエピタキシャル成長層４０によって覆う。これにより、半導体層の表面部の結晶性を高めることができる。

また、エピタキシャル成長層４０の一部を熱酸化することによって酸化膜５０を形成することにより、イオン注入によって結晶性の低下した層を熱酸化していた従来と比較して、酸化膜５０の品質を高めることができる。特に、本実施形態では、エピタキシャル成長層４０の最上部を低濃度不純物層としているため、酸化膜の品質をさらに高めることができる。このように本実施形態では、結晶性の高いエピタキシャル成長層４０を設け、それを熱酸化することにより、エピタキシャル成長層４０および酸化膜５０それぞれの内部や、酸化膜５０とエピタキシャル成長層４０との界面における耐圧の低下を防止することができる。

（第３の実施形態）
以下、図１０（ａ）、（ｂ）を参照しながら、本発明による半導体装置の第３の実施形態を説明する。図１０（ａ）、（ｂ）は、第３の実施形態の半導体装置を模式的に示す断面図および平面図である。

図１０（ａ）、（ｂ）に示すように、本実施形態の半導体装置には、素子領域Ｒｅおよび終端領域Ｒｔが配置されている。終端領域Ｒｔは、基板の表面に垂直な方向から見て、素子領域Ｒｅを囲む領域に配置されている。本実施形態では、終端構造としてメサ構造が設けられ、素子領域ＲｅにはＰＮダイオードが設けられている。本実施形態では、素子領域Ｒｅに、ＰＮダイオードの他に、ＭＩＳＦＥＴ、ＩＧＢＴ、ショットキーダイオード、ＪＦＥＴなどの半導体素子を設けることができる。

図１０に示す半導体装置は、ｎ⁺基板（ＳｉＣ基板）１０の上に、エピタキシャル成長されたｎ^-層２０が設けられた構造を有している。終端領域Ｒｔにおいて、ｎ^-層２０はドライエッチング等によって除去されている。これにより、素子領域Ｒｅと終端領域Ｒｔとの境界には、ｎ^-層２０の側面からなる段差２１が配置されている。この段差２１が「メサ構造」を構成している。

素子形成領域Ｒｅにおけるｎ^-層２０の表層部には、例えば不純物濃度１×１０¹⁸ｃｍ^-3のｐ型層３０が形成されている。ｐ型層３０の上には、例えば不純物濃度２×１０²⁰ｃｍ^-3のｐ型コンタクト層３５が形成されている。ｐ型層３０およびｐ型コンタクト層３５はともにＡｌ（アルミ）あるいはＢ（ボロン）をｎ^-層２０に対してイオン注入することにより形成されている。ただし、ｐ型層３０は、ＡｌあるいはＢを供給しながらｎ^-層２０を結晶成長させることによって形成してもよい。

ｐ型コンタクト層３５の上には、ｐ型層３０またはｐ型コンタクト層３５とオーミック接触するｐ型コンタクト電極７０ａが設けられている。本実施形態では、ｐ型コンタクト層３５が設けられていることにより、ｐ型コンタクト層３５とｐ型コンタクト電極７０ａとの間のオーミック抵抗が低減される。しかしながら、ｐ型コンタクト層３５は必ずしも設けられていなくてもよい。一方、ｎ⁺基板（ＳｉＣ基板）１０の裏面には、裏面電極８０が形成されている。

終端領域Ｒｔにおけるｎ^-層２０の上には、高品質なエピタキシャル成長層４０が形成されている。エピタキシャル成長層４０は、例えば７０ｍの厚さを有する。エピタキシャル成長層４０の上には、エピタキシャル成長層４０を熱酸化することにより形成された酸化膜５０が配置されている。酸化膜５０の上はＳｉＯ₂からなる層間絶縁膜６０によって覆われている。

なお、図１０には、終端領域Ｒｔにのみエピタキシャル成長層４０を形成しているが、エピタキシャル成長層４０は、素子領域Ｒｅにも形成されていてもよい。また、終端領域Ｒｔにおいて、酸化膜５０は必ずしも形成されていなくてもよい。この場合、エピタキシャル成長層４０の上に、層間絶縁膜６０が直接設けられていてもよい。

図示は省略するが、エピタキシャル成長層４０は低不純物濃度層と高不純物濃度層との積層構造を有していてもよいし、一様な不純物濃度を有していてもよい。エピタキシャル成長層４０が低不純物濃度層と高不純物濃度層との積層構造を有している場合、エピタキシャル成長層４０のうち酸化膜５０に接する部分は低不純物濃度層であることが好ましい。不純物濃度が低いほうが、エピタキシャル成長層４０の一部を熱酸化することによって形成する酸化膜５０の品質が高まるためである。酸化膜５０を形成しない場合には、エピタキシャル成長層４０の最上部は高不純物濃度層および低不純物濃度層のいずれであってもよい。また、終端領域Ｒｔにおけるエピタキシャル成長層４０は、必ずしも不純物を含んでいなくてもよい。

素子領域Ｒｅにおいて、ショットキー電極７０ａの上には、Ａｌからなる配線９０が、層間絶縁膜６０および配線９０の上にはパッシベーション膜１００が形成されている。

本実施形態によると、終端構造を構成する段差２１をドライエッチングによって形成した後に、段差２１を有するｎ^-層２を結晶性の高いエピタキシャル成長層４０によって覆う。これにより、半導体層の表面部の結晶性を高めることができる。

また、エピタキシャル成長層４０の一部を熱酸化することによって酸化膜５０を形成することにより、イオン注入によって結晶性の低下した層を熱酸化していた従来と比較して、酸化膜５０の品質を高めることができる。特に、本実施形態では、エピタキシャル成長層４０の最上部を低濃度不純物層としているため、酸化膜の品質をさらに高めることができる。このように本実施形態では、結晶性の高いエピタキシャル成長層４０を設け、それを熱酸化することにより、エピタキシャル成長層４０および酸化膜５０それぞれの内部や、酸化膜５０とエピタキシャル成長層４０との界面における耐圧の低下を防止することができる。

以上、本発明を好適な実施形態により説明してきたが、上述した実施形態に限定されることなく、勿論、種々の改変が可能である。例えば、ＳｉＣ基板１０の導電型はｎ⁺としたが、ＩＧＢＴにおいてはｐ⁺となる。

本発明によれば、終端構造の耐圧を向上させることにより、高耐圧なＳｉＣ半導体装置を提供することができる。

１０ 炭化珪素半導体基板
２０ ｎ^-層
２１ 段差
３０ ｐ型層
３０ａ ｐウェル領域
３１ ソース領域
３５ ｐ⁺コンタクト層
３７ ｐ^-層
４０ エピタキシャル成長層
５０ 熱酸化膜
６０ 層間絶縁膜
７０ ｐ型コンタクト電極
７０ａ ｐ型コンタクト電極
８０ 裏面電極
８２ ゲート電極
９０ 配線
１００ パッシベーション膜

Claims (14)

1. 炭化珪素を含む第１エピタキシャル成長層と、
   前記第１エピタキシャル成長層の表層部に設けられた終端構造と、
   前記終端構造の上に設けられ、炭化珪素を含む第２エピタキシャル成長層と、
   前記第２エピタキシャル成長層の上に設けられた絶縁層とを備える、半導体装置。
2. 前記第２エピタキシャル成長層は、少なくとも１層の第１不純物層と、前記第１不純物層よりも高い濃度の不純物を含む少なくとも１層の第２不純物層とを含む多層構造であって、
   前記絶縁層は、前記第２エピタキシャル成長層のうち前記第１不純物層に接する、請求項１に記載の半導体装置。
3. 前記終端構造は、前記第１エピタキシャル成長層の表層部に設けられたイオン注入層を含み、前記第２エピタキシャル成長層は前記イオン注入層を覆っている、請求項１または２に記載の半導体装置。
4. 前記終端構造はＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造である、請求項１から３のいずれかに記載の半導体装置。
5. 前記終端構造はＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造である、請求項１から４のいずれかに記載の半導体装置。
6. 前記終端構造は、前記第１エピタキシャル成長層の側面に形成された段差を含むメサ構造である、請求項１から５のいずれかに記載の半導体装置。
7. ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をさらに備え、
   前記第１エピタキシャル成長層には、前記ＭＩＳＦＥＴの少なくとも一部の構造が設けられ、
   前記第１エピタキシャル成長層において、前記終端構造は前記ＭＩＳＦＥＴの一部の構造を囲んでいる、請求項１から６のいずれかに記載の半導体装置。
8. ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）をさらに備え、
   前記第１エピタキシャル成長層には前記ＩＧＢＴの少なくとも一部の構造が設けられ、
   前記第１エピタキシャル成長層において、前記終端構造は前記ＩＧＢＴの一部の構造を囲んでいる、請求項１から６のいずれかに記載の半導体装置。
9. ＰＮダイオードをさらに備え、
   前記第１エピタキシャル成長層には前記ＰＮダイオードの少なくとも一部の構造が設けられ、
   前記第１エピタキシャル成長層において、前記終端構造は、前記ＰＮダイオードの一部の構造を囲んでいる、請求項１から６のいずれかに記載の半導体装置。
10. ショットキーダイオードをさらに備え、
    前記第１エピタキシャル成長層または前記第２エピタキシャル成長層には前記ショットキーダイオードの少なくとも一部の構造が設けられ、
    前記第１エピタキシャル成長層において、前記終端構造は、前記ショットキーダイオードの一部の構造を囲んでいる、請求項１から６のいずれかに記載の半導体装置。
11. ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をさらに備え、
    前記第１エピタキシャル成長層には前記ＪＦＥＴの少なくとも一部の構造が設けられ、
    前記第１エピタキシャル成長層において、前記終端構造は、前記ＪＦＥＴの一部の構造を囲んでいる、請求項１から６のいずれかに記載の半導体装置。
12. 炭化珪素を含む第１エピタキシャル成長層に、イオン注入または前記第１エピタキシャル成長層のエッチングにより形成された領域を含む終端構造を形成する工程（ａ）と、
    前記終端構造の上に、炭化珪素を含む第２エピタキシャル成長層を形成する工程（ｂ）と、
    前記第２エピタキシャル成長層の上に絶縁層を形成する工程（ｃ）とを包含する半導体装置の製造方法。
13. 前記工程（ｃ）は、前記第２エピタキシャル成長層の上部を熱酸化することにより、前記絶縁層を形成する、請求項１２に記載の半導体装置の製造方法。
14. 前記工程（ｃ）は、前記第２エピタキシャル成長層の上に前記絶縁層を堆積する、請求項１２に記載の半導体装置の製造方法。

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