JP5487705B2

JP5487705B2 - ワイドバンドギャップ半導体素子

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Publication number: JP5487705B2
Application number: JP2009108795A
Authority: JP
Inventors: 俊一中村
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-04-28
Filing date: 2009-04-28
Publication date: 2014-05-07
Anticipated expiration: 2029-04-28
Also published as: JP2010258329A

Description

本発明は、主電流の流れる活性領域とこの活性領域を取り巻く終端構造部から構成される半導体素子であって、とりわけ、深いウェル領域を選択的に形成することが困難な、たとえば、炭化珪素半導体あるいはＩＩＩ族窒化物半導体のようなワイドバンドギャップ半導体材料を用いた電力用半導体素子の終端構造部に関するものである。

炭化珪素半導体（以後、ＳｉＣともいう）あるいはＩＩＩ族窒化物半導体（以後、ＡｌＧａＮ等ともいう）などのワイドバンドギャップ半導体を用いて高耐圧パワーデバイスを作製すると、オン抵抗を大幅に低減できる可能性がある。ＳｉＣを用いた耐圧１〜１．２ｋＶ級のＭＩＳＦＥＴによって、５ｍΩｃｍ²以下のオン抵抗が得られており、これは、同じ耐圧クラスのＳｉ製ＩＧＢＴと比較しても、オン抵抗が半分以下である。今後、コスト低下と性能向上が進めば、インバーター部品としてシリコン製ＩＧＢＴの大半を置き換える可能性も考えられる。ＳｉＣやＡｌＧａＮ等を用いることでオン抵抗を大幅に低減できるのは、ＳｉＣやＡｌＧａＮ等が高い絶縁破壊電界を有するので、同じ耐圧を実現するために必要な耐圧層を薄くでき、また耐圧層のドーピング量を高くすることができ、その結果、耐圧層の抵抗をＳｉ半導体（以降Ｓｉともいう）に比べて２桁以上低減できるからである。

ＭＩＳＦＥＴ、ＩＧＢＴなどは、第１導電型をｎ型、第２導電型をｐ型とした場合、ｎ型耐圧層とｐ型ボディー領域との間のｐｎ主接合によって耐圧を維持している。ＭＩＳＦＥＴやＩＧＢＴにおいては、ｐ型ボディー領域のドーピングは、耐圧よりも、チャネル移動度や閾値電圧に大きく影響する。ｐ型ボディー領域のドーピングが高すぎると、閾値電圧が不必要に高くなるとともに、チャネル移動度が著しく低下するので、好ましくない。この点からは、ｐ型ボディー領域のドーピングをあまり高くすることができない。
一方、ｎ型耐圧層のドーピングに関しては、同じ耐圧であれば、ＳｉＣやＡｌＧａＮ等のほうが、Ｓｉよりも１〜２桁高くできる。したがって、Ｓｉに比べて特にＳｉＣやＡｌＧａＮ等の場合、耐圧層だけでなく、ｐ型ボディー領域にも空乏層が伸びやすい。ところで、前記ＭＩＳＦＥＴ、ＩＧＢＴを設計する場合、よく知られたトレンチゲート構造を採用すれば、いわゆるＪＦＥＴ抵抗を除去できるとともにチャネル密度を高くできる利点がある。しかし、トレンチゲート構造の場合に、チャネル抵抗を小さくするためにチャネル長（主電流の流れる方向の距離）を短くし過ぎると、ｐ型ボディー領域の厚さが薄くなり、オフ時にｐ型ボディー領域がすべて空乏化することがある。この場合、いわゆるパンチスルー状態となり、ＳｉＣやＡｌＧａＮ等の有する高い絶縁破壊電界から期待される高耐圧を実現できなくなる。そこまで極端でなくても、ｐ型ボディー領域を薄くすると、チャネル長が短くなるので、いわゆる短チャネル効果によって閾値電圧が低下するという不都合が生じる。したがって、少なくともトレンチゲート構造を有する前記ＭＩＳＦＥＴ、ＩＧＢＴなどのような半導体素子の場合には、ｐ型ボディー領域は一定以上の厚さが必要となる。

さらにまた、前記トレンチゲート構造を有する半導体素子の場合には、ｐ型ボディー領域の表面層に選択的に形成されるｎ⁺型ソース領域と、トレンチ内にゲート絶縁膜を介して形成されるゲート電極とを対向させる必要があることから、当該工程の作製余裕を確保するために、ｎ⁺型ソース領域にも一定の厚さが必要となり、その分だけｐ型ボディー領域をさらに厚くする必要がある。このような厚いｐ型ボディー領域は、従来のＳｉ半導体においては、熱拡散法またはイオン注入と熱拡散法の組み合わせによって容易に実現可能であった。ところが、ＳｉＣやＡｌＧａＮ等のワイドバンドギャップ半導体の場合には、不純物の拡散定数が著しく小さいので、熱拡散法は工業的には非現実的である。また、選択エピタキシャル成長はＳｉＣの場合には、まだ研究段階であって工業的な実用性が小さい。そこで、ｎ型耐圧層の上に全面ドープドエピタキシャル成長によりｐ型層を成膜しすることが行われてきた。そして、終端構造部は、エッチングにより活性領域と素子終端部とを分ける環状分離溝をｐ型層表面からｐｎ主接合を超える深さに形成し、環状分離溝中にメサ状に露出するｐｎ主接合表面を絶縁膜などのパッシベーション膜で被覆して保護し、接合表面近傍に起因する耐圧低下を防ぐ終端構造部とすることが従来行われてきた。しかし、前述のように単にエッチングで環状分離溝を形成しただけでは、所要の設計耐圧を達成しないこともある。そこで、耐圧を向上させるために、終端構造部に複数の前記環状分離溝を設ける方法、または、当該複数の環状分離溝の底面に露出するｎ型耐圧層の表面にさらに電界緩和用のｐ型領域あるいはｎ型耐圧層とショットキー接触する金属電極を設ける終端構造部などが発表されている（特許文献１、２）。たとえば、炭化珪素半導体装置の主接合部の周囲を取り囲む周辺耐圧構造分に複数のトレンチを形成し、各トレンチの底部にショットキー接合を形成させるための導電層を設ける終端構造部が公開されている。この終端構造部によれば、ショットキー接合の電界効果によって電界を緩和し耐圧層内に空乏層を拡がり易くし、耐圧が向上する（特許文献３）。

特開２００８−２７０６８１号公報（要約、解決手段、０００７段落）特開２００８−１１８０１１号公報（図２）特開平１１−８７６９８号公報（要約、００１０段落、図９）

しかしながら、前述のメサ状のｐｎ接合表面を有する環状分離溝を設けた終端構造部を採用すると、素子をオンウェハで、あるいはアセンブリした後に試験する際に、耐圧が不安定になる現象が見られた。また、突発的に極端に耐圧の低いロットが生じる場合があった。検討の結果、試験雰囲気やアセンブリ工程中に飛来する帯電物、保護絶縁膜中および／または保護絶縁膜と半導体との界面の固定電荷、保護絶縁膜と半導体との界面の深い準位に捕らえられたキャリア等（まとめて、外乱電荷という）が、終端構造部内の電界分布を定常的、あるいは一時的に乱している結果、耐圧が低下し、あるいは不安定になる疑いが強いことが判明した。表面に凹凸、とりわけ凹部のない形状であれば、飛来して付着した前記帯電物を洗い流し吹き飛ばして除去することは比較的容易であり、保護絶縁膜を形成する工程においても、前記固定電荷や界面準位を突発的に生じないように管理することは比較的容易である。しかし、終端構造部に環状分離溝を設ける場合、本質的に表面に凹凸形状を生じるから、飛来して付着した前記帯電物が凹部に残留し易くなる。その結果、保護絶縁膜を形成する工程において前記帯電物が取り込まれる結果、前記固定電荷や界面準位を突発的に生じ易くなると考えられる。

特許文献3の図9あるいは図8のような様態であっても、pn接合面・ショットキー接触が半導体表面に露出した接合表面に絶縁膜が接していたり、あるいは何も保護されずに露出していたりする限り、保護絶縁膜を形成する工程で前記帯電物が取り込まれる結果として固定電荷や界面準位を突発的に生じやすい、あるいは試験・アセンブリの際に外来電荷が飛来して付着しやすいという状況は、同じであるので、前記のように、極端に耐圧の低いロットを生じたり、耐圧が不安定になったりする問題点を抱えている。
本発明は、以上説明した点に鑑みなされたものである。本発明の目的は、深いウェル領域を選択的に形成することが現実的ではない半導体材料を用いる場合に、外乱電荷の影響を受け難くするとともに、耐圧の向上と耐圧の信頼性の高い終端構造部を備えるワイドバンドギャップ半導体素子を提供することである。

本発明は、従来の、絶縁膜で保護されるｐｎ接合表面を有する環状分離溝を設けた終端構造部を備える半導体素子が前述の外乱電荷により耐圧低下や耐圧の信頼性低下を生じ易いことを考慮してなされたものである。そこで、前記外乱電荷による悪影響を無くすために、複数の環状分離溝に露出する半導体層の接合表面を、従来のように絶縁膜による保護ではなく、すべて金属電極で覆うことにしたのである。飛来して付着した前記帯電物は金属電極により遮蔽される。そもそも絶縁物と半導体界面がないので、固定電荷や界面準位により電界分布が乱れることもないから、従来のような外乱の電荷の影響は最小限に抑えられる。ただし、前記金属電極は、半導体素子の高電位部と低電位部との間に短絡経路を与えない構造でなければならない。また、前記金属電極はその内部に実質的な電位差をもつことができないので、単一の金属電極は、実質的に単一の電位しかとることはできない。そのような構成を有する本発明のワイドバンドギャップ半導体素子は次のとおりである。

以下、第１導電型をｎ型、第２導電型をｐ型とし、半導体素子としてダイオードを用いて説明する。図１、６にダイオードの終端構造部の断面図および終端構造部の拡大平面図に示すように、このダイオードはｎ型高不純物濃度の基板１上にｎ型耐圧層３と、このｎ型耐圧層３上に積層されるｐ型半導体層５とを備える。このダイオードは、中心部の主電流の流れる活性領域Ａ１と、この活性領域Ａ１となるｐ型半導体層５を取り囲む終端構造部Ｅ１を備える。この終端構造部Ｅ１は表面から前記ｐ型半導体層５を貫いてｎ型耐圧層３に達する深さを有する複数の環状分離溝３１を有する。さらに、これらの各環状分離溝３１の少なくとも内部にそれぞれ配設され、各環状分離溝３１の内面に露出するｐ型半導体層５表面およびｎ型耐圧層３表面のいずれともショットキー接触する金属電極３３を有する。これらの金属電極３３を有する複数の前記環状分離溝３１は相互に絶縁され、前記金属電極３３は電位的にはフローティング状態である。

以上の説明ではダイオードとして、本発明の構成を説明したが、活性領域Ａ１の内部構造は、図１、２、７に示すｐｎ接合ダイオードに限らず、図３、４に示すＭＯＳＦＥＴや、ショットキーバリアダイオードまたはＩＧＢＴなどの構成をとることができる。また、ショットキー接触する前記金属電極３３の上面は、ｐ型半導体層５の表面と必ずしも面一になっていなくてもよい。その結果、本発明のワイドバンドギャップ半導体素子によれば、複数の前記金属電極３３のそれぞれは、相互に絶縁されているので、電流経路とはならず、それぞれの金属電極３３は独自のフローティング電位をとることができる。そして何よりも、この終端構造部Ｅ１では、環状分離溝３１の内面はすべて前記金属電極３３で覆われているから、前述のように、外乱の電荷の影響は最小限に抑えられる（請求項１）。
また、デバイスシミュレーションの結果によれば、このような終端構造部Ｅ１を有する半導体素子のｐｎ主接合に逆電圧が印加された場合、最も活性領域Ａ１に近い（以後、最も内側ともいう）環状分離溝３１の内面に露出するｐ型半導体層５のうち活性領域Ａ１側（以後、内側ともいう）のｐ型半導体層５と金属電極３３との間のショットキー接触（以後、最も内側のショットキー接触ともいう）が、まずは印加電圧の大半を支える。ｎ型耐圧層３内に延びる空乏層は、環状分離溝３１の深さにほぼ関係なく、最も内側の環状分離溝３１で終端するような形状で止まり、それよりも活性領域Ａ１から遠い側（以後、外側ともいう）の環状分離溝３１には接触しない。次に、最も内側のショットキー接触が降伏電圧近くに達すると、２番目に活性領域Ａ１に近い（以後、２番目に内側ともいう。以下同様）環状分離溝３１の内側内面に露出するｐ型半導体層５と金属電極３３との間のショットキー接触（以後、２番目に内側のショットキー接触ともいう。以下同様）が、それ以降の印加電圧の一部を次第に支えるようになる。ｎ型耐圧層３内の空乏層は、環状分離溝３１の深さにほぼ関係なく、２番目に内側の環状分離溝３１で終端するような形状で止まり、それよりも外側の環状分離溝３１には接触しない。以下同様にして、内側のショットキー接触から順に降伏する（または降伏状態に近づく）ことで、印加電圧を支える。ここで、前記各ショットキー接触の降伏電圧の和が、活性領域Ａ１においてアバランシェ降伏が生じる電圧よりも高ければ、活性領域Ａ１におけるアバランシェ降伏電圧で耐圧が決まるので、終端構造部により素子全体の耐圧が低下することはない。なお、ここでショットキー接触が降伏するのは、ｐ型半導体層５内でのアバランシェ降伏によるものであっても、トンネル現象によるリーク電流の増大によるものであってもよい（請求項２）。

また、デバイスシミュレーションによれば、実際には、最も内側の環状分離溝３１よりもやや内側で、素子内部の電界は最大となり、この部分により素子の耐圧が決まる。半導体素子の終端構造部Ｅ１の表面には保護絶縁膜３９が設けられる。図７に示すｐｎ接合ダイオードでは、ｐ型半導体層５が一般にｎ型耐圧層３よりも高ドープであるので、外乱の電荷の影響を受けにくいが、それでも製造上の不具合により、前記界面に高密度の固定電荷が生じることがある。また同様に非常に多くの帯電物が付着するような事態になる場合もある。このような場合、ｐ型半導体層５の表面近くで電界分布が大きく変化し、最悪の場合にはｐ型半導体層５の表面付近のみがすべて空乏化して、いわゆるパンチスルー状態となることがある。この種のパンチスルーを生じると、終端構造部Ｅ４の降伏電圧が活性領域Ａ４におけるアバランシェ降伏電圧よりも低下することがある。この結果、この低下した終端構造部Ｅ４の降伏電圧にまで、素子の耐圧が低下する危険性がある。

このような事態が想定される場合、たとえば図１、２に示すように、ｐ型半導体層５の表面の一部に、このｐ型半導体層５よりも高ドープであるｐ⁺型環状半導体領域３７または３７ａを設けると、ｐ⁺型環状半導体領域３７または３７ａが高ドープであるので、外乱の電荷による電界分布の変化が抑えられ、耐圧の低下を抑制できる。なお、ｐ⁺型環状半導体領域３７、３７ａは、隣接する環状分離溝３１に挟まれたｐ型半導体層５の表面の一部だけでなく、最も内側の環状分離溝３１と活性領域Ａ１との間のｐ型半導体層５の表面の一部にも設けるのが好ましい。ショットキー接触による空乏層は、環状分離溝３１から活性領域Ａ１側に向かって伸びるためである（請求項３および４）。
本発明によれば、ＳｉＣのように、選択的に深いウェル領域を形成することが現実的ではない半導体材料を用いる場合にも、外乱の電荷の影響を受けにくい終端構造部を提供することができる（請求項５）。

金属電極３３は、ｎ型耐圧層３よりも、特にｐ型半導体層５に対して、リークが少なく、安定なショットキー接触となる必要がある。したがって、第１導電型がｎ型であって、第２導電型がｐ型である場合には、仕事関数の比較的小さい金属が適している。半導体材料がＳｉＣである場合、たとえばチタンが適している（請求項６）。

本発明によれば、深いウェル領域を選択的に形成することが現実的ではない半導体材料を用いる場合に、外乱電荷の影響を受け難くするとともに、耐圧の向上と耐圧の信頼性の高い終端構造部を備えるワイドバンドギャップ半導体素子を提供することができる。

実施例１にかかるｐｎ接合ダイオードの終端構造部の断面図である。実施例２にかかるｐｎ接合ダイオードの終端構造部の断面図である。実施例３にかかるＭＯＳＦＥＴの終端構造部の断面図である。実施例３にかかるＭＯＳＦＥＴの変形例の終端構造部の断面図である。実施例１にかかるダイオードの活性領域とこの活性領域を取り巻く終端構造部の要部平面図である。図５の終端構造部Ｅの拡大平面図である。本発明にかかるｐｎ接合ダイオードの終端構造部の断面図である。

以下、本発明にかかるワイドバンドギャップ半導体素子の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
実施例１では、図１、図５、図６に、この順に終端構造部の断面図、活性領域を取り巻く終端構造部の要部平面図、図５の終端構造部Ｅ部分の拡大平面図としてそれぞれ示すｐｎ接合ダイオードについて説明する。図１に示すように、高ドープ（不純物濃度）のｎ型である４Ｈ−ＳｉＣ（０００−１）ｃ面８度オフの基板１の、第１の主面（以後、おもて面という）の上に、低ドープのｎ型であるｎ型耐圧層３、ｐ型半導体層５が、この順に積層される。基板１のもう一方の主面（以後、裏面という）には、カソード電極２２がオーム性接触している。活性領域Ａ１では、ｐ型半導体層５の表面に、高ドープのｐ型であるアノードコンタクト領域７が形成され、アノードコンタクト領域７にはアノード電極２３がオーム性接触している。前記活性領域Ａ１を取り巻く終端構造部Ｅ１では、ｐ型半導体層５を貫いてｎ型耐圧層３に達する複数の環状分離溝３１が形成され、それぞれの環状分離溝３１の内面に露出するｐ型半導体層５とｎ型耐圧層３の各表面には、金属電極３３がショットキー接触している。金属電極３３の上端は、鋭角部分が、半導体領域（ｐ型半導体層５ならびにｎ型耐圧層３）とは直接接しないように保護絶縁膜３９で隔てられている。隣接する環状分離溝３１の間および環状分離溝３１と活性領域Ａ１の間のｐ型半導体層５の表面層には、ｐ型半導体層５よりも高ドープのｐ型であるｐ⁺リング領域（ｐ⁺型環状半導体領域）３７がそれぞれ設けられる。終端構造部Ｅ１の表面は、保護絶縁膜３９に覆われている。各構成要素の数、サイズ、ドーピング濃度、材質等は、耐圧その他所望の特性によって適宜設計すべきものである。不純物のドーピング濃度は、図１の上下方向（表面から深さ方向）に沿って、必ずしも均一でなくてもよい。たとえば、設計耐圧１ｋＶの場合、ｎ型耐圧層３は不純物のドーピング濃度がたとえば１×１０¹⁶ｃｍ^-3で厚さがたとえば１０μｍ、ｐ型半導体層５は不純物のドーピング濃度がたとえば１．５×１０¹⁷ｃｍ^-3で厚さがたとえば２μｍとなる。なお、図１、図５では、描画の都合上、各部分寸法の比率は正確ではない。以降の図も同様である。また、図５の一点鎖線で示す環状はそれ以上の外側領域を省略した切り欠き線を示す。アノードコンタクト領域７の不純物のドーピング濃度は、良好なオーム性接触を得るためには高いほうが好ましいが、イオン注入で形成する場合には、不純物のドーピング濃度が高すぎると耐圧歩留まりが低下することがあるので、たとえば３×１０¹⁹ｃｍ^-3以下とする。深さは、イオン注入の加速電圧に依存するが、たとえば最大加速電圧３００ｋＶの場合には、０．４μｍ程度となる。本実施例１では、ｐ⁺リング領域３７はアノードコンタクト領域７と同時に形成するので、不純物のドーピング濃度と深さはともにアノードコンタクト領域７と同じとなるが、異なる不純物のドーピング濃度と深さとすることを排除するものではない。また、図１では、カソード電極２２とアノード電極２３は単一の材料でできているように描いてあるが、実際には複数の材料からなる積層膜であってもよい。カソード電極２２は、たとえば、基板１に近い側から、ニッケルとチタンの積層膜とＳｉＣ表面との反応層にさらにチタンとニッケルと金を積層した積層膜である。アノード電極２３は、たとえば、アノードコンタクト領域７に近い側から、ニッケルとチタンの積層膜とＳｉＣ表面との反応層にさらにチタンとアルミニウムを積層した積層膜である。同様に、金属電極３３も、一つの材料でできている必要はなく、たとえば、ｐ型半導体層５ならびにｎ型耐圧層３と接触する部分はチタンであり、それよりも内部の金属電極３３の材料はアルミニウムが好ましい。また、金属電極３３の内部には、スが残っていても差し支えない。本実施例１では、保護絶縁膜３９は、全体がシリコン酸化膜であるが、異種材料を含んだ構成とすることを排除するものではない。ｐ型半導体層５と金属電極３３からなるショットキー接触の降伏電圧は、環状分離溝３１の形状および内面の平坦性と金属電極３３の上端付近の形状に依存するが、たとえば７０Ｖ程度である。製造誤差等を考えて、たとえば環状分離溝３１を２５本設けることにすると、終端構造部Ｅ１は最大で１７５０Ｖ程度の印加電圧を維持することができるので、活性領域Ａ１がアバランシェ降伏する電圧（約１７００Ｖ）よりも高い。実際の素子耐圧は、環状分離溝３１の深さに敏感であり、ｐ型半導体層５を確実に貫く限り、なるべく浅いほうが、耐圧が高くなる。たとえば、環状分離溝３１の深さを３μｍ（環状分離溝３１の先端までが３μｍという意味である）とする。環状分離溝３１の幅の絶対値は、素子耐圧への影響は小さいが、環状分離溝３１底部の曲率は、素子耐圧への影響があり、曲率半径が大きいほど、耐圧は高くなる。環状分離溝３１底部の曲率半径の最大値は、環状分離溝３１の幅のほぼ半分となるため、環状分離溝３１の幅は、たとえば１μｍとする。ショットキー接触により金属電極３３からｐ型半導体層５へ伸びる空乏層の伸張長さ（図１、図５では左右方向の長さをいう）は、降伏時でも１μｍに満たないので、環状分離溝３１とｐ⁺リング領域３７の間隔は、製造誤差を見込んでも、たとえば３μｍもあれば十分である。ｐ⁺リング領域３７の幅は、本実施例１の場合は、製造工程中のＬＯＣＯＳ酸化に似た工程でなくなってしまわないように、たとえば２μｍとする。以上により、環状分離溝３１のピッチ（環状分離溝３１の中心線の間隔）は９μｍとなり、終端構造部Ｅ１全体の長さ（図１、図５で左右方向の長さをいう）は９μｍ×２５本＝２２５μｍとなる。実際には、活性領域Ａ１と終端構造部Ｅ１の境界付近で内部電界が最大となり、耐圧は１１００Ｖ程度となるので、環状分離溝３１は１６〜１７本設ければ１１００Ｖ以上となるので、２５本あれば充分であり、全体の素子耐圧への影響はほとんどないと思われる。

このｐｎ接合ダイオードの製造方法を、順を追って説明する。高ドープのｎ型である４Ｈ−ＳｉＣ（０００−１）ｃ面８度オフのウェハを用意する。このウェハを、基板１（図１）とする。以降、ウェハという場合は、基板１に順次加えられるプロセスを経た後のそれぞれの基板状態を表すこととする。次に、この基板１のおもて面全面に、ドープドＳｉＣエピタキシャル成長により、ｎ型耐圧層３とｐ型半導体層５をこの順に成膜する。次に、ウェハのおもて面全面に、シリコン酸化膜（図示せず）を成膜する。膜厚は、ｐ型半導体層５の表面のＳｉＣを選択エッチングするためのマスクとして十分耐えられる膜厚であればよく、たとえば２μｍとする。なお、成膜方法は、熱ＣＶＤでもプラズマＣＶＤでもよい。以下、特記しない限り同様である。シリコンプロセスと同様にシリコン酸化膜をパターニングして、環状分離溝３１と、図１に図示しないマスク合わせ用マーカーパターンとなるべき部分が開口された第一マスク酸化膜（図示せず）を形成する。

次に、第一マスク酸化膜をマスクとして、ＳｉＣを異方性エッチングして、ｐ型半導体層５を貫いてｎ型耐圧層３に達する環状分離溝部（エッチング直後で内面形状の改善処理前の状態）を形成する。同時に、マスク合わせ用マーカーパターン（図示せず）も形成される。その後、第一マスク酸化膜を除去する。たとえば、フッ酸に浸漬すればよい。次に、ウェハのおもて面全面に、再度シリコン酸化膜（図示せず）を成膜する。膜厚は、この後、アノードコンタクト領域を形成するためのアルミニウムをイオン注入するときに突き抜けないマスク効果を有する膜厚であればよく、たとえば２μｍとする。
シリコンプロセスと同様に、このシリコン酸化膜をパターニングして、アノードコンタクト領域７とｐ⁺リング領域３７を形成する部分が開口された第二マスク酸化膜（図示せず）とする。続いて、ウェハのおもて面全面に、スクリーン酸化膜を、たとえば、膜厚５０ｎｍ成膜する。その後、ウェハをたとえば５００℃に保った状態で、選択的にアルミニウムを最大加速電圧３００ｋＶで注入して、アルミニウム原子密度が３×１０¹⁹ｃｍ^-3のボックスプロファイルを形成する。その後、前記第二マスク酸化膜を除去する。たとえば、フッ酸に浸漬すればよい。次に、前記環状分離溝部の内面形状の改善のためにアニール熱処理を行う。同時に、注入したアルミニウムイオンの活性化も行われる。このアニール熱処理により、前記環状分離溝部の内面形状は、エッチング直後の角ばった形状から、内面および上端部が滑らかな形状に変化して耐圧の観点から好ましい環状分離溝３１となる。

続いて、たとえば１２００℃のドライ酸素雰囲気で熱酸化を行い、前記ウェハのおもて面に膜厚数十ｎｍの熱酸化膜（以降パッシベーション酸化膜という）を形成する。次に、たとえば熱ＣＶＤ法により、ウェハのおもて面にシリコン窒化膜（以降バリア窒化膜という）を成膜する。このバリア窒化膜は、この後の熱酸化工程で、バリア窒化膜で保護された部分のＳｉＣ面の酸化を実質的に進行させないために十分な緻密さと厚さを必要とする。続いて、シリコンプロセスでいわゆるトレンチＭＯＳＦＥＴのゲート電極を形成するのと同様に、リンを高濃度にドープしたポリシリコンを成膜およびエッチバックして、前記環状分離溝３１の内部にポリシリコン（埋め込みポリシリコンという）を埋め込む。
その後、熱酸化を行って、前記埋め込みポリシリコンの表面にシリコン酸化膜を形成する。次に、前記バリア窒化膜をパターニングして、アノードコンタクト領域７とｐ⁺リング領域３７、およびそれらの周辺部（マスク合わせ精度等、製造誤差に対する余裕分をいう）のみを残す。このとき、環状分離溝３１の内部には前記埋め込みポリシリコンが存在するから、パターニングの際に、環状分離溝３１の上端部の一部と内面には、バリア窒化膜が残る。その後、前記埋め込みポリシリコンと表面に露出した前記パッシベーション酸化膜を除去する。

次に、たとえば１２００℃で３時間のパイロジェニック酸化を行って、露出したＳｉＣの表面を酸化すると、シリコンプロセスにおけるＬＯＣＯＳ酸化工程と同様に、バリア窒化膜が存在しない部分にのみ、１．２μｍ程度の厚いシリコン酸化膜（ＬＯＣＯＳ酸化膜という）が形成される。
このとき、おもて面が概ね（０００−１）ｃ面である（ここで概ねとは、エピタキシャル成長を行うために設けられた、たとえば０〜８．５度のオフ角を含むという意である）ので、ＬＯＣＯＳ酸化膜が十分厚くなるのは、正確に（０００−１）ｃ面である面から、たとえば２０〜３０度程度以内の面が露出した領域に限られる。したがって、環状分離溝３１の上端のごく一部を除いては、環状分離溝３１の上端部には、たとえバリア窒化膜が存在しなくても、ＬＯＣＯＳ酸化膜が極端に厚く成長することはない。したがって、酸化温度が高すぎることや酸化時間が長すぎることなどがない限り、環状分離溝３１が塞がる心配はない。

また、この工程でのバーズビーク長は、たとえば１．４μｍである。ｐ⁺リング領域３７の幅は、バーズビーク長の２倍よりも小さいから、その表面は部分的に酸化されており、表層部の一部が失われる。しかし、保護絶縁膜３９の下に少しでも高ドープ領域があれば、ｐ⁺リング領域３７として機能する。
次に、バリア窒化膜を除去する。アノード電極２３を設けるべきアノードコンタクト領域７の部分を開口したレジストパターンを形成した後、バッファードフッ酸に浸漬して、当該アノードコンタクト領域７の部分の上のパッシベーション酸化膜を除去する。レジストパターンを除去した後、ニッケルとチタンを、たとえば６０ｎｍずつ、おもて面に順次スパッタ成膜して、パターニングする。
次に、裏面の堆積物を適宜除去した後、裏面にもニッケルとチタンを、たとえば６０ｎｍずつ、順次スパッタ成膜する。その後、たとえばアルゴンのような不活性ガス中で、たとえば１０００℃で熱処理を行って、アノードコンタクト領域７とアノード電極２３の間、および基板１の裏面とカソード電極２２の間に、オーム性接触を得る。

次に、終端構造部Ｅ１のみを開口したレジストパターンを形成した後、バッファードフッ酸に短時間浸漬して、環状分離溝３１の内面のパッシベーション酸化膜を除去する。ｐ⁺リング領域３７の表面は、ＬＯＣＯＳ酸化膜のバーズビークにより、酸化膜厚が厚くなっているので、ＬＯＣＯＳ酸化膜が形成されている他の部分と同様に、この工程の後に酸化膜が残るようにすることができる。その後、レジストパターンを除去する。
次に、チタンをたとえば１００ｎｍスパッタ成膜した後、純アルミニウムをたとえば３μｍ成膜する。リン硝酢酸を用いて、アノード電極２３となるべき部分を残してアルミニウムを適宜パターニングして、アノード電極２３を形成するとともに、環状分離溝３１の中にアルミニウムを埋め込む。続いて、温めたアンモニアと過酸化水素の混合水溶液中に浸漬して、表面に露出したチタンを除去する。

次に、おもて面にポリイミドを塗布した後、パターニングと焼成をして、保護絶縁膜３９の残りの部分とする。最後に、Ｓｉ半導体装置の金属電極形成プロセスと同様に、裏面にチタンとニッケルと金を順次成膜すると、図１、図５に示すｐｎ接合ダイオードが完成する。
作製したｐｎ接合ダイオードは、耐圧１１００Ｖを達成した。試験中に耐圧が不安定になる現象はほとんど見られなくなり、極端に耐圧の低いロットが発生する頻度も低くなった。以上のように、本実施例によれば、終端構造部Ｅ１に存在する、印加電圧を有効に支えている凹部に露出する半導体表面をすべて金属で覆っているので、外乱の電荷による影響を受け難くすることができる。

実施例２では、図２に終端構造部の断面図を示すｐｎ接合ダイオードについて説明する。構成要素は実施例１とほとんど同様であるから、同一の構成要素には同一の番号を付し、重複する説明を省略する。本実施例２においては、アノードコンタクト領域７ａとｐ⁺リング領域３７ａは全面のエピタキシャル成長により形成される（実施例１では選択的イオン注入）。耐圧歩留まりの点から、好ましいドーピングが３×１０¹⁹ｃｍ^-3以下であった実施例１と違って、実施例２ではアノードコンタクト領域７のドーピングを任意に高くすることができるので、アノードコンタクト領域７とアノード電極２３との接触抵抗を下げることができる。実施例１と同様の１ｋＶの耐圧設計とするならば、ｎ型耐圧層３はドーピングがたとえば１×１０¹⁶ｃｍ^-3で厚さがたとえば１０μｍ、ｐ型半導体層５はドーピングがたとえば１．５×１０¹⁷ｃｍ^-3で厚さがたとえば１．６μｍ、アノードコンタクト領域７はドーピングがたとえば１．５×１０²⁰ｃｍ^-3で厚さがたとえば０．４μｍとする。アノードコンタクト領域７の厚さは、実施例１と同様のＬＯＣＯＳ酸化に似た、シリコン窒化膜をマスクとして酸化する工程によりアノードコンタクト領域７が全部酸化されてなくなる程度にとどめる必要がある。

この実施例２のｐｎ接合ダイオードの製造方法を、順を追って説明する。工程のほとんどは実施例１と同様であるから、実施例１との違いを中心に説明する。まず、実施例１と同様に、高ドープのｎ型である４Ｈ−ＳｉＣ（０００−１）ｃ面８度オフのウェハを用意する（図２）。このウェハを、基板１とする。
次に、ウェハのおもて面全面に、実施例１と同様にドープドエピタキシャル成長により、ｎ型耐圧層３、ｐ型半導体層５および実施例１にはないアノードコンタクト層を順に成膜する。アノードコンタクト層のドーピングと厚さは、前記実施例１のイオン注入によるアノードコンタクト領域７と同程度にする。
次に、実施例１と同様に、異方性エッチングにより終端構造部Ｅ２の環状分離溝３１とマスク合わせ用マーカーパターン（図示せず）を形成する。続いて、実施例１のアルミニウムイオン注入工程（アノードコンタクト領域形成工程）を省略して、環状分離溝部の内面形状の改善のためのアニール熱処理以降の工程を続ける。

ここで、前記全面に形成したアノードコンタクト層のうち、活性領域Ａ２のアノードコンタクト領域７ａと終端構造部Ｅ２のp⁺リング領域３７ａとなる部分およびそれらの周辺部のみを残すようにパターニングされたバリア窒化膜をマスクとして、ＬＯＣＯＳ工程と同様の工程で、１２００℃で３時間のパイロジェニック酸化を行なう。この酸化により露出したＳｉＣの表面が酸化され、バリア窒化膜が存在しない部分ではアノードコンタクト層はすべて酸化されてなくなり、バリア窒化膜下で残った部分がアノードコンタクト領域７ａおよびｐ⁺リング領域３７ａとなるようにする必要がある。
以上により、図２に示すｐｎ接合ダイオードが完成する。作製したｐｎ接合ダイオードは、実施例１と同様に、耐圧１１００Ｖを達成した。試験中に耐圧が不安定になる現象はほとんど見られなくなり、極端に耐圧の低いロットが発生する頻度も低くなった。

以上説明したように、本実施例２によれば、終端構造部Ｅ２に存在する、印加電圧を有効に支えている環状分離溝３１の内部に露出する半導体表面をすべて金属で覆っているので、外乱の電荷による影響を受け難くすることができる。実施例１と違って、この実施例２では、アノードコンタクト領域７ａのドーピングを任意に高くすることができるので、アノードコンタクト領域７ａとアノード電極２３との接触抵抗を下げることができる利点がある。

実施例３では、図３、図４に終端構造部の断面図を示すＭＯＳＦＥＴについて説明する。終端構造部Ｅ３の構成要素は実施例１とほとんど同様であるから、同一の構成要素には同一の番号を付し、重複する説明を省略する。活性領域Ａ３では、ｐ型半導体層５の表面に、高ドープのｐ⁺型ボディーコンタクト領域７ｂとｎ型ソース領域６が形成される。本実施例３では、ｎ型ソース領域６は、表面近くが高ドープのｎ⁺型ソースコンタクト領域６ａと、その下に存在するｎ型ソース拡張領域６ｂからなるが、必ずしもこのとおりである必要はない。ｎ型ソース領域６とｐ型半導体層５を貫いて、ｎ型耐圧層３に達するゲート形成用トレンチ１０が形成される。トレンチ１０の内面には、ゲート絶縁膜１１を介してゲート電極１２が埋め込まれる。ｎ型ソース領域６とｐ⁺型ボディーコンタクト領域７ｂには、ソース電極２３ａがオーム性接触している。ソース電極２３ａはトレンチ１０の上を覆っており、ゲート電極１２とは層間絶縁膜２１により絶縁されている。なお、本実施例３では、裏面にオーム性接触する電極はドレイン電極２２ａと呼ぶが、実質的には実施例１におけるカソード電極２２と同じものである。実施例１と同様の耐圧設計とするならば、ｎ型耐圧層３は不純物のドーピング濃度がたとえば１×１０¹⁶ｃｍ^-3で厚さがたとえば１０μｍ、ｐ型半導体層５は不純物のドーピング濃度がたとえば１．５×１０¹⁷ｃｍ^-3で厚さがたとえば２．５μｍとなる。ｎ型ソース拡張領域６ｂの深さは、後でゲート電極１２を形成する場合のエッチバック余裕を考慮して、たとえば窒素を最大加速電圧７００ｋｅＶ（一般的な４００ｋｅＶイオン注入装置では、２価のイオンを加速電圧３５０ｋｅＶで注入することとする）で注入することにより、たとえば０．９μｍ程度の深さとする。ｎ⁺型ソースコンタクト領域６ａおよびｐ⁺型ボディーコンタクト領域７ｂは、良好なオーム性接触を得るために、それぞれたとえばリンおよびアルミニウムをたとえば０．４μｍまでの深さにイオン注入することで、高ドープ（たとえば１×１０²⁰ｃｍ^-3）とするが、ｎ型ソース拡張領域６ｂはイオン注入により耐圧歩留まりを低下させるような欠陥を生じないように、３×１０¹⁹ｃｍ^-3以下、より好ましくは５×１０¹⁸ｃｍ^-3とする。トレンチ１０の幅と深さは、製造誤差にもよるが、たとえば幅が１μｍ、深さが３．５μｍとする。終端構造部Ｅ３における環状分離溝３１ａは、本実施例３においては製造上の都合で、たとえば幅が２μｍ、深さが４μｍとする。環状分離溝３１ａの本数は、実施例１と同様に、たとえば２５本である。環状分離溝３１ａのピッチはたとえば１０μｍとなり、終端構造部Ｅ３の長さはたとえば２５０μｍとなる。

なお、図３の構造のままでは、トレンチ１０の底部に電界集中により過剰な電界が印加され、破壊する問題が知られている。この対策としては、たとえば図４のようにトレンチ１０の底部に埋め込みｐ⁺型領域８を設ける構造が好ましい。
このＭＯＳＦＥＴの製造方法を、順を追って説明する。図３に示す終端構造部Ｅ３の製造方法は実施例１とほぼ同様であるから、両者との違いを中心に説明する。まず、実施例１と同様に、高ドープのｎ型である４Ｈ−ＳｉＣ（０００−１）ｃ面８度オフのウェハを用意する。このウェハを、基板１とする。次に、ウェハのおもて面全面に、エピタキシャル成長により、ｎ型耐圧層３とｐ型半導体層５を順に成膜する。次に、実施例１と同様に、環状分離溝３１ａとマスク合わせ用マーカーパターン（図示せず）を形成する。続いて、ｐ⁺型ボディーコンタクト領域７ｂ、ｎ型ソース拡張領域６ｂ、ｎ⁺型ソースコンタクト領域６ａをイオン注入で形成する。注入したイオンの活性化のためのアニール熱処理を、実施例１の環状分離溝３１の内面形状の改善のためのアニール熱処理と同様の条件とすることにより、環状分離溝３１ａの内面形状の改善と平滑化が行われる。

続いて、シリコン酸化膜を形成し、パターニングによりゲート形成用トレンチ１０を形成するためのマスクを形成し、異方性エッチングにより活性領域A３内にトレンチ１０を形成する。さらに図４のように、耐圧改善のためにトレンチ１０の底面下に埋め込みｐ⁺型領域８を設ける場合には、この時点でイオン注入する。その後、トレンチ１０形成時のマスクを除去し、再度トレンチ内面形状を改善するためのアニール熱処理を行う。このとき、前記トレンチ１０の内面の形状改善と平滑化が行われるとともに、環状分離溝３１ａの内面の形状はさらに丸みを帯び、さらに平滑化が進むが差し支えない。続いて、おもて面（トレンチ１０と環状分離溝３１ａとの内面を含む）にゲート酸化膜１１を形成する。終端構造部Ｅ３では、ゲート酸化膜１１は、前記実施例１におけるパッシベーション酸化膜の代用となる。その後、リンを高濃度にドープした多結晶シリコンを成膜し、エッチバックする。このとき、多結晶シリコンの膜厚をうまく選ぶと、トレンチ１０は完全に埋め込まれるが、環状分離溝３１ａは完全には埋め込まれずに溝が残るような多結晶シリコンの成膜条件および環状分離溝３１ａの幅にすることが好ましい。そこで、等方性の成分を持つ方法でエッチバックすると、トレンチ１０の内部にはゲート電極１２として多結晶シリコンが埋め込まれるが、環状分離溝３１ａ内の多結晶シリコンは完全に埋まらず残っていた溝の隙間のためにエッチングされ、最終的に環状分離溝３１ａ内部には多結晶シリコンが残らないようにすることができる。

次に、シリコン窒化膜（エッチストップ膜という）を成膜する。このエッチストップ膜は、前記実施例１のバリア窒化膜とは違って、その主たる役割は、層間絶縁膜２１をエッチバックする際のエッチストップ膜であるが、バリア窒化膜の一部（または活性領域Ａ３の表面上と環状分離溝３１ａ内部では同等物）ともなる。活性領域Ａ３の部分のみエッチストップ膜を開口した後、シリコン酸化膜（適宜、リンまたはホウ素等がドープされていてもよい）を主成分とする層間絶縁膜２１を成膜する。活性領域Ａ３の部分を残すようにレジストで保護した後、エッチバックを行って、活性領域Ａ３の上だけでなく、環状分離溝３１ａ内にも層間絶縁膜を残す。続いて、さらにシリコン窒化膜（上層バリア窒化膜という）を成膜する。終端構造部Ｅ３の表面上では、前記エッチストップ膜と前記上層バリア窒化膜とにより、バリア窒化膜が形成される。活性領域Ａ３の表面では上層バリア窒化膜、環状分離溝３１ａ内部ではエッチストップ膜がそれぞれバリア窒化膜の代用となる。前記実施例１と同様に、バリア窒化膜をパターニングして、活性領域Ａ３のｐ⁺型ボディーコンタクト領域７ｂとｐ⁺リング領域３７およびそれらの周辺部を残す。このとき、環状分離溝３１ａには層間絶縁膜２１が埋め込まれているので、環状分離溝３１ａの上端部の一部と内面にはバリア窒化膜が残ることになる。その後、終端構造部Ｅ３の表面に露出したゲート酸化膜１１と、環状分離溝３１ａ内に埋め込まれた層間絶縁膜２１を除去する。次に、前記実施例１と同様にＬＯＣＯＳ酸化を行うと、実施例１と同様に、バリア窒化膜が存在しない部分にのみ、ＬＯＣＯＳ酸化膜が形成される。なお、ＬＯＣＯＳ酸化膜は、ゲートパッド（図３および図４には図示せず）下に設けられる厚い絶縁膜としても用いることができる。その後、バリア窒化膜を除去する。続いて、活性領域Ａ３に残った層間絶縁膜２１に、ソースコンタクト領域６ａおよびｐ⁺型ボディーコンタクト領域７ｂに対するコンタクトホール（図３および図４には図示せず）を設け、ソース電極２３ａおよびドレイン電極２２ａのＳｉＣ表面との接触部を形成する。

次に、前記実施例１と同様に、環状分離溝３１ａの内面のゲート酸化膜１１を除去する。おもて面にチタンを成膜した後、層間絶縁膜２１に、ゲートパッドに対するコンタクトホール（図３および図４には図示せず）を形成する。このとき、コンタクトホールを形成すべき部分に成膜されているチタンは、層間絶縁膜２１のエッチングに先立って、エッチングで除去する。その後、前記実施例１と同様におもて面にアルミニウムを成膜する。アルミニウムを適宜パターニングした後、表面に露出したチタンを実施例１と同様に除去する。おもて面にポリイミドを塗布した後、パターニングと焼成をして、保護絶縁膜３９の残りの部分とする。最後に、Ｓｉデバイスの金属電極工程と同様に、裏面にチタン、ニッケル、金を順次成膜して、図３（または図４）のＭＯＳＦＥＴが完成する。このようにして作製したＭＯＳＦＥＴは、実施例１と同様に、耐圧１１００Ｖを達成した。試験中に耐圧が不安定になる現象はほとんど見られなくなり、極端に耐圧の低いロットが発生する頻度も低くなった。

以上の説明のように、本実施例３によれば、終端構造部Ｅ３に存在し、印加電圧を有効に支えている環状分離溝３１ａの内面に露出する半導体表面をすべて金属で覆っているので、外乱の電荷による影響を受けにくい利点が、前述のｐｎ接合ダイオードだけでなく、ＭＯＳＦＥＴでも得られる。なお、本実施例３で取り上げた以外の活性領域Ａ３の構造およびその製造方法を有するものであっても、ゲート周辺の構造を先に作ってからＬＯＣＯＳ酸化する製造方法は、多くの場合に適用可能であり、それらに適用するための変形は、当業者にとって容易である。

１基板
３ｎ型耐圧層
５ｐ型半導体層
６ｎ型ソース領域
６ａｎ⁺型ソースコンタクト領域
６ｂｎ型ソース拡張領域
７、７ａアノードコンタクト領域
７ｂｐ⁺型ボディーコンタクト領域
８埋め込みｐ⁺型領域
１０トレンチ
１１ゲート絶縁膜
１２ゲート電極
２１層間絶縁膜
２２カソード電極
２２ａドレイン電極
２３アノード電極
２３ａソース電極
３１、３１ａ環状分離溝
３３金属電極
３７、３７ａｐ⁺型環状半導体領域、ｐ⁺リング領域
３９保護絶縁膜
Ｅ１、Ｅ２、Ｅ３終端構造部
Ａ１、Ａ２、Ａ３活性領域

Claims

第１導電型耐圧層上に積層される第２導電型半導体層を有する半導体基板が、主電流の流れる活性領域と該活性領域を取り巻く終端構造部とを備え、前記活性領域は前記第１導電型耐圧層と前記第２導電型半導体層との間のｐｎ主接合を有し、前記終端構造部は、表面から前記第２導電型半導体層を貫いて前記第１導電型耐圧層に達する深さを有して少なくとも前記活性領域と終端構造とを分離する環状分離溝を含む複数の環状分離溝を有するとともに、該複数の環状分離溝の内面すべてを覆い、前記複数の環状分離溝の内面にそれぞれ露出する前記第２導電型半導体層表面と前記第１導電型耐圧層表面とにショットキー接触し、前記複数の環状分離溝間では相互に絶縁される金属電極を備えることを特徴とするワイドバンドギャップ半導体素子。
前記複数の環状分離溝の内面すべてを覆う金属電極と、前記複数の環状分離溝の内面に露出する前記第２導電型半導体層表面のうち前記活性領域側の表面部分とのショットキー接触の降伏電圧を、前記複数の環状分離溝の数だけ加算した電圧が、前記活性領域の前記ｐｎ主接合によるアバランシェ降伏電圧よりも高いことを特徴とする請求項１に記載のワイドバンドギャップ半導体素子。
前記複数の環状分離溝間に位置する前記第２導電型半導体層の表面または表面層に、該第２導電型半導体層よりも高ドープの第２導電型環状半導体領域を備えていることを特徴とする請求項１または２に記載のワイドバンドギャップ半導体素子。
前記複数の環状分離溝のうち、最も前記活性領域に近い環状分離溝と前記活性領域との間に位置する前記第２導電型半導体層の表面または表面層に、前記第２導電型半導体層よりも高ドープの第２導電型環状半導体領域を備えていることを特徴とする請求項１乃至３のいずれかに記載のワイドバンドギャップ半導体素子。
前記第１導電型耐圧層および前記第２導電型半導体層が、炭化珪素半導体であることを特徴とする請求項１乃至４のいずれかに記載のワイドバンドギャップ半導体素子。
前記第１導電型がｎ型であり、前記第２導電型がｐ型であって、前記ショットキー接触を構成する金属電極がチタンであることを特徴とする請求項１乃至５のいずれかに記載のワイドバンドギャップ半導体素子。