JP2019046977A - 半導体装置 - Google Patents

Abstract

【課題】 ワイドギャップ半導体基板を用いる半導体装置に適用可能であって、外周領域の耐圧を向上させることが可能な技術を提供する。【解決手段】 ワイドギャップ半導体基板を備える半導体装置であって、前記ワイドギャップ半導体基板が、半導体素子が形成されている素子領域と、前記素子領域の周囲に配置されている外周領域を備えている。前記半導体装置は、前記外周領域内で前記ワイドギャップ半導体基板にショットキー接触する外周電極を備えている。【選択図】図１

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１には、素子領域と外周領域を備える半導体装置が知られている。素子領域には、スイッチング素子やダイオード等の半導体素子が形成されている。外周領域は、素子領域の周囲に配置されている。外周領域には、素子領域と半導体基板の外周端の間に印加される電圧を保持するための耐圧構造が設けられる。特許文献１には、耐圧構造の一種として、ＦＬＲ（Field Limiting Ring）が開示されている。ＦＬＲは、ｐ型の半導体領域であり、素子領域を囲むように設けられている。ＦＬＲからその周囲に空乏層が伸びることで、外周領域の耐圧が確保される。

特開２０１３−１６８５４９号公報

近年では、半導体基板として、ＧａＮ等によって構成されたワイドギャップ半導体基板が用いられる場合がある。ワイドギャップ半導体基板では、イオン注入によってｐ型領域を形成することが困難な場合があり、上述したＦＬＲを形成できない場合がある。したがって、本明細書では、ワイドギャップ半導体基板を用いる半導体装置に適用可能であって、外周領域の耐圧を向上させることが可能な技術を提供する。

本明細書が開示する半導体装置は、ワイドギャップ半導体基板を備える。前記ワイドギャップ半導体基板が、半導体素子が形成されている素子領域と、前記素子領域の周囲に配置されている外周領域を備えている。前記半導体装置は、前記外周領域内で前記ワイドギャップ半導体基板にショットキー接触する外周電極を備えている。

この半導体装置では、素子領域と半導体基板の外周端の間に電圧が印加されると、外周電極とワイドギャップ半導体基板の界面（すなわち、ショットキー界面）からワイドギャップ半導体基板の内部（すなわち、外周電極の周囲の半導体層）に空乏層が伸びる。これによって、外周領域の耐圧が確保される。この構造では、ＦＬＲのようなｐ型領域ではなく外周電極によって外周領域の耐圧を向上させることができる。したがって、この構造は、ワイドギャップ半導体基板を備える半導体装置の耐圧を向上させることができる。

実施形態の半導体装置の断面図。 外周領域における電界分布を示すグラフ。 実施形態の半導体装置の製造工程を示す断面図。 実施形態の半導体装置の製造工程を示す断面図。 実施形態の半導体装置の製造工程を示す断面図。 実施形態の半導体装置の製造工程を示す断面図。 実施形態の半導体装置の製造工程を示す断面図。 実施形態の半導体装置の製造工程を示す断面図。

図１に示す実施形態の半導体装置１０は、半導体基板１２を有している。半導体基板１２は、窒化物半導体（例えば、ＧａＮ等）によって構成されている。半導体基板１２は、素子領域１４と外周領域１６を備えている。素子領域１４には、ＭＯＳＦＥＴが形成されている。素子領域１４は、半導体基板１２をその厚み方向に沿って平面視したときに、半導体基板１２の中央に位置する。外周領域１６は、素子領域１４と半導体基板１２の外周端１２ｃの間に配置されている。外周領域１６は、素子領域１４の周囲に配置されている。外周領域１６は、素子領域１４の周囲全体を囲むように配置されている。

素子領域１４の内部には、ドレイン層２０、ドリフト層２２、高濃度ボディ層２４、低濃度ボディ層２６、ソース層２８及びピラー層２３が設けられている。

ドレイン層２０は、ｎ型領域であり、半導体基板１２の下面１２ｂの略全域に露出している。ドリフト層２２は、ドレイン層２０よりもｎ型不純物濃度が低いｎ型領域である。ドリフト層２２は、ドレイン層２０上に配置されている。

高濃度ボディ層２４は、ｐ型領域であり、ドリフト層２２上に配置されている。低濃度ボディ層２６は、高濃度ボディ層２４よりもｐ型不純物濃度が低いｐ型領域である。低濃度ボディ層２６は、高濃度ボディ層２４上に配置されている。

低濃度ボディ層２６に囲まれた範囲に、複数のソース層２８が設けられている。各ソース層２８は、ドリフト層２２よりもｎ型不純物濃度が高いｎ型領域である。各ソース層２８は、低濃度ボディ層２６に囲まれるとともに半導体基板１２の上面１２ａに露出する範囲に配置されている。各ソース層２８は、低濃度ボディ層２６及び高濃度ボディ層２４によってドリフト層２２から分離されている。

ピラー層２３は、ドリフト層２２と同程度のｎ型不純物濃度を有するｎ型領域である。ピラー層２３は、半導体基板１２の上面１２ａから下方向に伸びている。ピラー層２３は、低濃度ボディ層２６と高濃度ボディ層２４を貫通してドリフト層２２に達するように伸びている。

外周領域１６内には、ドレイン層２０とドリフト層２２が設けられている。ドレイン層２０とドリフト層２２は、素子領域１４内から外周領域１６内まで連続して分布している。ドレイン層２０とドリフト層２２は、半導体基板１２の外周端１２ｃに達する位置まで分布している。外周領域１６内でも、ドレイン層２０が下面１２ｂに露出しており、ドリフト層２２はドレイン層２０上に配置されている。外周領域１６内には、高濃度ボディ層２４、低濃度ボディ層２６及びソース層２８が設けられていない。外周領域１６内では、ドリフト層２２が半導体基板１２の上面１２ａに露出している。

半導体基板１２の上面１２ａ側には、層間絶縁膜６０、６２、ソースコンタクト電極４６、ボディコンタクト電極４８、ゲート電極４４、外周電極５０及びソース電極４２が配置されている。

層間絶縁膜６０は、半導体基板１２の上面１２ａを覆っている。層間絶縁膜６０には多数の開口部が設けられている。

ソースコンタクト電極４６は、金属により構成されており、ソース層２８の上部で層間絶縁膜６０に設けられた開口部内に設けられている。各ソースコンタクト電極４６は、対応するソース層２８にオーミック接触している。

２つのソースコンタクト電極４６の間に挟まれた範囲の層間絶縁膜６０は、ソース層２８の表面と、低濃度ボディ層２６の表面と、ピラー層２３の表面を覆っている。以下では、この部分の層間絶縁膜６０を、ゲート絶縁膜６０ａという。ゲート絶縁膜６０ａ上に、ゲート電極４４が配置されている。ゲート電極４４は、ゲート絶縁膜６０ａを介して、その下部のソース層２８、低濃度ボディ層２６及びピラー層２３に対向している。ゲート電極４４は、ゲート絶縁膜６０ａによって半導体基板１２から絶縁されている。

素子領域１４内の上面１２ａには、低濃度ボディ層２６が露出する範囲に複数のトレンチ４８ａが設けられている。各トレンチ４８ａは、低濃度ボディ層２６の上部で層間絶縁膜６０に設けられた開口部内に設けられている。各トレンチ４８ａは、低濃度ボディ層２６を貫通して高濃度ボディ層２４に達するように伸びている。各トレンチ４８ａ内に、ボディコンタクト電極４８が配置されている。各ボディコンタクト電極４８は、ニッケル、金、パラジウムまたは白金等のような仕事関数の高い金属によって構成されている。各ボディコンタクト電極４８は、トレンチ４８ａ内で、低濃度ボディ層２６と高濃度ボディ層２４にオーミック接触している。

外周領域１６内の上面１２ａには、複数のトレンチ５０ａが設けられている。各トレンチ４８ａは、外周領域１６内で層間絶縁膜６０に設けられた開口部内に設けられている。各トレンチ５０ａは、素子領域１４内のトレンチ４８ａと略同じ深さを有している。半導体基板１２の厚み方向に沿って上面１２ａを平面視したときに、各トレンチ５０ａは、素子領域１４を囲むように環状に伸びている。各トレンチ５０ａ内に、外周電極５０が配置されている。各外周電極５０は、ニッケル、金、パラジウムまたは白金等のような仕事関数の高い金属によって構成されている。各外周電極５０は、ボディコンタクト電極４８と同種の金属によって構成されている。各外周電極５０は、トレンチ５０ａに沿って設けられている。したがって、各外周電極５０は、素子領域１４を囲むように環状に伸びている。各外周電極５０は、トレンチ５０ａ内で、ドリフト層２２にショットキー接触している。各外周電極５０は、他の外周電極５０から分離されている。

層間絶縁膜６２は、層間絶縁膜６０、ゲート電極４４、ボディコンタクト電極４８及び外周電極５０を覆っている。層間絶縁膜６２には、ソースコンタクト電極４６の上部とボディコンタクト電極４８の上部に開口部が設けられている。

ソース電極４２は、層間絶縁膜６２を覆っている。ソース電極４２は、層間絶縁膜６２に設けられた開口部を介して、ソースコンタクト電極４６及びボディコンタクト電極４８に接続されている。ソース電極４２は、層間絶縁膜６２によって、ゲート電極４４及び外周電極５０から絶縁されている。

半導体基板１２の下面１２ｂは、ドレイン電極４０に覆われている。ドレイン電極４０は、ドレイン層２０にオーミック接触している。

素子領域１４内には、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）が形成されている。ボディコンタクト電極４８によって低濃度ボディ層２６及び高濃度ボディ層２４がソース電極４２に接続されているので、低濃度ボディ層２６及び高濃度ボディ層２４の電位はソース電極４２と略同電位となる。ゲート電極４４の電位をゲート閾値以上に引き上げると、ゲート絶縁膜６０ａに接する範囲の低濃度ボディ層２６にチャネルが形成される。チャネルによって、ソース層２８がピラー層２３に接続される。その結果、ソース電極４２から、ソースコンタクト電極４６、ソース層２８、チャネル、ピラー層２３、ドリフト層２２及びドレイン層２０を介してドレイン電極４０へ電子が流れる。すなわち、ＭＯＳＦＥＴがオンする。ゲート電極４４の電位をゲート閾値未満に引き下げると、チャネルが消失する。これによって、電子の流れが停止し、ＭＯＳＦＥＴがオフする。

ＭＯＳＦＥＴがオフすると、素子領域１４内では、高濃度ボディ層２４とドリフト層２２の界面のｐｎ接合に逆電圧が印加される。このため、このｐｎ接合からドリフト層２２に空乏層が広がる。素子領域１４内では、ｐｎ接合からドリフト層２２に広がった空乏層によって電圧が保持される。

また、ＭＯＳＦＥＴがオフすると、半導体基板１２の外周端１２ｃがドレイン電極４０と略同電位となる。このため、外周領域１６内では、内周側（素子領域１４側）が低電位であり、外周側（外周端１２ｃ側）が高電位となるように電位が分布する。この電位差によって、複数の外周電極５０の間では、内周側の外周電極５０ほど電位が低く、外周側の外周電極５０ほど電位が高くなるように、電位が分布する。このように外周領域１６内で電位差が生じることで、各外周電極５０とその周辺のドリフト層２２の間に電位差が生じる。その結果、各外周電極５０からその周辺のドリフト層２２に空乏層が広がる。外周領域１６内では、各外周電極５０からドリフト層２２に広がった空乏層によって電圧が保持される。

以上に説明したように、実施形態の半導体装置１０では、ＭＯＳＦＥＴがオフしたときに、各外周電極５０からドリフト層２２に空乏層が広がることで、外周領域１６の耐圧が確保される。図２は、図１のＡ−Ａ線（すなわち、外周電極５０の下端近傍のドリフト層２２内）に相当する位置おける電界分布のシミュレーション結果を示している。なお、図２は、図１よりも外周電極５０の数が多い場合（より詳細には、外周電極５０を１０個設けた場合）のシミュレーション結果を示している。図２では、破線の位置が、各外周電極５０の外周端の位置を示している。図２から、外周電極５０の間の範囲で電位差が生じており、外周電極５０から広がる空乏層によって電圧が保持されていることが分かる。図２に示す電界分布は、一般的なＦＬＲで得られる電界分布に類似した分布である。図２から、外周電極５０によってＦＬＲと同様の耐圧向上効果が得られることを確認することができる。

次に、半導体装置１０の製造方法について説明する。まず、図３に示すようにドレイン層２０、ドリフト層２２、高濃度ボディ層２４及び低濃度ボディ層２６が積層された半導体基板１２を準備する。図３に示す半導体基板１２は、以下のように形成される。まず、窒化物半導体によって構成されているドレイン層２０上に、窒化物半導体によって構成されているドリフト層２２をエピタキシャル成長させる。次に、ドリフト層２２上に、窒化物半導体によって構成されている高濃度ボディ層２４をエピタキシャル成長させる。次に、高濃度ボディ層２４上に、窒化物半導体によって構成されている低濃度ボディ層２６をエピタキシャル成長させる。これによって、図３に示す半導体基板１２が得られる。

次に、図４に示すように、半導体基板１２の上面１２ａを部分的にエッチングすることで、半導体基板１２の上面１２ａにトレンチ２３ａとメサ部１６ａを形成する。トレンチ２３ａとメサ部１６ａは、ドリフト層２２に達する深さで形成される。トレンチ２３ａとメサ部１６ａは、略同じ深さに形成される。

次に、図５に示すように、トレンチ２３ａとメサ部１６ａ内にドリフト層２２と略同じｎ型不純物濃度のｎ型の窒化物半導体層をエピタキシャル成長させ、その後、上面１２ａを平坦化する。トレンチ２３ａ内に成長したｎ型層はピラー層２３となる。また、メサ部１６ａ内に成長したｎ型層は、外周領域１６内のドリフト層２２（上面１２ａに露出する部分のドリフト層２２）となる。

次に、半導体基板１２の上面１２ａに層間絶縁膜６０を形成する。次に、層間絶縁膜６０に部分的に開口部を設け、その開口部内で半導体基板１２の上面１２ａをエッチングすることで、トレンチ４８ａ及びトレンチ５０ａを形成する。

次に、トレンチ４８ａ内及びトレンチ５０ａ内に、金属層５２を形成する。金属層５２は、層間絶縁膜６０上にも形成される。金属層５２は、ニッケル、金、パラジウムまたは白金等のような仕事関数の高い金属によって構成されている。仕事関数が高い金属層５２は、低濃度のｎ型であるドリフト層２２に対してショットキー接触するとともに、ｐ型である高濃度ボディ層２４及び低濃度ボディ層２６に対してオーミック接触する。このため、金属層５２は、トレンチ５０ａ内でドリフト層２２に対してショットキー接触する一方で、トレンチ４８ａ内では高濃度ボディ層２４及び低濃度ボディ層２６に対してオーミック接触する。

次に、図８に示すように、層間絶縁膜６０上の金属層５２を選択的にエッチングすることで、各トレンチ４８ａ、５０ａ内の金属層５２を互いから分離させる。これによって、各ボディコンタクト電極４８及び各外周電極５０が完成する。

その後、ソース層２８、ソースコンタクト電極４６、ゲート電極４４、層間絶縁膜６２、ソース電極４２及びドレイン電極４０を従来公知の方法で形成する。次に、半導体基板１２をダイシングして複数のチップに分割することで、図１に示す半導体装置１０が完成する。

このように、半導体装置１０ではＦＬＲではなく外周電極５０によって外周領域１６の耐圧を向上させるので、半導体装置１０の製造工程においてｐ型不純物のイオン注入を行う必要がない。このため、ワイドギャップ半導体基板を備える半導体装置１０を容易に製造することができる。

また、上述した製造方法では、金属層５２を成長させることによって、ｐ型のボディ層２４、２６にオーミック接触するボディコンタクト電極４８と、ｎ型のドリフト層２２にショットキー接触する外周電極５０を、同時に形成することができる。したがって、この方法によれば、効率的に半導体装置１０を製造することができる。

本明細書が開示する一例の製造方法について、以下に説明する。一例においては、半導体装置の製造方法は、基板準備工程とトレンチ形成工程と金属電極形成工程を備えていてもよい。前記基板準備工程では、素子領域内にｐ型領域が設けられており、前記素子領域の周囲に配置されている外周領域内にｎ型領域が設けられおり、表面に前記ｐ型領域と前記ｎ型領域が露出しているワイドギャップ半導体基板を準備してもよい。前記トレンチ形成工程では、前記ｐ型領域が露出する範囲の前記表面に第１トレンチを形成するとともに、前記ｎ型領域が露出する範囲の前記表面に第２トレンチを形成してもよい。前記金属電極形成工程では、前記第１トレンチ内と前記第２トレンチ内に金属電極を形成してもよい。前記金属電極が、前記第１トレンチ内で前記ｐ型領域にオーミック接触するとともに前記第２トレンチ内で前記ｎ型領域にショットキー接触してもよい。

この製造方法によれば、共通の金属電極によって、ｐ型領域にオーミック接触する電極と、ｎ型領域にショットキー接触する電極を形成することができる。したがって、効率的に半導体装置を製造することができる。ｐ型領域にオーミック接触する電極は、ｐ型領域の電位を制御する電極として用いることができる。ｎ型領域にショットキー接触する電極は、外周領域の耐圧を向上させる電極として用いることができる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０：半導体装置
１２：半導体基板
１４：素子領域
１６：外周領域
２０：ドレイン層
２２：ドリフト層
２３：ピラー層
２４：高濃度ボディ層
２６：低濃度ボディ層
２８：ソース層
４０：ドレイン電極
４２：ソース電極
４４：ゲート電極
４６：ソースコンタクト電極
４８：ボディコンタクト電極
５０：外周電極
６０：層間絶縁膜
６２：層間絶縁膜

Claims (1)

1. ワイドギャップ半導体基板を備える半導体装置であって、
   前記ワイドギャップ半導体基板が、
   半導体素子が形成されている素子領域と、
   前記素子領域の周囲に配置されている外周領域、
   を備えており、
   前記外周領域内で前記ワイドギャップ半導体基板にショットキー接触する外周電極を備えている半導体装置。

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