JP2016006854A - 半導体素子およびその製造方法 - Google Patents

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Abstract

【課題】ＭＩＳＦＥＴとＳＢＤとを同一素子内に含み、かつ高耐圧化および大電流化を実現可能な半導体素子を提供する。【解決手段】本開示の一態様に係る半導体素子１００は、第１導電型の基板１０１の表面上に位置する第１導電型の第１炭化珪素半導体層１０２と、複数のトランジスタセル１００ｕを含むトランジスタ領域１００Ｔと、ショットキー領域１００Ｓと、境界領域１００Ｇとを有し、境界領域１００Ｇは、第２ボディ領域１０３ｄと、その上に絶縁膜を介して配置され、かつゲート電極１０８と電気的に接続されたゲート接続部１０８ｇとを備え、ショットキー領域１００Ｓは、第１炭化珪素半導体層１０２上に配置されたショットキー電極１５１を備える。【選択図】図３

Description

本開示は、半導体素子およびその製造方法に関する。特に、炭化珪素を含む半導体素子およびその製造方法に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子および整流素子などのパワー素子に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉを用いたパワー素子に比べて、例えば、電力損失を低減することができるという利点がある。
ＳｉＣを用いた代表的な半導体素子は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）およびショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーダイオード（Ｊｕｃｔｉｏｎ−ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
ＳｉＣ−ＭＩＳＦＥＴは、例えば、モータ等の負荷を駆動制御する電力変換器などに用いるスイッチング素子として使用することが検討されている。電力変換器のスイッチング素子としてＭＩＳＦＥＴを用いる場合、ＭＩＳＦＥＴがオフ状態であるときに、電力変換器に還流電流を流すことがある。一般的なインバータ回路では、ＭＩＳＦＥＴに対して逆並列に外付けで還流ダイオードを接続することにより、還流ダイオードが還流電流の経路となる。ＳｉＣ−ＦＥＴをインバータ回路に適用する場合には、還流ダイオードとしてＳｉＣからなるショットキーバリアダイオードが選択される。
しかしながら、トランジスタと、還流ダイオードとして機能するダイオードとをそれぞれ独立した半導体チップで形成すると、総チップ数の増加に伴って実装面積が増大する可能性がある。また、チップ間配線が増えるため、寄生インダクタンスが増加してノイズが発生する可能性がある。このため、トランジスタとダイオードとを１つの半導体チップ内に形成する構成が提案されている。本明細書では、このような構成を有するトランジスタを、「ダイオード内蔵トランジスタ」と称する。
本出願人による特許文献１には、ＳｉＣを用いた電界効果トランジスタ、例えばＳｉＣ−ＭＩＳＦＥＴにおいて、複数のトランジスタセルが形成された領域の外周に沿って、ショットキー電極を有するダイオードセルを配置させる例が開示されている。この例では、ＭＩＳＦＥＴに対して逆並列に接続されたショットキーバリアダイオードをチップ内に形成できるので、ＭＩＳＦＥＴのスイッチングの機能と還流ダイオードの機能とを併せ持つ半導体チップが得られる。
国際公開第２００７／０１３３６７号
ダイオード内蔵トランジスタには、さらなる高耐圧化および大電流化が求められている。
本開示の一態様は、金属−絶縁体―半導体電界効果トランジスタ（ＭＩＳＦＥＴ）と、ショットキーバリアダイオード（ＳＢＤ）とを同一素子内に含み、かつ、高耐圧化および大電流化を実現可能な半導体素子を提供する。
本開示の一態様は、表面および裏面を有する基板と、前記基板の前記表面上に配置された第１導電型の第１炭化珪素半導体層とを備える半導体素子であって、複数のトランジスタセルを含むトランジスタ領域と、ショットキー領域と、前記基板の前記表面の法線方向から見て、前記トランジスタ領域と前記ショットキー領域との間に位置する境界領域とを有し、前記複数のトランジスタセルのそれぞれは、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型のボディ領域と、前記ボディ領域に接して配置された第１導電型のソース領域と、少なくとも前記ボディ領域の一部を覆うゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ソース領域と電気的に接続されたソース電極と、前記基板の前記裏面に配置されたドレイン電極とを備え、前記境界領域は、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型の第２ボディ領域と、前記第２ボディ領域上に絶縁膜を介して配置され、かつ、前記ゲート電極と電気的に接続されたゲート接続部とを備え、前記ショットキー領域は、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する、第２導電型のガードリング領域と、前記ガードリング領域の一部および前記第１炭化珪素半導体層上に配置されたショットキー電極とを備え、前記半導体素子は、前記第２ボディ領域と電気的に接続された第１電極と、前記ソース電極および前記第１電極と、前記ショットキー電極とを並列接続する上部配線層と、前記ゲート接続部と電気的に接続されたゲート配線およびゲートパッドとをさらに備え、前記ゲート配線の少なくとも一部および前記ゲートパッドの少なくとも一部は、前記境界領域に配置されており、前記基板の前記表面の法線方向から見て、前記トランジスタ領域、前記ショットキー領域および前記境界領域よりも外側に配置された終端領域をさらに有し、前記終端領域は、前記第１炭化珪素半導体層の表面に位置する少なくとも１つの第２導電型のリング領域を備え、前記基板の前記表面の法線方向から見て、前記ショットキー領域は前記トランジスタ領域を包囲するように配置されており、前記第２ボディ領域は、前記境界領域から前記ショットキー領域に延設され、前記ショットキー電極の一部の下に配置されている半導体素子を含む。
本開示の一態様によると、ＭＩＳＦＥＴとＳＢＤとを同一素子内に含む半導体素子において、高耐圧化および大電流化を実現できる。
実施の形態１の半導体素子の仮想領域を示す概念図である。 （ａ）は、ゲート配線層（配線およびパッドを含む）および上部配線層の配置を示す上面図であり、（ｂ）は、トランジスタ領域、ショットキー領域および境界領域の配置を示す上面図である。 （ａ）および（ｂ）は、それぞれ、図２（ａ）に示す半導体素子１００のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、半導体素子１００の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、半導体素子１００の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、半導体素子１００の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、半導体素子１００の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、半導体素子１００の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、半導体素子１００の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、半導体素子１００の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、実施の形態１の変形例である半導体素子１００１のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、半導体素子１００１の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、実施の形態１の他の変形例である半導体素子１００２のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、実施の形態１のさらに他の変形例である半導体素子１００３のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 実施の形態１のさらに他の変形例である半導体素子１００４を例示する断面図である。 （ａ）は、半導体素子１００４のゲート配線層および上部配線層の配置を示す上面図であり、（ｂ）は、トランジスタ領域、ショットキー領域および境界領域の配置を示す上面図である。 実施の形態１のさらに他の変形例である半導体素子を例示する断面図である。 実施の形態１のさらに他の変形例である半導体素子を例示する断面図である。 実施の形態１のさらに他の変形例である半導体素子１００５を例示する断面図である。
本開示の半導体素子の一態様は、表面および裏面を有する基板と、前記基板の前記表面上に配置された第１導電型の第１炭化珪素半導体層とを備える半導体素子であって、複数のトランジスタセルを含むトランジスタ領域と、ショットキー領域と、前記基板の前記表面の法線方向から見て、前記トランジスタ領域と前記ショットキー領域との間に位置する境界領域とを有し、前記複数のトランジスタセルのそれぞれは、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型のボディ領域と、前記ボディ領域に接して配置された第１導電型のソース領域と、少なくとも前記ボディ領域の一部を覆うゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ソース領域と電気的に接続されたソース電極と、前記基板の前記裏面に配置されたドレイン電極とを備え、前記境界領域は、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型の第２ボディ領域と、前記第２ボディ領域上に絶縁膜を介して配置され、かつ、前記ゲート電極と電気的に接続されたゲート接続部とを備え、前記ショットキー領域は、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する、第２導電型のガードリング領域と、前記ガードリング領域の一部および前記第１炭化珪素半導体層上に配置されたショットキー電極とを備え、前記半導体素子は、前記第２ボディ領域と電気的に接続された第１電極と、前記ソース電極および前記第１電極と、前記ショットキー電極とを並列接続する上部配線層と、前記ゲート接続部と電気的に接続されたゲート配線およびゲートパッドとをさらに備え、前記ゲート配線の少なくとも一部および前記ゲートパッドの少なくとも一部は、前記境界領域に配置されており、前記基板の前記表面の法線方向から見て、前記トランジスタ領域、前記ショットキー領域および前記境界領域よりも外側に配置された終端領域をさらに有し、前記終端領域は、前記第１炭化珪素半導体層の表面に位置する少なくとも１つの第２導電型のリング領域を備え、前記基板の前記表面の法線方向から見て、前記ショットキー領域は前記トランジスタ領域を包囲するように配置されており、前記第２ボディ領域は、前記境界領域から前記ショットキー領域に延設され、前記ショットキー電極の一部の下に配置されている。
前記少なくとも１つのリング領域は、例えば、前記第１炭化珪素半導体層の表面において、間隔を隔てて配置された複数のリング領域である。
本開示の半導体素子の他の態様は、前記上部配線層と前記ソース電極との間、前記上部配線層と前記第１電極との間、ならびに、前記ゲート配線および前記ゲートパッドと前記ゲート電極との間に配置されたバリア金属層をさらに備えてもよい。
前記バリア金属層および前記ショットキー電極は、例えば、同一の金属材料からなる。
前記複数のトランジスタセルのそれぞれは、前記第１炭化珪素半導体層と前記ゲート絶縁膜との間に、第１導電型の第２炭化珪素半導体層をさらに有してもよい。
前記第２炭化珪素半導体層は、さらに、前記ショットキー電極と前記第１炭化珪素半導体層との間に配置されていてもよい。
前記第２炭化珪素半導体層のうち前記ショットキー電極との接触面における第１導電型の不純物濃度は、前記第２炭化珪素半導体層の厚さ方向における平均不純物濃度よりも小さくてもよい。
前記第２炭化珪素半導体層は、例えば、前記第１炭化珪素半導体層上にエピタキシャル成長により形成されている。
前記ショットキー領域は、前記第１炭化珪素半導体層の表面の一部に、前記第２ボディ領域および前記ガードリング領域と間隔を空けて配置された少なくとも１つの第２導電型領域をさらに備えてもよい。前記ショットキー電極は、前記少なくとも１つの第２導電型領域、および、前記第１炭化珪素半導体層における第１導電型の領域の両方と接してもよい。
本開示の一態様の半導体素子の製造方法は、表面および裏面を有する基板と、前記基板の前記表面上に配置された第１導電型の第１炭化珪素半導体層と、複数のトランジスタセルを含むトランジスタ領域と、ショットキー領域と、前記基板の前記表面の法線方向から見て、前記トランジスタ領域と前記ショットキー領域との間に位置する境界領域とを有する半導体素子の製造方法であって、（ａ）前記第１炭化珪素半導体層を前記表面に有する前記基板を準備する工程であって、前記第１炭化珪素半導体層は、前記トランジスタ領域に、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型のボディ領域と、前記ボディ領域内に接して配置された第１導電型のソース領域とを有し、前記境界領域に、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型の第２ボディ領域を有し、前記ショットキー領域に前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型のガードリング領域を有する、工程と、（ｂ）少なくとも前記ボディ領域上および前記第２ボディ領域上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上にゲート電極用導電膜を形成し、前記ゲート電極用導電膜を所定の形状に加工することにより、前記トランジスタ領域における前記ボディ領域上に、前記ゲート絶縁膜を介して配置されたゲート電極と、前記境界領域における前記第２ボディ領域上に、前記ゲート絶縁膜を介して配置されたゲート接続部とを形成する工程であって、前記ゲート接続部は前記ゲート電極と電気的に接続されている、工程と、（ｄ）前記ゲート電極および前記ゲート絶縁膜を覆う層間絶縁膜を形成する工程と、（ｅ）前記層間絶縁膜および前記ゲート絶縁膜に、前記ソース領域を露出するソースコンタクトホールと、前記第２ボディ領域を露出するボディコンタクトホールとを形成する工程と、（ｆ）前記層間絶縁膜上、ならびに前記ソースコンタクトホールおよびボディコンタクトホール内にソース電極用導電膜を形成し、前記ソース電極用導電膜を所定の形状に加工することにより、前記トランジスタ領域における前記ソース領域に接するソース電極と、前記第２ボディ領域に接する第１電極とを形成する工程と、（ｇ）前記層間絶縁膜および前記ゲート絶縁膜に、前記境界領域において前記ゲート接続部を露出するゲートコンタクトホールと、前記ショットキー領域において前記第１炭化珪素半導体層における第１導電型の領域および前記ガードリング領域の一部を露出するショットキーコンタクトホールとを形成する工程と、（ｈ）前記ソース電極上、前記第１電極上、前記ゲートコンタクトホールによって露出した前記ゲート接続部上、ならびに前記ショットキーコンタクトホールによって露出した前記第１導電型の領域および前記ガードリング領域の一部上に、バリア金属層を形成する工程と、（ｉ）前記基板の裏面にドレイン電極を形成する工程と、（ｊ）前記バリア金属層上に、配線用金属膜を形成し、前記配線用金属膜を所定の形状に加工することにより、前記トランジスタ領域および前記ショットキー領域に位置し、かつ、前記ソース電極および前記第１電極と前記ショットキーコンタクトホールによって露出した前記第１導電型の領域および前記ガードリング領域の一部上に形成された前記バリア金属層とを並列接続する上部配線層と、前記境界領域に位置し、かつ、前記ゲート接続部と電気的に接続されたゲート配線およびゲートパッドとを形成する工程とを包含する。
本開示の他の一態様の半導体素子の製造方法は、表面および裏面を有する基板と、前記基板の前記表面上に配置された第１導電型の第１炭化珪素半導体層と、複数のトランジスタセルを含むトランジスタ領域と、ショットキー領域と、前記基板の前記表面の法線方向から見て、前記トランジスタ領域と前記ショットキー領域との間に位置する境界領域とを有する半導体素子の製造方法であって、（Ａ）前記第１炭化珪素半導体層を前記表面に有する前記基板を準備する工程であって、前記第１炭化珪素半導体層は、前記トランジスタ領域に、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型のボディ領域と、前記ボディ領域内に接して配置された第１導電型のソース領域とを有し、前記境界領域に、前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型の第２ボディ領域を有し、前記ショットキー領域に前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型のガードリング領域を有する、工程と、（Ｂ）前記第１炭化珪素半導体層上に、第２導電型の第２炭化珪素半導体層を形成する工程と、（Ｃ）前記第２炭化珪素半導体層のうち前記ボディ領域上および前記第２ボディ領域上に位置する部分上にゲート絶縁膜を形成する工程と、（Ｄ）前記ゲート絶縁膜上にゲート電極用導電膜を形成し、前記ゲート電極用導電膜を所定の形状に加工することにより、前記トランジスタ領域における前記ボディ領域上に、前記ゲート絶縁膜を介して配置されたゲート電極と、前記境界領域における前記第２ボディ領域上に、前記ゲート絶縁膜を介して配置されたゲート接続部とを形成する工程であって、前記ゲート接続部は前記ゲート電極と電気的に接続されている、工程と、（Ｅ）前記ゲート電極および前記ゲート絶縁膜を覆う層間絶縁膜を形成する工程と、（Ｆ）前記層間絶縁膜および前記ゲート絶縁膜に、前記ソース領域を露出するソースコンタクトホールと、前記第２ボディ領域を露出するボディコンタクトホールとを形成する工程と、（Ｇ）前記層間絶縁膜上、ならびに前記ソースコンタクトホールおよびボディコンタクトホール内にソース電極用導電膜を形成し、前記ソース電極用導電膜を所定の形状に加工することにより、前記トランジスタ領域における前記ソース領域に接するソース電極と、前記第２ボディ領域に接する第１電極とを形成する工程と、（Ｈ）前記層間絶縁膜および前記ゲート絶縁膜に、前記境界領域において前記ゲート接続部を露出するゲートコンタクトホールと、前記ショットキー領域において前記第２炭化珪素半導体層を露出するショットキーコンタクトホールとを形成する工程と、（Ｉ）前記ソース電極上、前記第１電極上、前記ゲートコンタクトホールによって露出した前記ゲート接続部上、前記ショットキーコンタクトホールによって露出した前記第２炭化珪素半導体層上に、バリア金属層を形成する工程と、（Ｊ）前記基板の裏面にドレイン電極を形成する工程と（Ｋ）前記バリア金属層上に、配線用金属膜を形成し、前記配線用金属膜を所定の形状に加工することにより、前記トランジスタ領域および前記ショットキー領域に位置し、かつ、前記ソース電極および前記第１電極と前記ショットキーコンタクトホールによって露出した前記第２炭化珪素半導体層上に形成された前記バリア金属層とを並列接続する上部配線層と、前記境界領域に位置し、かつ、前記ゲート接続部と電気的に接続されたゲート配線およびゲートパッドとを形成する工程とを包含する。
（実施の形態１）
以下、本開示による実施の形態１の半導体素子を説明する。ここでは、ダイオード内蔵ＳｉＣ−ＭＩＳＦＥＴを例に説明するが、本実施形態の半導体素子は、ダイオードと電界効果トランジスタとが１つの素子内に、同一の炭化珪素半導体層を用いて形成された素子であればよい。
本実施形態の半導体素子は、例えば、複数のユニットセル（トランジスタセル）から構成され、かつ、ショットキーバリアダイオード（ＳＢＤ）を内蔵するＳｉＣ−ＭＩＳＦＥＴである。一般に、ＳＢＤは電極としてアノードおよびカソード、ＭＩＳＦＥＴはソース、ドレインおよびゲートを有するが、本実施形態の半導体素子では、ＳＢＤのアノードとＭＩＳＦＥＴのソースとを共通とし、ＳＢＤのカソードとＭＩＳＦＥＴのドレインとを共通とする。
図１は、本実施形態の半導体素子における仮想的な領域を例示する上面図である。本実施形態の半導体素子は、複数のトランジスタセルを含むトランジスタ領域１００Ｔと、ショットキーバリアダイオードを含むショットキー領域１００Ｓと、境界領域１００Ｇとに仮想的に分けられる。境界領域１００Ｇにはゲート配線およびゲートパッドが設けられる。この例では、トランジスタ領域１００Ｔを包囲するようにショットキー領域１００Ｓが配置されている。境界領域１００Ｇは、トランジスタ領域１００Ｔとショットキー領域１００Ｓとの間に配置されている。半導体素子は、終端領域１００Ｅをさらに有していてもよい。終端領域１００Ｅは、トランジスタ領域１００Ｔ、境界領域１００Ｇ、およびショットキー領域１００Ｓの外側に配置される。図１に示す例においては、終端領域１００Ｅは、ショットキー領域１００Ｓの外側に配置されている。
以下、本実施形態の半導体素子をより具体的に説明する。
図２および図３は、本実施形態の一例である半導体素子１００の構成を示す図である。図２（ａ）は、半導体素子１００のゲート配線層および上部配線層の配置を示す模式的な上面図である。図２（ｂ）は、半導体素子１００におけるトランジスタ領域１００Ｔ、ショットキー領域１００Ｓおよび境界領域１００Ｇを示す模式的な上面図である。
図２（ａ）に示すように、半導体素子１００は、複数のトランジスタセルにおけるゲート電極に電気的に接続されたゲート配線層１１４と、複数のトランジスタセルにおけるソース電極およびショットキー電極に電気的に接続された上部配線層１１２とを有している。上部配線層１１２とゲート配線層１１４とは互いに絶縁されている。ゲート配線層１１４は、ゲートパッド１１４Ｐと、ゲートパッド１１４Ｐから延びるゲート配線１１４Ｌとを含む。ゲートパッド１１４Ｐとゲート配線１１４Ｌとは電気的に接続されている。上部配線層１１２、ゲートパッド１１４Ｐおよびゲート配線１１４Ｌは同一の導電層から形成されていてもよい。
なお、本明細書では、「ゲート配線層」とは、各トランジスタセルのゲート電極同士を接続するための配線層であればよく、ゲートパッドだけでなく、ゲートパッドから延伸されたゲート配線をも含み得る。ゲート配線は、隣接するトランジスタセルのゲート電極をつなぐように延びる。ゲート配線の幅はゲートパッドの幅よりも小さい。ゲート配線の幅は、例えば、各トランジスタセルのセルピッチ以上、ゲートパッドの短辺の長さ以下である。各トランジスタセルのセルピッチは、例えば５μｍであり、ゲートパッドの短辺の長さは、例えば２００μｍである。同様に、「上部配線層」とは、各トランジスタセルのソース電極同士を接続するための配線層であればよく、ソースパッドだけでなく、ソースパッドから延伸されたソース配線をも含み得る。ソースパッドおよびソース配線と、ショットキー電極のアノード（「上部電極」と呼ぶ）とが一体的に形成されて、上部配線層を構成していてもよい。ゲートパッドおよびソースパッドは、例えばワイヤボンディングのためのパッドである。
図２（ａ）および（ｂ）から分かるように、半導体素子１００では、境界領域１００Ｇは、トランジスタ領域１００Ｔとショットキー領域１００Ｓとの境界の一部に配置されている。トランジスタ領域１００Ｔの一部は、ショットキー領域１００Ｓと隣接している。このため、トランジスタ領域１００Ｔとショットキー領域１００Ｓとが隣接している領域において、トランジスタ領域１００Ｔのソースとショットキー領域１００Ｓのアノードとを上部配線層１１２で接続することができる。また、境界領域１００Ｇには、ゲート配線１１４Ｌの少なくとも一部およびゲートパッド１１４Ｐの少なくとも一部が配置されている。
図示する例では、上部配線層１１２は、トランジスタ領域１００Ｔの少なくとも一部およびショットキー領域１００Ｓの少なくとも一部に配置されている。上部配線層１１２は、トランジスタ領域１００Ｔに配置され、ソース電極に電気的に接続される第１部分と、ショットキー領域１００Ｓに配置され、ショットキー電極に電気的に接続される第２部分とを一体的に含むパターンを有していてもよい。ゲート配線層１１４のうちゲート配線１１４Ｌの一部およびゲートパッド１１４Ｐは境界領域１００Ｇに配置されている。ゲート配線１１４Ｌの一部はトランジスタ領域１００Ｔに配置されている。
続いて、図３を参照しながら、半導体素子１００の断面構造を説明する。
図３（ａ）および（ｂ）は、それぞれ、図２（ａ）に示す半導体素子１００のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。図３（ａ）は、半導体素子１００におけるトランジスタ領域１００Ｔ、境界領域１００Ｇ、ショットキー領域１００Ｓ、終端領域１００Ｅに対応する断面、図３（ｂ）は、トランジスタ領域１００Ｔ、ショットキー領域１００Ｓ、終端領域１００Ｅに対応する断面を示している。図３（ａ）に示す断面では、トランジスタ領域１００Ｔとショットキー領域１００Ｓとの間に境界領域１００Ｇが配置されている。これに対し、図３（ｂ）に示す断面では、トランジスタ領域１００Ｔとショットキー領域１００Ｓとは隣接している。
半導体素子１００は、基板１０１と、基板１０１の主面上に位置する第１導電型の第１炭化珪素半導体層（ドリフト層）１０２とを備える。ここでは、第１導電型がｎ型であり第２導電型がｐ型である例を説明する。なお、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。基板１０１として、例えばｎ+型の導電性を有する炭化珪素基板を用いる。第１炭化珪素半導体層１０２は、ｎ-型である。ｎまたはｐの導電型の右肩の「＋」または「−」は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
トランジスタ領域１００Ｔには、複数のトランジスタセル１００ｕが配列されている。これらのトランジスタセル１００ｕは並列接続されている。１つのトランジスタセル１００ｕは、基板１０１の主面の法線方向から半導体素子１００を見たとき、例えば正方形状を有している。トランジスタセル１００ｕは、長方形、または四角形以外の多角形形状を有していてもよいし、一方向に伸びた縦長のユニットセルであってもよい。
各トランジスタセル１００ｕは、第１炭化珪素半導体層１０２の表面の少なくとも一部に位置する第２導電型のボディ領域１０３と、ボディ領域１０３内に位置する第１導電型のソース領域１０４と、少なくともボディ領域１０３の一部を覆うゲート絶縁膜１０７と、ゲート電極１０８と、ソース電極１０９と、ドレイン電極１１０とを備える。第１炭化珪素半導体層１０２のうち、ボディ領域１０３および第２ボディ領域１０３ｄなどの第２導電型領域が形成されていない第１導電型の領域はドリフト領域１０２ｄとなる。本実施形態において、ボディ領域１０３はｐ型であり、ソース領域１０４はｎ+型である。
ゲート絶縁膜１０７は、少なくとも、各トランジスタセル１００ｕにおいて第１炭化珪素半導体層１０２の表面に露出したボディ領域１０３上を覆っている。この例では、ゲート絶縁膜１０７はボディ領域１０３と接している。なお、後述するように、ボディ領域１０３とゲート絶縁膜１０７との間にチャネル層が設けられていてもよい。
ゲート電極１０８は、ボディ領域１０３上にゲート絶縁膜１０７を介して配置されている。ここでは、ゲート電極１０８は、第１炭化珪素半導体層１０２の表面において、ボディ領域１０３のうち、第１導電型のドリフト領域１０２ｄとソース領域１０４とに挟まれた部分の上方に位置している。ボディ領域１０３のうち、ドリフト領域１０２ｄとソース領域１０４とに挟まれた部分は、チャネルが形成される領域に相当する。
ソース電極１０９は、第１炭化珪素半導体層１０２上に設けられ、ソース領域１０４と電気的に接続されている。この例では、ソース電極１０９はソース領域１０４に対してオーミック接合を形成している。ボディ領域１０３内には、ボディ領域１０３よりも高い不純物濃度を有する第２導電型のコンタクト領域１０５が設けられていてもよい。本実施形態において、コンタクト領域１０５はｐ+型である。コンタクト領域１０５は、ボディ領域１０３に接している。ソース電極１０９は、ソース領域１０４およびコンタクト領域１０５の両方と接するように配置され、ソース領域１０４およびコンタクト領域１０５の両方と電気的に接続されている。ソース電極１０９は、ソース領域１０４およびコンタクト領域１０５の両方とオーミック接合を形成していてもよい。なお、ボディ領域１０３の不純物濃度が十分に大きい場合には、コンタクト領域１０５を設けなくてもよい。この場合、ソース領域１０４に、ボディ領域１０３を露出するコンタクトトレンチを設け、トレンチ内にソース電極１０９を形成することによりボディ領域１０３とソース電極１０９とを直接接触させてもよい。
ドレイン電極１１０は、基板１０１の主面と反対側の表面（裏面）に配置されている。ドレイン電極１１０上に裏面電極１１３が形成されていてもよい。
本実施形態では、トランジスタ領域１００Ｔにおいて、ゲート電極１０８を覆うように層間絶縁膜１１１が形成されている。層間絶縁膜１１１上には、上部配線層１１２が設けられている。上部配線層１１２は、層間絶縁膜１１１に設けられたコンタクトホール内において、各トランジスタセル１００ｕのソース電極１０９に電気的に接続されている。図示するように、層間絶縁膜１１１およびコンタクトホール内にバリア金属層１１５が設けられていてもよい。この場合、層間絶縁膜１１１上にバリア金属層１１５を介して上部配線層１１２が設けられる。上部配線層１１２は、バリア金属層１１５を介してソース電極１０９に接続されている。
境界領域１００Ｇは、第１炭化珪素半導体層１０２の表面の少なくとも一部に位置する第２導電型の第２ボディ領域１０３ｄと、ゲート電極１０８と電気的に接続されたゲート接続部１０８ｇと、ゲート接続部１０８ｇと電気的に接続されたゲート配線層１１４とを有する。本実施形態では、ゲート電極１０８とゲート接続部１０８ｇとは、同一の導電膜から形成されている。また、本実施形態において、第２ボディ領域１０３ｄはｐ型である。基板１０１の主面の法線方向から見て、第２ボディ領域１０３ｄは、複数のトランジスタセル１００ｕを囲むように形成される。ゲート配線層１１４は、ゲートパッド１１４Ｐと、ゲートパッド１１４Ｐから延びるゲート配線１１４Ｌとを含む。
第２ボディ領域１０３ｄは少なくとも境界領域１００Ｇに配置されていればよい。本実施形態では、第２ボディ領域１０３ｄは、トランジスタ領域１００Ｔから境界領域１００Ｇを横切ってショットキー領域１００Ｓまで延びている。第２ボディ領域１０３ｄは、トランジスタセル１００ｕにおけるボディ領域１０３とは離間しているほうが好ましい。第２ボディ領域１０３ｄはボディ領域１０３と同様のプロセスで同時に形成されてもよい。この場合、第２ボディ領域１０３ｄおよびボディ領域１０３の不純物濃度および深さはほぼ同じであってもよい。
ゲート接続部１０８ｇは、第２ボディ領域１０３ｄ上に絶縁膜を介して配置されている。本実施形態において、ゲート接続部１０８ｇは、第２ボディ領域１０３ｄ上にゲート絶縁膜１０７を介して配置されている。本実施形態では、境界領域１００Ｇに隣接するトランジスタセル１００ｕのゲート電極１０８が境界領域１００Ｇに延設され、ゲート接続部１０８ｇとして機能している。ゲート配線層１１４は、ゲート接続部１０８ｇ上に配置されている。ゲート配線層１１４と層間絶縁膜１１１との間には、バリア金属層１１５が配置されていてもよい。ゲート配線層１１４は、バリア金属層１１５を介して、ゲート電極１０８およびゲート接続部１０８ｇと電気的に接続されている。なお、図３（ｂ）に示す例では、バリア金属層１１５はトランジスタ領域１００Ｔとショットキー領域１００Ｓとの境界で分離しているが、繋がっていてもよい。
第２ボディ領域１０３ｄ上には、第２ボディ領域１０３ｄと電気的に接続された第１電極１０９ａが設けられている。第１電極１０９ａは、第２ボディ領域１０３ｄと直接接していてもよいし、第２ボディ領域１０３ｄに設けられたコンタクト領域１０５と接していてもよい。トランジスタセル１００ｕのソース電極１０９と第１電極１０９ａとは上部配線層１１２に並列に接続される。
なお、後述する例のように、第１電極１０９ａは、トランジスタ領域１００Ｔに配置されていてもよい。加えて、基板１０１の主面の法線方向から見て、ゲート配線層１１４よりもショットキー電極１５１側にも配置されていてもよい。第１電極１０９ａは、例えばショットキー領域１００Ｓ内にも配置されていてもよい。
ショットキー領域１００Ｓは、第１炭化珪素半導体層１０２の表面の少なくとも一部に位置する、第２導電型のガードリング領域１０３ｒと、第１炭化珪素半導体層１０２の上面に対してショットキー接合を形成するショットキー電極１５１とを有する。本実施形態において、ガードリング領域１０３ｒはｐ型である。基板１０１の主面の法線方向から見て、ガードリング領域１０３ｒは、トランジスタ領域１００Ｔを囲むように形成されていてもよい。ガードリング領域１０３ｒは、ボディ領域１０３および第２ボディ領域１０３ｄと同様のプロセスで同時に形成されてもよい。ショットキー電極１５１は、第１炭化珪素半導体層１０２の表面のうち、第２ボディ領域１０３ｄとガードリング領域１０３ｒとの間に位置する第１導電型の領域と接している。ショットキー電極１５１のガードリング領域側外側の端部１５１ｂは、ガードリング領域１０３ｒの一部と接している。本実施形態において、ショットキー電極１５１のガードリング領域側は、終端領域１００Ｅ側に相当する。ショットキー電極１５１のトランジスタ領域１００Ｔ側の端部１５１ａは、境界領域１００Ｇから延設された第２ボディ領域１０３ｄの一部と接していてもよい。この例では、ショットキー電極１５１は、第２ボディ領域１０３ｄとガードリング領域１０３ｒとを跨ぐように配置されている。
ショットキー電極１５１の上には、アノードとして機能する上部電極１１２Ｓが配置される。上部電極１１２Ｓは、上部配線層１１２と同じ導電層から同時に形成されてもよい。上部電極１１２Ｓは、上部配線層１１２の一部であってもよい。ソース電極１０９、第１電極１０９ａおよびショットキー電極１５１は、上部配線層１１２により並列接続されている。
本実施形態では、第２ボディ領域１０３ｄの一部および第１電極１０９ａは、トランジスタ領域１００Ｔの端部においてダイオードセル１００ｄを構成している。ダイオードセル１００ｄの電極構造はトランジスタセル１００ｕとほぼ同様であってもよい。ただし、ダイオードセル１００ｄは、第２ボディ領域１０３ｄ内にソース領域１０４を有していない。また、ダイオードセル１００ｄはゲート電極１０８を有していなくてもよい。第１電極１０９ａは、第２ボディ領域１０３ｄに対してオーミック接合を形成していてもよい。第１電極１０９ａと第２ボディ領域１０３ｄとの接触がオーミック接触となるように、トランジスタセル１００ｕと同様のコンタクト領域１０５を第２ボディ領域１０３ｄ内に設けてもよい。
複数のダイオードセル１００ｄは、トランジスタ領域１００Ｔ内において、複数のトランジスタセル１００ｕの外側に配置されていてもよい。ここでは、複数のダイオードセル１００ｄは、基板１０１の主面の法線方向から見て、トランジスタセル１００ｕが形成された領域を囲むように配列されている。各ダイオードセル１００ｄは、隣接するダイオードセルと、第２ボディ領域１０３ｄで結合されていてもよい。
半導体素子１００は、基板１０１の主面の法線方向から見て、トランジスタ領域１００Ｔ、境界領域１００Ｇおよびショットキー領域１００Ｓの外側に、終端領域１００Ｅを有していてもよい。終端領域１００Ｅでは、第１炭化珪素半導体層１０２は層間絶縁膜１１１で覆われている。また、第１炭化珪素半導体層１０２の表面に、ガードリング領域１０３ｒを囲むように、複数の第２導電型リング１０３ｆが間を隔てて形成されていてもよい。第２導電型リング１０３ｆは、ボディ領域１０３と同様のプロセスで同時に形成されていてもよい。
本実施形態によると、トランジスタセルのデザインを変更することなく、ＳＢＤを内蔵したトランジスタ素子を提供できる。ＳＢＤはＭＩＳＦＥＴに対して逆並列に接続されており、１チップでＭＩＳＦＥＴのスイッチング機能と還流ダイオードの機能とを併せ持つことが可能になる。還流ダイオードとして機能し得るＳＢＤを内蔵させることにより、インバータ回路などを構成する際に還流ダイオードを別個に配置する必要がなくなるので、回路面積を低減できる。
また、以下に詳しく説明するように、従来よりもアバランシェ耐量を高めることが可能になる。
従来のＭＩＳＦＥＴでは、トランジスタ領域１００Ｔよりも周縁部側に配置された第２導電型領域にアバランシェ電流が流れる結果、第２導電型領域上のゲート絶縁膜に絶縁破壊が生じる可能性がある。これに対し、半導体素子１００では、基板１０１の主面の法線方向から見て、トランジスタ領域１００Ｔよりも外側（周縁部側）にＳＢＤが配置されており、ショットキー電極１５１の外側の端部がガードリング領域１０３ｒと接している。これにより、アバランシェ電流の一部を、ガードリング領域１０３ｒからショットキー電極１５１を介して上部配線層１１２に流すことができる。従って、ゲート絶縁膜のうち第２導電型領域上に位置する部分の絶縁破壊を抑制できる。本実施形態では、ゲート絶縁膜のうち第２ボディ領域１０３ｄ上に位置する部分の絶縁破壊を抑制できる。また、基板１０１の主面の法線方向から見て、ＳＢＤはゲート配線層１１４よりも外側（周縁部側）に配置されているので、ゲート絶縁膜のうちゲート配線層１１４の下方に位置する部分の絶縁破壊も抑制され得る。
ショットキー電極１５１のトランジスタ領域１００Ｔ側の端部は、第２ボディ領域１０３ｄと接していてもよい。これにより、ショットキー電極１５１端の電界集中が緩和され、ショットキー電極１５１端での素子破壊が抑制できる。なお、半導体素子１００における充放電電流の一部はショットキー電極１５１を介して上部配線層１１２に流すことができるので、ゲート絶縁膜の破壊をより効果的に抑制できる。
半導体素子１００は、ゲート配線１１４Ｌを備えているため、次のような利点を有する。一般に、半導体素子はゲートパッドを有していればよく、ゲート配線の有無は半導体素子の大きさによる。比較的小さい半導体素子には、ゲート配線は形成されていない。各トランジスタセルのゲート電極のそれぞれは並列に配置されており、すべての電気信号はゲートパッドからゲート電極に送られる。ゲート配線が存在しない場合には、ゲートパッドに近いトランジスタセルのゲート電極が信号を受け取った後に、より遠いトランジスタセルのゲート電極が信号を受け取る。ゲート電極が、例えば、金属配線よりも抵抗の高いポリシリコンから構成されている場合に、このような信号の遅延が問題となる場合があるしたがって、ゲート電極だけでゲート信号を伝播させると、ゲートパッドからの距離に応じて信号遅延が発生し、その結果、半導体素子のスイッチング速度が低下するおそれがある。これに対し、本実施形態の半導体素子１００は、ゲートパッド１１４Ｐから延びるゲート配線１１４Ｌを有している。ゲート配線１１４Ｌを導入することにより、ゲートパッド１１４Ｐから送られるゲート信号は、ゲート電極１０８より低抵抗なゲート配線１１４Ｌ側を伝播するので、ゲートパッド１１４Ｐから遠いトランジスタセル１００ｕのゲート電極１０８への信号遅延を低減できる。例えば、大電流通電が必要な場合には、半導体素子１００のチップサイズを大きくするが、チップサイズを大きくしても、ゲート配線１１４Ｌが形成されていると、上述のようにゲート信号の遅延を抑制できる。従って、ゲート配線１１４Ｌを適切に配置することにより、ゲート信号の遅延を抑制しつつ、半導体素子１００の大面積化を実現できる。本実施形態の半導体素子１００は、ゲート配線１１４Ｌがゲートパッド１１４Ｐから最も遠いトランジスタセルの近傍まで延びているので、信号遅延をより効果的に抑制できる。半導体素子１００は、例えば、１０Ａ以上の大電流通電が要求される用途にも適用可能である。
さらに、ゲート配線層１１４の少なくとも一部を、第２ボディ領域１０３ｄ上に配置するので、ゲート配線１１４Ｌをトランジスタ領域１００Ｔの周辺に沿って延設させることができる。これにより、高いスイッチング速度を確保しつつ、ゲート配線１１４Ｌの下方に位置するゲート絶縁膜の破壊を抑制できる。
トランジスタセル１００ｕの構成は上記の構成に限定されない。図示しないが、ボディ領域１０３が形成されていない第１炭化珪素半導体層１０２の表面の領域の少なくとも一部に、第１炭化珪素半導体層１０２の不純物濃度よりも高い第１導電型の不純物を導入してもよい。これにより、ボディ領域１０３が形成されていない第１炭化珪素半導体層１０２の表面の領域の電気抵抗を低減できる。
後述するように、ショットキー領域１００Ｓは、基板１０１の主面の法線方向から見て、第２ボディ領域１０３ｄとガードリング領域１０３ｒとの間に、第２導電型領域（図示しない）をさらに有していてもよい。ショットキー電極１５１は、第１導電型のドリフト領域１０２ｄおよび第２導電型領域の両方と接するように設けられてもよい。これにより、ＪＢＳ構造を有するショットキーバリアダイオードが得られる。
次に、半導体素子１００の動作について説明する。半導体素子１００はゲート配線層１１４、上部配線層１１２および裏面電極１１３を有する縦型の３端子パワーデバイスである。ゲート配線層１１４はゲート電極１０８と接続され、上部配線層１１２はソース電極１０９および第１電極１０９ａと接続され、裏面電極１１３はドレイン電極１１０と接続されている。以下の説明では、ゲート配線層、上部電極層および裏面電極をそれぞれ、ゲート、ソースおよびドレインと称する。
まず、半導体素子１００のオン状態について説明する。上述したように、半導体素子１００はＳＢＤを内蔵するＭＩＳＦＥＴである。ＭＩＳＦＥＴの閾値電圧をＶｔｈとする。ボディ領域１０３の濃度、ゲート絶縁膜１０７の厚さ、ゲート電極１０８の材質等を適切に選択することにより、閾値電圧Ｖｔｈは正の値を有する。例えば、ソースを０Ｖとし、ソースに対するゲートの電圧ＶｇｓをＶｔｈ以上に設定し、ソースに対するドレインの電圧Ｖｄｓを正にバイアスすることにより、トランジスタ領域１００Ｔ内の複数のトランジスタセル１００ｕでは、ドレインからソースに向かって電流が流れる。ダイオードセル１００ｄにおいては、Ｖｄｓが正の場合、第２導電型の第２ボディ領域１０３ｄと第１導電型の第１炭化珪素半導体層１０２との間に形成されるｐｎ接合は逆バイアス状態となるため、電流は流れない。また、ショットキー領域１００Ｓにおいては、ショットキー電極１５１と第１導電型の第１炭化珪素半導体層１０２との間に形成されるショットキー接合が逆バイアス状態となるため、電流は流れない。つまり、半導体素子１００がオン状態のとき、そのオン電流は、実効的にはトランジスタセル１００ｕでのみ流れている。
次に、半導体素子１００のオフ状態について説明する。Ｖｄｓが正の場合であっても、ＶｇｓをＶｔｈよりも小さい電圧に設定すると、トランジスタ領域１００Ｔに流れていた電流は遮断される。ここでＶｄｓを大きくすると、トランジスタ領域１００Ｔおよび境界領域１００Ｇにおける、第２導電型のボディ領域１０３および第２ボディ領域１０３ｄと、第１導電型のドリフト領域１０２ｄとの間にそれぞれ形成されるｐｎ接合は逆バイアス状態となる。このため、ｐｎ接合界面から空乏層が拡がり、Ｖｄｓが高電圧状態であっても電流を遮断する。また、ショットキー領域１００Ｓにおいては、ショットキー電極１５１と第１導電型の第１炭化珪素半導体層１０２との間に形成されるショットキー接合も逆バイアス状態となる。このため、ショットキー接合界面から空乏層が拡がって、Ｖｄｓが高電圧状態であっても電流を遮断する。第２ボディ領域１０３ｄおよびガードリング領域１０３ｒは、ショットキー電極１５１が第１炭化珪素半導体層１０２と接する端部１５１ａおよび１５１ｂにおける電界集中を緩和する働きを有する。第２導電型リング１０３ｆはガードリング領域１０３ｒにおける電界集中を緩和する働きを有する。
次に、Ｖｄｓが負の場合について説明する。例えば、ソースを０Ｖとし、ソースに対するゲートの電圧Ｖｇｓを０Ｖ未満に設定し、ソースに対するドレインの電圧Ｖｄｓを負にバイアスする。このとき、第２導電型のボディ領域１０３および第２ボディ領域１０３ｄと、第１導電型のドリフト領域１０２ｄとの間にそれぞれ形成されるｐｎ接合は順バイアス状態となる。ショットキー電極１５１と第１導電型の第１炭化珪素半導体層１０２との間に形成されるショットキー接合も順バイアス状態となる。第１炭化珪素半導体層１０２として４Ｈ−ＳｉＣを選択した場合、ｐｎ接合は約３Ｖの順バイアスでｐｎ電流が流れ始める。また、ショットキー電極として例えばＴｉを選択した場合、ショットキー接合は０．８Ｖ程度の順バイアスでショットキー電流が流れ始める。したがって、Ｖｄｓが負の場合、ｐｎ接合がオン状態にならない程度の｜Ｖｄｓ｜（例えばＶｄｓ＝−１．５Ｖ）を印加することにより、ショットキー領域１００Ｓにのみショットキー電流を流すことができる。
このように、本実施形態の半導体素子１００は、Ｖｄｓ＞０の場合はＭＩＳＦＥＴとして機能し、Ｖｄｓ＜０の場合はＳＢＤとして機能する。
次に、本実施形態における半導体素子１００の製造方法について説明する。図４から図１２の（ａ）および（ｂ）は、それぞれ、半導体素子１００の製造方法を説明するための工程断面図であり、図２（ａ）におけるＡ−Ａ’線に沿った断面構造を示している。
まず、基板１０１を準備する。基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板である。
図４（ａ）に示すように、基板１０１の上に高抵抗でｎ型の第１炭化珪素半導体層１０２をエピタキシャル成長により形成する。第１炭化珪素半導体層１０２を形成する前に、基板１０１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファー層を堆積してもよい。バッファー層の不純物濃度は、例えば、１×１０18ｃｍ-3であり、バッファー層の厚さは、例えば、１μｍである。第１炭化珪素半導体層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度および厚さは、それぞれ、例えば１×１０16ｃｍ-3および１０μｍである。
次に、図４（ｂ）に示すように、第１炭化珪素半導体層１０２の上に、例えばＳｉＯ2からなるマスク２０１を形成し、例えばＡｌ（アルミニウム）イオンを第１炭化珪素半導体層１０２に注入する。これにより、トランジスタセルを画定するボディ注入領域１０３’、第２ボディ注入領域１０３ｄ’、ガードリング注入領域１０３ｒ’およびリング注入領域１０３ｆ’を同時に形成する。例えば、注入されるＡｌイオンの濃度は２×１０17ｃｍ-3程度であり、注入されるＡｌイオンの深さが０．５から１．０μｍ程度となるように、イオン注入のエネルギーとドーズ量とを調整する。ここでいう深さとは、第１炭化珪素半導体層１０２の表面から、注入されたＡｌイオンの濃度が第１炭化珪素半導体層１０２のｎ型不純物濃度と等しくなる位置までの距離に相当する。基板１０１の主面に垂直な方向における不純物濃度の深さプロファイルは、ボディ注入領域１０３’、第２ボディ注入領域１０３ｄ’、ガードリング注入領域１０３ｒ’およびリング注入領域１０３ｆ’で同じとなる。
次に、図５（ａ）に示すように、イオン注入後、マスク２０１を除去し、例えばＳｉＯ2からなるマスク２０２を形成する。マスク２０２を用いてトランジスタセル１００ｕを画定するボディ注入領域１０３’に、例えば窒素をイオン注入することによってソース注入領域１０４’を形成する。ソース注入領域１０４’の深さは例えば２５０ｎｍ、平均的な不純物濃度は約５×１０19ｃｍ-3となるように、イオン注入プロファイルを調整する。イオン注入後、マスク２０２を除去する。
なお、マスク２０１の一部を残したままで、さらにＳｉＯ2等を堆積し、部分的に加工することにより、マスク２０１の側壁にマスクとしてサイドウォールを形成してもよい。この場合、マスク２０１およびサイドウォールをマスク２０２として用いることができる。つまり、ボディ注入領域１０３’に対してソース注入領域１０４’を自己整合的に形成する、いわゆるセルフアラインプロセスを適用することができる。
次いで、図５（ｂ）に示すように、マスク２０３を形成した後に、第１炭化珪素半導体層１０２にＡｌを注入することによって、コンタクト注入領域１０５’を形成する。コンタクト注入領域１０５’はボディ注入領域１０３’内に、ボディ注入領域１０３’と接するように配置される。コンタクト注入領域１０５’の深さは例えば４００ｎｍ、平均的な不純物濃度は約１×１０20ｃｍ-3である。コンタクト注入領域１０５’の深さは、例えば５×１０17ｃｍ-3の不純物濃度が得られる深さとする。この後、マスク２０３を除去する。
このとき、基板１０１の主面の法線方向から見て、トランジスタ領域１００Ｔの各トランジスタセル１００ｕ内において、第１炭化珪素半導体層１０２のうちボディ注入領域１０３’、ソース注入領域１０４’およびコンタクト注入領域１０５’のいずれも形成されていない領域をＪＦＥＴ領域１０２ｊとする。ＪＦＥＴ領域１０２ｊに対し、基板１０１の主面の法線方向から見て、ＪＦＥＴ領域１０２ｊを囲むように、第１導電型の注入領域（図示せず）を形成してもよい。この注入領域は、例えばＮをイオン注入して形成する。この注入領域は、基板１０１の垂直方向に対して、第１炭化珪素半導体層１０２の表面から、ボディ注入領域１０３’より深い位置まで形成されてもよい。この注入領域の平均不純物濃度は、例えば、約１×１０17ｃｍ-3に設定される。
これらのイオン注入後に、第１炭化珪素半導体層１０２に注入された不純物を活性化させる高温熱処理（活性化アニール）を行う。これにより、図６（ａ）に示すように、ボディ領域１０３、第２ボディ領域１０３ｄ、ガードリング領域１０３ｒ、第２導電型リング１０３ｆ、ソース領域１０４およびコンタクト領域１０５が得られる。活性化アニールは、例えば第１炭化珪素半導体層１０２上にカーボン膜を２００ｎｍ程度堆積し、ＡｒまたはＮ2等の不活性ガス雰囲気中または真空中にて、約１７００℃で３０分程度熱処理することで実現できる。
活性化アニール後の第１炭化珪素半導体層１０２の表面清浄化のために、第１炭化珪素半導体層１０２の表層を除去してもよい。例えば第１炭化珪素半導体層１０２の表層を５０ｎｍ除去した場合、ボディ領域１０３、第２ボディ領域１０３ｄ、ガードリング領域１０３ｒ、第２導電型リング１０３ｆ、ソース領域１０４およびコンタクト領域１０５の深さは、全て５０ｎｍほど小さくなる。ここでは、例えば熱酸化後にその熱酸化膜を除去する工程（犠牲酸化工程）と、後に示すゲート酸化膜を形成する工程を行う。これにより、例えば第１炭化珪素半導体層１０２の表面は約５０ｎｍ除去される。
次に、図６（ｂ）に示すように、ゲート絶縁膜１０７およびゲート電極１０８を形成する。ここでは、第１炭化珪素半導体層１０２の表面部分を犠牲酸化で除去した後、熱酸化工程を行うことによって、第１炭化珪素半導体層１０２表面にゲート絶縁膜１０７を形成する。この後、ゲート絶縁膜１０７上に、ゲート電極用導電膜として、例えばリンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜を堆積する。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。続いて、マスク（不図示）を用いて、多結晶シリコン膜をドライエッチングすることにより、所望の領域にゲート電極１０８およびゲート接続部１０８ｇを形成する。
続いて、図７（ａ）に示すように、ゲート電極１０８の表面、ゲート接続部１０８ｇの表面および第１炭化珪素半導体層１０２の表面を覆うように、例えばＳｉＯ2を用いた層間絶縁膜１１１をＣＶＤ法によって堆積する。層間絶縁膜１１１の厚さは、例えば１μｍである。
次に、図７（ｂ）に示すように、フォトレジストによるマスク（不図示）を用いて、ドライエッチングにより、コンタクト領域１０５の表面上と、ソース領域１０４の一部の表面上とにある層間絶縁膜１１１およびゲート絶縁膜１０７を除去する。これにより、層間絶縁膜１１１およびゲート絶縁膜１０７に、各トランジスタセルのソース領域１０４およびコンタクト領域１０５を露出するソースコンタクトホール１１１ｃ、および、各ダイオードセルのコンタクト領域１０５を露出するボディコンタクトホール１１１ｃｇが形成される。
この後、図８（ａ）に示すように、ソースコンタクトホール１１１ｃ内にソース電極１０９、ボディコンタクトホール１１１ｃｇ内に第１電極１０９ａを形成する。ここでは、ソース電極用導電膜として、例えば厚さ１００ｎｍ程度のＮｉ膜を、層間絶縁膜１１１上、ならびにソースコンタクトホール１１１ｃおよびボディコンタクトホール１１１ｃｇ内に形成する。次いで、不活性雰囲気中で、例えば９５０℃の温度で、１分間の熱処理を行う。これにより、Ｎｉ膜と第１炭化珪素半導体層１０２とが反応し、Ｎｉシリサイドで構成されるソース電極１０９および第１電極１０９ａが得られる。次いで、エッチングによって、層間絶縁膜１１１上のＮｉ膜を除去する。
次に、基板１０１の裏面にドレイン電極１１０を形成する。ここでは、例えば基板１０１の裏面全体にＮｉ膜を堆積し、上記と同様の熱処理を行うことによって、基板１０１の裏面とＮｉ膜とを反応させ、Ｎｉシリサイドからなるドレイン電極１１０を形成する。
次に、図９（ａ）に示したように、フォトレジストによるマスク（図示しない）を形成後、境界領域１００Ｇにおけるゲート接続部１０８ｇを露出し、ショットキー領域１００Ｓにおけるドリフト領域１０２ｄおよびガードリング領域１０３ｒの一部を露出するよう、層間絶縁膜１１１の一部およびゲート絶縁膜１０７の一部をエッチングする。これにより、ゲートコンタクトホール１１４ｃおよびショットキーコンタクトホール１５１ｃを形成する。
次に、図９（ｂ）に示すように、ショットキーコンタクトホール１５１ｃ内にショットキー電極１５１を形成する。ここでは、まず、層間絶縁膜１１１を有する側の表面にフォトレジストを塗布し、ショットキー領域１００Ｓにおいて、ショットキーコンタクトホール１５１ｃよりもわずかに広いレジスト開口を形成する。次いで、レジスト開口によって暴露された第１炭化珪素半導体層１０２表面をバッファードフッ酸等で清浄する。清浄した後、レジスト開口の上方から、ショットキー電極となるＴｉ膜（厚さ：例えば２００ｎｍ）を形成する。この後、リフトオフプロセスを用いて、Ｔｉ膜のうちレジスト上に位置する部分を除去する。これにより、ショットキーコンタクトホール１５１ｃ内にショットキー電極１５１が形成される。ショットキー電極１５１は、第２ボディ領域１０３ｄ、ガードリング領域１０３ｒおよびこれらの間に位置するドリフト領域１０２ｄに接している。この例では、ショットキー電極１５１の端部は層間絶縁膜１１１上にある。ただし、ショットキー電極１５１の端部が第２ボディ領域１０３ｄおよびガードリング領域１０３ｒ上にあってもよい。
続いて、図１０（ａ）に示すように、ソースコンタクトホール１１１ｃ、ゲートコンタクトホール１１４ｃ、およびショットキーコンタクトホール１５１ｃ内において、それぞれソース電極１０９、ゲート接続部１０８ｇ、およびショットキー電極１５１を覆うように、バリア金属層（例えばＴｉおよびＴｉＮを含む積層膜）１１５を形成する。ここでは、まず、層間絶縁膜１１１上ならびにソースコンタクトホール１１１ｃ、ゲートコンタクトホール１１４ｃ、およびショットキーコンタクトホール１５１ｃ内に、例えばＴｉを下層とし、ＴｉＮを上層とする積層膜を堆積する。ここでは、下層のＴｉ膜は、ソース電極１０９、ゲート接続部１０８ｇおよびショットキー電極１５１と接するように配置される。次いで、フォトレジストによるマスク（非図示）を形成し、積層膜のエッチングを行う。これにより、バリア金属層１１５が所望の位置に形成される。バリア金属層１１５におけるＴｉ膜の厚さは例えば２０ｎｍ、ＴｉＮ膜の厚さは例えば４０ｎｍである。
続いて、図１０（ｂ）に示すように、上部配線層１１２およびゲート配線層１１４を形成する。ここでは、バリア金属層１１５および層間絶縁膜１１１の上に、配線用金属膜として、アルミニウム膜（厚さ：例えば４μｍ程度）を堆積し、所望のパターンにエッチングする。これにより、ソース電極１０９および第１電極１０９ａと接する上部配線層１１２が得られる。同時に、ゲート接続部１０８ｇと接するゲート配線層１１４、および、ショットキー電極１５１と接する上部電極１１２Ｓも形成される。上部電極１１２Ｓは上部配線層１１２と一体的に形成されてもよい。
さらに、ドレイン電極１１０の裏面に、ダイボンド用の裏面電極１１３を形成する。ここでは、例えばＴｉ膜、Ｎｉ膜およびＡｇ膜をこの順で堆積することにより、Ｔｉ／Ｎｉ／Ａｇの積層膜からなる裏面電極１１３を得る。Ｔｉ膜、Ｎｉ膜およびＡｇ膜の厚さは、それぞれ、例えば０．１μｍ、０．３μｍおよび０．７μｍである。このようにして、半導体素子１００が製造される。
なお、特に図示していないが、層間絶縁膜１１１、ゲート配線層１１４、上部配線層１１２および上部電極１１２Ｓの上にパッシベーション膜を堆積し、パッシベーション膜に、上部配線層１１２の一部およびゲートパッド１１４Ｐの一部を露出する開口を形成してもよい。
（変形例１−１）
図１１を参照しながら、本実施形態の半導体素子の変形例を説明する。
図１１（ａ）および（ｂ）は、それぞれ、変形例の半導体素子１００１のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。半導体素子１００１の上面図は、図２に示す半導体素子１００の上面図と同様なので省略する。半導体素子１００１のＡ−Ａ’線およびＢ−Ｂ’線は、それぞれ、図２（ａ）に示すＡ−Ａ’線およびＢ−Ｂ’線に対応する。
半導体素子１００１では、バリア金属層１１５のうちショットキー領域１００Ｓに形成された部分がショットキー電極として機能する点で、半導体素子１００と異なる。バリア金属層１１５は、上述のように、Ｔｉ膜とＴｉＮ膜とを含む積層構造を有していてもよい。バリア金属層１１５のＴｉ膜は、ショットキー領域１００Ｓにおいて、第１炭化珪素半導体層１０２と直接接する構造を有していてもよい。バリア金属層１１５をショットキー電極としても機能させるため、必要に応じて、バリア金属層１１５におけるＴｉ膜の厚さを例えば１００から２００ｎｍに大きくしてもよい。
次に、図１２を参照しながら、半導体素子１００１の製造方法の一例を説明する。ここでは、図４から図１０に示す半導体素子１００の製造方法と異なる工程のみを説明し、同様の工程については説明を省略する。
まず、図１２（ａ）に示すように、図４から図９（ａ）を参照しながら前述した方法と同様の方法で、層間絶縁膜１１１の形成までの工程を行う。
続いて、図１２（ｂ）に示すように、バリア金属層１１５を形成する。ここでは、まず、ショットキーコンタクトホール１５１ｃにて暴露された第１炭化珪素半導体層１０２表面を希フッ酸等で清浄化する。この後、層間絶縁膜１１１上、ならびにソースコンタクトホール１１１ｃ、ボディコンタクトホール１１１ｃｇ、ゲートコンタクトホール１１４ｃ、およびショットキーコンタクトホール１５１ｃ内に、例えばＴｉ膜とＴｉＮ膜とをこの順で堆積することにより、積層膜を形成する。Ｔｉ膜はソース電極１０９、ゲート接続部１０８ｇおよび第１炭化珪素半導体層１０２と接するように配置される。この積層膜上にフォトレジストによるマスク（非図示）を形成し、積層膜のエッチングを行う。これにより、バリア金属層１１５を所望の位置に形成する。この例では、バリア金属層１１５は、ソースコンタクトホール１１１ｃ、ボディコンタクトホール１１１ｃｇ、ゲートコンタクトホール１１４ｃ、およびショットキーコンタクトホール１５１ｃ内において、それぞれソース電極１０９、ゲート接続部１０８ｇおよび第１炭化珪素半導体層１０２を覆っている。また、ショットキー領域１００Ｓ内において、バリア金属層１１５は、第２ボディ領域１０３ｄの一部、ガードリング領域１０３ｒの一部、および、第１炭化珪素半導体層１０２のうち第２ボディ領域１０３ｄとガードリング領域１０３ｒとの間に位置する第１導電型の部分と接している。バリア金属層１１５におけるＴｉ膜の厚さは例えば２００ｎｍ、ＴｉＮ膜の厚さは例えば４０ｎｍである。
この後、図示しないが、図１０（ｂ）を参照しながら前述した方法と同様の方法で、上部配線層１１２、ゲート配線層１１４、上部電極１１２Ｓ、裏面電極１１３を形成する。このようにして、半導体素子１００１が得られる。
半導体素子１００１では、バリア金属層１１５の一部がショットキー電極を兼用する。このため、ショットキー電極１５１を単独で形成する工程（図９（ｂ））を削減できるので、工程簡略化によって製造コストを低減できる。
（変形例１−２）
図１３を参照しながら、本実施形態の半導体素子の他の変形例を説明する。
図１３（ａ）および（ｂ）は、それぞれ、変形例の半導体素子１００２のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。半導体素子１００２の上面図は、図２に示す半導体素子１００の上面図と同様なので省略する。半導体素子１００２のＡ−Ａ’線およびＢ−Ｂ’線は、それぞれ、図２（ａ）に示すＡ−Ａ’線およびＢ−Ｂ’線に対応する。
半導体素子１００２は、第１導電型の第２炭化珪素半導体層１０６をさらに有する点で、半導体素子１００と異なる。第２炭化珪素半導体層１０６は、各トランジスタセル１００ｕにおいて、ゲート絶縁膜１０７とボディ領域１０３との間に形成される。第２炭化珪素半導体層１０６はチャネル層とも呼ばれる。第２炭化珪素半導体層１０６を導入することにより、各トランジスタセル１００ｕのチャネル抵抗が低減する。第２炭化珪素半導体層１０６をエピタキシャル成長で形成してもよい。これにより、イオン注入で形成されたボディ領域１０３の表面にチャネルを形成する構成に比べて、チャネル部分の結晶性を高くできるので、トランジスタのチャネル抵抗を低減できる。
第１導電型がｎ型の場合、ｎ型の第２炭化珪素半導体層１０６を導入すると、トランジスタの閾値電圧が低下する。このため、ボディ領域１０３の不純物濃度を調整して、閾値を所望の値に設定してもよい。例えば、第２炭化珪素半導体層１０６の不純物濃度が７×１０17ｃｍ-3程度、厚さが５０ｎｍ程度のとき、ｐ型のボディ領域１０３の不純物濃度は例えば２×１０18ｃｍ-3程度に設定される。
第２炭化珪素半導体層１０６は、トランジスタ領域１００Ｔだけでなく、境界領域１００Ｇの少なくとも一部にも形成されていてもよい。第２炭化珪素半導体層１０６は、ショットキー領域１００Ｓおよび終端領域１００Ｅに存在しなくてもよい。
トランジスタセル１００ｕにおいて、第２炭化珪素半導体層１０６はボディ領域１０３上に形成される。本変形例においては、第２炭化珪素半導体層１０６はソース領域１０４上にも形成されている。なお、例えば第２炭化珪素半導体層１０６を形成後に、第２炭化珪素半導体層１０６の一部およびボディ領域１０３の一部を含むようにソース注入領域を形成し、それを活性化して、第２炭化珪素半導体層１０６に直接ソース領域１０４を形成してもよい。第２炭化珪素半導体層１０６上にはゲート絶縁膜１０７が形成されている。第２炭化珪素半導体層１０６はトランジスタセル１００ｕにおいてチャネル層として機能する。
次に、半導体素子１００２の製造方法を説明する。ここでは、図４から図１０に示す半導体素子１００の製造方法と異なる工程のみを説明し、同様の工程については説明を省略する。
まず、図４から図６（ａ）を参照しながら前述した方法と同様の方法で、第１炭化珪素半導体層１０２にボディ領域１０３およびソース領域１０４などを形成する。ただし、上述のように、ボディ領域１０３の濃度を調整する。ここでは、ボディ領域１０３の濃度を例えば２×１０18ｃｍ-3とする。
高温熱処理（活性化アニール）を行なった後、第１炭化珪素半導体層１０２上に、例えば、ｎ型の第２炭化珪素半導体膜をエピタキシャル成長により形成する。ここでは、第２炭化珪素半導体膜の不純物濃度は例えば約７×１０17ｃｍ-3とし、厚さは例えば１００ｎｍ程度とする。
次に、図１３に示すように、第２炭化珪素半導体膜の一部をエッチング除去することにより、第２炭化珪素半導体層１０６を得る。この例では、例えばショットキー領域１００Ｓおよび終端領域１００Ｅに形成された第２炭化珪素半導体膜を除去する。これによりトランジスタ領域１００Ｔおよび境界領域１００Ｇの少なくとも一部に、第２炭化珪素半導体層１０６を形成する。
次に、第２炭化珪素半導体層１０６の表面と、第１炭化珪素半導体層１０２の表面のうち第２炭化珪素半導体層１０６で覆われていない部分とを酸化し、得られた酸化膜を除去する、いわゆる犠牲酸化工程を行う。次いで、第１および第２炭化珪素半導体層の表面を清浄化した後に、さらに酸化することで、少なくとも第２炭化珪素半導体層１０６上にゲート絶縁膜１０７を形成する。この犠牲酸化工程およびゲート酸化工程を経て、第２炭化珪素半導体層１０６の厚さは例えば５０ｎｍに調整される。
この後の工程は、図６（ｂ）から図１０を参照しながら前述した工程と同様である。なお、層間絶縁膜１１１およびゲート絶縁膜１０７にソースコンタクトホール１１１ｃを形成する際には、ソースコンタクトホール１１１ｃにより露出される第２炭化珪素半導体層１０６をエッチング除去してもよいし、その一部または全部を残存させてもよい。ただし、ソースコンタクトホール１１１ｃにおいて、第２炭化珪素半導体層１０６の少なくとも一部が残っている場合には、金属電極のシリサイド化反応によってソース電極１０９を形成する工程において、ソース電極１０９がソース領域１０４およびコンタクト領域１０５と電気的に接続し、ソース電極１０９とソース領域１０４との接触がオーミック接触となるよう、金属電極の厚さならびにシリサイド化反応の温度、および時間等を調整してもよい。ソース電極１０９は、コンタクト領域１０５ともオーミック接合を形成してもよい。
（変形例１−３）
図１４を参照しながら、本実施形態の半導体素子のさらに他の変形例を説明する。
図１４（ａ）および（ｂ）は、それぞれ、変形例の半導体素子１００３のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。半導体素子１００３の上面図は、図２に示す半導体素子１００の上面図と同様なので省略する。半導体素子１００３のＡ−Ａ’線およびＢ−Ｂ’線は、それぞれ、図２（ａ）に示すＡ−Ａ’線およびＢ−Ｂ’線に対応する。
半導体素子１００３は、第１導電型の第２炭化珪素半導体層１０６がショットキー領域１００Ｓにまで延設されている点で、変形例１−２の半導体素子１００２と異なる。
半導体素子１００３の製造方法は、変形例１−２の半導体素子１００２の製造方法とほぼ同様なので詳細な説明は省略する。
本変形例では、第１炭化珪素半導体層１０２上に第２炭化珪素半導体膜を形成した後、第２炭化珪素半導体膜のパターニングにより、トランジスタ領域１００Ｔおよび境界領域１００Ｇだけでなく、ショットキー領域１００Ｓにも第２炭化珪素半導体層１０６を形成する。
また、ショットキー領域１００Ｓにおいて、層間絶縁膜１１１およびゲート絶縁膜１０７に、第２炭化珪素半導体層１０６を露出するショットキーコンタクトホール１５１ｃを形成する。この後、第２炭化珪素半導体層１０６と接するようにショットキー電極１５１を設ける。ここで、第２炭化珪素半導体層１０６と接するようにショットキー電極として機能するバリア金属層を設けてもよい。
なお、ショットキーコンタクトホール１５１ｃ内において、第２炭化珪素半導体層１０６の一部がエッチングされ、第２炭化珪素半導体層１０６の少なくとも一部が残存していてもよい。この場合には、ショットキー電極１５１が第２炭化珪素半導体層１０６と直接接する。ショットキー電極１５１との接触面における第２炭化珪素半導体層１０６の濃度は、第２炭化珪素半導体層１０６の、基板１０１の主面に垂直な方向における平均濃度よりも小さくてもよい。言い換えると、第２炭化珪素半導体層１０６は、基板１０１の主面に垂直な方向に濃度分布を有し、ショットキー電極１５１に接する側の濃度が第１炭化珪素半導体層１０２に接する側の濃度より小さくてもよい。さらには、第２炭化珪素半導体層１０６のショットキー電極１５１に接する側の濃度は、第１炭化珪素半導体層１０２の表面における濃度よりも小さくてもよい。ショットキー接合の整流性は、ショットキー電極の仕事関数と、半導体の電子親和力により決定される。半導体の不純物濃度が高い場合、ショットキー界面から半導体側に形成される空乏層が拡がりにくくなるため、界面に形成されるショットキー障壁をトンネルするキャリアの存在確率が増える。つまりショットキー接合におけるリーク電流が増加する。従って、第２炭化珪素半導体層１０６において、ショットキー電極１５１に接する側の濃度を第１炭化珪素半導体層１０２に接する側の濃度より小さくすると、基板１０１の主面に垂直な方向に一様に不純物がドープされた第２炭化珪素半導体層を採用する場合よりも、ショットキーバリアダイオードとしてのリーク電流を低減できる。また、第２炭化珪素半導体層１０６のショットキー電極１５１に接する側の濃度を、第１炭化珪素半導体層１０２の表面における濃度よりも小さくすることにより、ショットキー電極１５１が直接第１炭化珪素半導体層１０２に接する場合に比べて、ショットキーバリアダイオードとしてのリーク電流を低減できる。
第２炭化珪素半導体層１０６の一例として、不純物濃度の高いドープ層と、ドープ層よりも不純物濃度の低いアンドープ層とを積み重ねた構造を有する炭化珪素エピタキシャル層が挙げられる。具体的には、第２炭化珪素半導体層１０６は、例えば１．４×１０18ｃｍ-3の不純物濃度を有するドープ層（厚さ：例えば２５ｎｍ）と、実効的には５×１０15ｃｍ-3以下の不純物濃度を有するアンドープ層（厚さ：例えば２５ｎｍ）とを、第１炭化珪素半導体層１０２上にこの順で積み重ねた構造を有していてもよい。アンドープ層の不純物濃度は特に限定しないが、第１炭化珪素半導体層１０２のうちドリフト領域１０２ｄの不純物濃度（例えば１×１０16ｃｍ-3）よりも小さくてもよい。これにより、第２炭化珪素半導体層１０６の表面の不純物濃度を、第１炭化珪素半導体層１０２の表面の不純物濃度より小さくできる。
上記のような第２炭化珪素半導体層１０６は次のようにして形成できる。まず、第１炭化珪素半導体層１０２上に、例えば厚さ２５ｎｍのドープ層と、厚さ７５ｎｍのアンドープ層とを順に堆積する。この後、前述した犠牲酸化およびゲート絶縁膜（熱酸化膜）形成工程を行う。これにより、アンドープ層の表面部分が熱酸化され、ゲート絶縁膜が形成される。アンドープ層の厚さは、これらの工程によって小さくなり、例えば２５ｎｍ程度になる。
（変形例１−４）
図１５は、本実施形態のさらに他の変形例の半導体素子１００４を示す断面図である。図１６（ａ）は、半導体素子１００４における上部配線層１１２およびゲート配線層１１４の配置を説明するための上面図である。図１６（ｂ）は、半導体素子１００４において、上部配線層１１２およびゲート配線層１１４の下方に形成された各領域の配置を説明するための上面図である。
半導体素子１００４は、図１３に示す半導体素子１００２と同様に、第２炭化珪素半導体層１０６を有している。ただし、第２炭化珪素半導体層１０６はガードリング領域１０３ｒ上にも配置されている。また、以下の点で半導体素子１００２と異なっている。
本変形例では、トランジスタ領域１００Ｔの端部においてダイオードセルが配置されていない。第１電極１０９ａは、ショットキー領域１００Ｓにおいて、第２ボディ領域１０３ｄと電気的に接続されるように配置されている。第１電極１０９ａは、第２ボディ領域１０３ｄ内に形成されたコンタクト領域１０５と接するように配置されていてもよい。これにより、ダイオードが構成される。この例では、第１電極１０９ａの上面は、ショットキー電極１５１と接しており、ショットキー電極１５１を介して上部配線層１１２と電気的に接続されている。
また、半導体素子１００４は、ガードリング領域１０３ｒと電気的に接続されるように第２電極１０９ｂを有している。これにより、アバランシェ耐量をより効果的に高めることができる。ここでは、ガードリング領域１０３ｒにコンタクト領域１０５が設けられており、コンタクト領域１０５上に第２電極１０９ｂが配置されている。第２電極１０９ｂの上面は、ショットキー電極１５１と接しており、ショットキー電極１５１を介して上部配線層１１２と電気的に接続されている。
また、本変形例において、図１７に示すように、トランジスタ領域１００Ｔの端部において、第２ボディ領域１０３ｄ内に第１電極１０９ａがさらに配置され、第２ボディ領域１０３ｄの一部および第１電極１０９ａがダイオードセル１００ｄを構成していてもよい。なお、図１８に示すように、変形例１−４と同様に、トランジスタ領域１００Ｔおよび境界領域１００Ｇだけでなく、ショットキー領域１００Ｓにも第２炭化珪素半導体層１０６が配置されていてもよい。
（変形例１−５）
図１９は、本実施形態のさらに他の変形例の半導体素子１００５を示す断面図である。
半導体素子１００５は、以下の点で、図３に示す半導体素子１００と異なっている。
半導体素子１００５では、ショットキー領域１００Ｓにおいて、第１炭化珪素半導体層１０２のうち第２ボディ領域１０３ｄとガードリング領域１０３ｒとの間に位置する領域の一部に、少なくとも１つの第２導電型領域１０３ｊを有している。第２導電型領域１０３ｊは、ボディ領域１０３と同様のプロセスで同時に形成されてもよい。この例では、２つの第２導電型領域１０３ｊが間隔をあけて配置されている。第２導電型領域１０３ｊと、第１炭化珪素半導体層１０２のうち第２導電体領域が形成されていない第１導電型の部分とは、ショットキー電極１５１と接している。これにより、ショットキー領域１００Ｓに、ＪＢＳ構造を有するショットキーバリアダイオードが形成される。
なお、変形例１−２から１−５においても、変形例１−１で示したように、バリア金属層１１５の一部をショットキー電極１５１として用いてもよい。
上記の実施の形態１の半導体素子が還流ダイオードを有するＭＩＳＦＥＴである場合、ＭＩＳＦＥＴの有効面積は、ショットキー領域の有効面積よりも大きくてもよい。ＭＩＳＦＥＴの有効面積は、基板の主面の法線方向から見たときの、トランジスタ領域におけるトランジスタセルの総面積であり、ショットキー領域の有効面積は、ショットキー電極が、第２ボディ領域およびガードリング領域を含む第１炭化珪素半導体層と接している部分の総面積である。
上記の実施の形態１では、終端領域は、第２導電型のリングを有する、いわゆるＦＬＲ（Ｆｌｏａｔｉｎｇ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造を有しているが、終端領域の構造はこれに限定されない。例えば、半導体素子の周縁側に対して第２導電型不純物の濃度勾配を有する、いわゆるＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を有していてもよい。
例えば図３に示す半導体素子１００のように、チャネル層として機能する第２炭化珪素半導体層を有しない場合には、第１炭化珪素半導体層１０２表面の所定領域にさらに第１導電型不純物を注入することにより、チャネル領域における第１導電型濃度を変更してもよい。
上記の実施の形態１では、炭化珪素が４Ｈ−ＳｉＣである例を説明したが、炭化珪素は、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣなどの他のポリタイプであってもよい。また、基板１０１として、主面が（０００１）面からオフカットした面であるＳｉＣ基板を用いているが、代わりに、主面が（１１−２０）面、（１−１００）面、（０００−１）面、またはこれらのオフカット面であるＳｉＣ基板を用いてもよい。また、基板１０１はＳｉ基板であり、第１炭化珪素半導体層１０２が３Ｃ−ＳｉＣ層であってもよい。この場合、３Ｃ−ＳｉＣ層に注入された不純物イオンを活性化するためのアニールは、Ｓｉ基板の融点以下の温度で実施してもよい。
本開示の一態様にかかる半導体素子は、ダイオードとトランジスタとを併用する半導体デバイス用途において有用である。特に、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス用途において有用である。
１００、１００１、１００２、１００３、１００４、１００５ 半導体素子
１００Ｔ トランジスタ領域
１００Ｓ ショットキー領域
１００Ｇ 境界領域
１００Ｅ 終端領域
１０１ 基板
１０２ 第１炭化珪素半導体層（ドリフト層）
１０２ｄ ドリフト領域
１０３ ボディ領域
１０３ｒ ガードリング領域
１０３ｄ、１０３ｇｒ 第２ボディ領域
１０４ ソース領域
１０５ コンタクト領域
１０６ 第２炭化珪素半導体層（チャネル層）
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ ソース電極
１０９ａ 第１電極
１１０ ドレイン電極
１１１ 層間絶縁膜
１１２ 上部配線層
１１２Ｓ 上部電極
１１３ 裏面電極
１１４ ゲート配線層
１１４Ｐ ゲートパッド
１１４Ｌ ゲート配線
１１５ バリア金属層
１５１ ショットキー電極

Claims (9)

  1. 表面および裏面を有する基板と、前記基板の前記表面上に配置された第１導電型の第１炭化珪素半導体層とを備える半導体素子であって、
    複数のトランジスタセルを含むトランジスタ領域と、ショットキー領域と、前記基板の前記表面の法線方向から見て、前記トランジスタ領域と前記ショットキー領域との間に位置する境界領域とを有し、
    前記複数のトランジスタセルのそれぞれは、
    前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型のボディ領域と、
    前記ボディ領域に接して配置された第１導電型のソース領域と、
    少なくとも前記ボディ領域の一部を覆うゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記ソース領域と電気的に接続されたソース電極と、
    前記基板の前記裏面に配置されたドレイン電極と
    を備え、
    前記境界領域は、
    前記第１炭化珪素半導体層の表面の少なくとも一部に位置する第２導電型の第２ボディ領域と、
    前記第２ボディ領域上に絶縁膜を介して配置され、かつ、前記ゲート電極と電気的に接続されたゲート接続部と
    を備え、
    前記ショットキー領域は、
    前記第１炭化珪素半導体層の表面の少なくとも一部に位置する、第２導電型のガードリング領域と、
    前記ガードリング領域の一部および前記第１炭化珪素半導体層上に配置されたショットキー電極と
    を備え、
    前記半導体素子は、
    前記第２ボディ領域と電気的に接続された第１電極と、
    前記ソース電極および前記第１電極と、前記ショットキー電極とを並列接続する上部配線層と、
    前記ゲート接続部と電気的に接続されたゲート配線およびゲートパッドと
    をさらに備え、
    前記ゲート配線の少なくとも一部および前記ゲートパッドの少なくとも一部は、前記境界領域に配置されており、
    前記基板の前記表面の法線方向から見て、前記トランジスタ領域、前記ショットキー領域および前記境界領域よりも外側に配置された終端領域をさらに有し、
    前記終端領域は、前記第１炭化珪素半導体層の表面に位置する少なくとも１つの第２導電型のリング領域を備え、
    前記基板の前記表面の法線方向から見て、前記ショットキー領域は前記トランジスタ領域を包囲するように配置されており、
    前記第２ボディ領域は、前記境界領域から前記ショットキー領域に延設され、前記ショットキー電極の一部の下に配置されている半導体素子。
  2. 前記少なくとも１つのリング領域は、前記第１炭化珪素半導体層の表面において、間隔を隔てて配置された複数のリング領域である、請求項１に記載の半導体素子。
  3. 前記上部配線層と前記ソース電極との間、前記上部配線層と前記第１電極との間、ならびに、前記ゲート配線および前記ゲートパッドと前記ゲート電極との間に配置されたバリア金属層をさらに備える、請求項１または２に記載の半導体素子。
  4. 前記バリア金属層および前記ショットキー電極は同一の金属材料からなる、請求項３に記載の半導体素子。
  5. 前記複数のトランジスタセルのそれぞれは、前記第１炭化珪素半導体層と前記ゲート絶縁膜との間に、第１導電型の第２炭化珪素半導体層をさらに有する、請求項１から４のいずれかに記載の半導体素子。
  6. 前記第２炭化珪素半導体層は、さらに、前記ショットキー電極と前記第１炭化珪素半導体層との間に配置されている、請求項５に記載の半導体素子。
  7. 前記第２炭化珪素半導体層のうち前記ショットキー電極との接触面における第１導電型の不純物濃度は、前記第２炭化珪素半導体層の厚さ方向における平均不純物濃度よりも小さい、請求項６に記載の半導体素子。
  8. 前記第２炭化珪素半導体層は、前記第１炭化珪素半導体層上にエピタキシャル成長により形成されている、請求項５から７のいずれかに記載の半導体素子。
  9. 前記ショットキー領域は、前記第１炭化珪素半導体層の表面の一部に、前記第２ボディ領域および前記ガードリング領域と間隔を空けて配置された少なくとも１つの第２導電型領域をさらに備え、
    前記ショットキー電極は、前記少なくとも１つの第２導電型領域、および、前記第１炭化珪素半導体層における第１導電型の領域の両方と接する、請求項１から８のいずれかに記載の半導体素子。
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